------------------------------------------------------------------------------------------------------------------------------------------------------------北华大学2009-2010 学年第 2 学期 《 EDA 技术及应用 》课程期末考试试卷A一、填空（20分，每空1分）１、常用硬件描述语言有Verilog HDL 、System Verilog 、System C 和（VHDL ）。
２、VHDL 基本语句有（顺序语句）、 （并行语句）和属性和自定义语句。
３、VHDL 的数据对象有常量、变量和（信号）。
5、VHDL 同或逻辑操作符是 （XNOR ） 。
6、VHDL 源程序的文件名应与（实体名称）相同，否则无法通过编译。
7、EDA 设计输入法主要包括（原理图输入法）、（文本输入法） 和（波形输入法）。
8、原理图文件类型后缀名是.GDF ，VHDL 语言文本文件类型的后缀名是（.VHD）。
9、十六进制数16#E#E1对应的十进制数值是（224）。
10、EDA 的设计流程为设计输入、（综合和适配）、仿真、编程下载和硬件测试。
11、常用状态机通常包含说明部分、 （主控时序进程）、（主控组合进程）和辅助进程四个部分。
12、一个完整的VHDL 程序应包含三个基本部分库文件说明、程序包应用说明和（实体和结构体说明）。
13、VHDL 不等于关系运算符是 （ /= ） 。
14、STD_LOGIC_1164程序包是 （IEEE ） 库中最常用的程序包。
15、LPM 是英文（Library of Parameterized Modules ） 的缩写，其中文含义是（ 参数可设置模块库）。
二、选择题1、 在EDA 工具中，能完成在目标系统器件上布局布线软件称为（ C ）A.仿真器B.综合器C.适配器D.下载器2、 在执行MAX+PLUS Ⅱ的（ D ）命令，可以精确分析设计电路输入与输出波形间的延时量。
A .Create default symbol B. Simulator C. Compiler D.Timing Analyzer3、VHDL 常用的库是（ A ）A. IEEEB.STDC. WORKD. PACKAGE 4、在VHDL 中，用语句（ B ）表示clock 的上升沿。
------------------------------------------------------------------------------------------------------------------------------------------------------------北华大学2009-2010 学年第 2 学期《EDA技术及应用》课程期末考试试卷AA. clock’EVENTB. clock’EVENT AND clock=’1’C. clock=’0’D. clock’EVENT AND clock=’0’5、在EDA中，ISP的中文含义是（ B ）。
A. 网络供应商B. 在系统编程C. 没有特定意义D. 使用编程器烧写PLD芯片6、一个项目的输入输出端口是定义在 A 。
A. 实体中B. 结构体中C. 任何位置D. 进程体7、下面数据中属于位矢量的是 D 。
A. 4.2B. 3C. ‘1’D. “11011”8、不属于顺序语句的是 C 。
A. IF语句B. LOOP语句C. PROCESS语句D. CASE语句9、在EDA中，IP的中文含义是 D 。
A. 网络供应商B. 在系统编程C. 没有特定意义D. 知识产权核10、 VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库： D 。
A.IEEE库B.VITAL库C.STD库D.WORK工作库11、在MAX+PLUSII集成环境下为图形文件产生一个元件符号的主要作用是 D 。
A. 综合B. 编译C. 仿真D.被高层次电路设计调用12、下列标识符中， B 是不合法的标识符。
A. State0B. 9moonC. Not_Ack_0D. signall13、描述项目具有逻辑功能的是 B 。
A. 实体B. 结构体C. 配置D. 进程------------------------------------------------------------------------------------------------------------------------------------------------------------北华大学2009-2010 学年第 2 学期《EDA技术及应用》课程期末考试试卷A14、正确给变量X赋值的语句是 B 。
A. X<=A+B;B. X:=A+b;C. X=A+B;D. 前面的都不正确1、VHDL操作符&的功能是： B ；A、与运算B、并置C、取地址D、或运算2、结构体中包含的功能描述语句有：A、B、C、D ；A、进程语句B、信号赋值语句C、子程序调用语句D、元件例化语句3、某状态机的输出仅为当前状态的函数，在输入发生变化时还必须等待时钟的到来使状态发生变化时，才导致输出变化，那么，这个状态机属于： A 。
A、Moore 状态机B、Mealy状态机4、某状态机的输出是当前状态和所有输入信号的函数，在输入发生变化后立即导致输出变化，不依赖时钟的同步，那么，这个状态机属于： B 。
A、Moore 状态机B、Mealy状态机5、已知4状态机STA TE0、STATE1、STA TE2、STA TE3，请写出：状态顺序编码：00、01、10、11 ；一位热码编码：1000、0100、0010、0001 ；6、下属关于进程的描述正确的有：A、B、C ；A、进程语句为一个无限循环语句；B、进程内部是由一系列顺序语句构成的；C、当进程的敏感参数表没有列出任何敏感信号时，进程只能通过WAIT 语句启动；D、在进程的说明部分允许定义信号；7、VHDL的数据对象有：A、B、D ；A、常数；B、变量；C、结构体；D、信号；8、下面有关变量的叙述中，正确的有：A、B、D ；A、变量是一个局部量；B、通过赋值操作，新的变量值的获得是立刻发生的；C、变量的赋值符号是<= ；D、变量的赋值符号是:= ；9、在VHDL中，引入时序电路结构的必要条件和关键是： D ；------------------------------------------------------------------------------------------------------------------------------------------------------------北华大学2009-2010 学年第 2 学期 《 EDA 技术及应用 》课程期末考试试卷AA 、时钟边沿检测语句；B 、完整的IF 语句；C 、完整的CASE 语句 ；D 、不完整的任何形式的条件语句；四、程序分析题（共10分，每题5分）1、已知RTL 图（见图1），填空完成相应的VHDL 程序（5分）。
library ieee;use ieee.std_logic_1164.all; entity tri_state isport( control, inn: in std_logic; q: inout std_logic;y: out std_logic);end tri_state ;architecture art of ① tri_state is beginprocess( control, inn, q) beginif ( control='0' ) then ② y<=q ; ③ q<='Z' ; else ④ q<=inn ; ⑤ y<='Z' ; end if; end process; end art;2、已知RTL 图（见图2），填空完成相应的VHDL 程序（5分）。
图 1 RTL 图inn control a clk bc------------------------------------------------------------------------------------------------------------------------------------------------------------北华大学2009-2010 学年第 2 学期《EDA技术及应用》课程期末考试试卷A图2 RTL 图library ieee;use ieee.std_logic_1164.all;①entity myproject isport( a,clk: in std_logic;b: out std_logic;c: out std_logic);end myproject ;architecture art of myproject is②signal k1: std_logic;beginprocess ( clk , a)beginif ( clk'event and clk='1' ) then③k1<=a ;④c<=a or k1 ;⑤b<=k1 ;end if ;end process;end art;。
