Allegro16.5教程 实用学习笔记

Cadenceallegro16.5使用技巧问题总结1.ALLEGRO 自动布线后,为直角调整成45度角走线：Route-Gloss-Parameters-Convert corner to arc。

2.ALLEGRO系统菜单字体太小修改：Setup-User Preferences Editor-Ui-Fonts-fontsize中Value改大点，默认12改为14就差不多了。

3.隐藏覆铜：Setup-User Preferences Editor-Display-shape_fill-no_shape_fill打钩。

覆铜设置Shape-Global Dynamic Parameters.动态填充方式：Smooth、Rough、Disable ,Smooth完全显示避让效果,Rough：铜皮避让显示不完全, Disabled：不显示铜皮避让效果。

覆铜时可以先采用后两种，可以加快布线及DRC检查的速度，但是出Artwork时,通过Update to Smooth转换成过来。

动态铜皮的避让间距Clearances-Thru pin-Oversize value加10mil其他默认。

合并两块铜皮：Shape-Merge Shapes然后分别点击这两块铜皮。

4.添加测试点：Manufacture-Testprep-Automatic进行设置。

5.allegro布线完成后，对一些要进行修改调整Route-Slide,有三种模式可以选择。

6.撤销已经放置好的元件，框选元件右键Unplace component。

7. 在摆放元件时为方便需要关闭飞线：Display–Blank Rats–All 。

8.查找某一元件，Find对话框-Find By Name-Symbol(or Pin)-name输入元件名，Enter.9.约束规则设定：Setup-Constraints-Constraint Manager进行设置。

CadenceAllegro16.5培训教程Cadence Allegro 16.5培训教程引言Cadence Allegro 16.5是一款功能强大的电子设计自动化工具，广泛应用于电子设计领域。

本文档旨在提供有关Cadence Allegro 16.5培训教程的详细信息，帮助初学者快速上手使用该工具。

第一部分：介绍1.1 Cadence Allegro 16.5概述Cadence Allegro是一款专业的PCB设计工具，提供从原理图设计到布局绘制和印制板制造的全面工作流程。

它具有强大的功能和灵活的工作环境，能够满足各类电子产品的设计需求。

1.2 Cadence Allegro 16.5的优点- 强大的功能：Cadence Allegro 16.5提供了丰富的设计工具，包括原理图绘制、版图设计、信号完整性分析等，能够满足复杂电路设计的需求。

-多种设计约束：Cadence Allegro 16.5支持多种设计约束设置，如电气约束、尺寸约束、信号完整性约束等，保证设计的可靠性和稳定性。

- 高度集成：Cadence Allegro 16.5与其他Cadence软件工具的无缝集成，如OrCAD、Allegro PCB SI等，方便设计师实现整个设计流程的协同工作。

- 内置验证机制：Cadence Allegro 16.5提供了强大的验证工具，如设计规则检查、布局识别检查等，帮助设计师快速发现和解决问题。

- 全面的制造支持：Cadence Allegro 16.5支持从布局到印制板制造的全面工作流程，包括设计生成、工艺规划、生产输出等，保证设计的可制造性和可靠性。

第二部分：基础知识2.1 Cadence Allegro 16.5界面介绍Cadence Allegro 16.5的界面由主窗口、菜单栏、工具栏、设计文件预览等组成。

本节介绍各个组件的功能和使用方法。

2.2 常用命令本节介绍Cadence Allegro 16.5中一些常用命令的使用方法，如绘制元件、连接电路、设置约束等。

Allegro/OrCAD V16.5Front-EndБ߹඀۞າΑਕ̬௜Graser -AddiSPB V16.5 Front-End Tools•What’s New in OrCAD V16.5 Capture/CIS-Generate Reports for FIND Results-Graphical Locking Support-NetGroup Support-PSpice Test-bench-Separate INI Settings•What’s New in Allegro V16.5 Design Entry-HDL-Selection Filters-Visibility Layers-Advance Find & Navigate-Auto-Complete for Signal Name-Generate Reports for FIND Results : Part Search•After you executethe Find commandon a design, youcan generate areport (CSV orHTML) for theresults from thecommand. What’s New in OrCAD V16.5 Capture/CIS-Generate Reports for FIND Results : Net Search-Graphical Locking Support•Lock / Unlock Components from any graphical move–By selection–By page–By designWhat’s New in OrCAD V16.5 Capture/CIS-NetGroup SupportGROUPA[0..31]GROUPA.A[0..7]GROUPA.B[0..7]GROUPA.C[0..7]GROUPA.D[0..7]GROUPA[0..31]NetGroup-PSpice Test-bench•Ability to generate test-benchdesign and inherit simulationprofile from master•Ability to activate portion of test-bench by–Selection in Master–Selection in Project–Selection in Test-bench•Ability to auto-identify floating nets•SVS for updating Master withchanges in TBWhat’s New in OrCAD V16.5 Capture/CIS -PSpice Test-bench•Extract a portion of design into new design for simulation•ECO between Master and Test-bench design-Separate INI Settings•While the Capture INI settings are always dynamic, the CIS settings are more or less static and usually do not change after the initial CIS database related setup.•To allow change in Capture INI settings without affecting CIS settings•16.5 now retains the CIS INI settings in a separate back-up file.These settings are then restored during re-initialization of Capture INIWhat’s New in Allegro V16.5 Design Entry-HDL -Selection Filters-Visibility LayersWhat’s New in Allegro V16.5 Design Entry-HDL -Advance Find & Navigate•Define Objects for Search–Components, Nets, Properties, Notes, Images,Pins, Plumbing Bodies–Current Page, Design or Current–Search String stored for reuse–Wildcard Support•Selection area on Schematic–Search Method•Docking Window–Windows Standard Columns to show information–Filter results–Double click on object to navigate to it–Copy the display data and paste in ExcelAuto-Complete for Signal NameGraser -JonathanAllegro/OrCAD V16.5Back-EndБ߹඀۞າΑਕ̬௜TopicUser Interface¾Status Bar Updates¾Highlighting with Stipples ¾3-D Viewer Update ¾Color View UpdateUsability Enhancements¾Group Route Via Patterns ¾Differential Pair Phase Tuning ¾Tapered Traces ¾Snake Breakout¾Stacked Via Enhancements ¾HDI –Tangent Via Update ¾Max Neck Length DRC Update ¾Associative Dimensioning ¾Allegro PDF PublisherTopicDFM¾DFA Enhancement¾Backdrill Enhancement¾New Short Detection ReportIDX FlowEmbedded Component Design¾Overview¾Front to Back Flow¾Setup & Methodology¾Placement Applications¾Class-Subclass Support¾Global Parameters¾Design Constraints¾Substrate Cavities¾Manufacturing Output¾ReportsTopicSI¾App Mode¾Setup and Audit¾Source Synchronous Analysis Enhancements¾PDN Analysis Abilities¾IR Drop Current Path Display¾3D VisualizationUser InterfaceStatus Bar Updates¾Functional responses for¾Class-subclass¾App modes¾Super filter¾Number of selected objects User InterfaceStatus Bar Updates¾Pick Dialog¾Support Zoom-Center in App ModeOLD Version16.5 VersionHighlighting with Stipples¾Color Dialog is enhanced tosupport 15 stipple patternsAssign color optionsHighlight optionsUser InterfaceHighlighting with Stipples¾Highlighting of FixedNets/Components¾Differentiation of Keepout areasConstraint Manager¾Color swatches adjacent to nets with color overridesUser Interface3-D Viewer Update¾Synchronize with layer visibility changes made in the design canvas ¾This mode is enabled by default.¾In previous releases, the 3-D Viewer would have to be closed and then re-opened upon any visibility changes.Color View Update¾Preserve Flip State Option added¾Saved color files sorted alphabeticallyOLD Version16.5 Version Usability EnhancementsGroup Route Via Patterns¾Available when using¾Interactive Group Route¾Multiline Router¾Options leveraged from Specctra¾Via pattern options¾PerpendicularUsability Enhancements Group Route Via Patterns¾Via pattern options¾Stagger¾Via pattern options¾Diagonal Left¾Diagonal RightUsability Enhancements Group Route Via Patterns¾Via pattern options¾In Taper¾Out Taper¾New Phase Tune CommandUsability Enhancements Differential Pair Phase Tuning¾Parameter options include:¾Bump width and height¾Line or Arc¾Parameter options include:¾Bump width and height¾Line or ArcUsability Enhancements Tapered Traces¾New dynamic fillet option¾Shape based fillet designed to “taper”line width changes along a clineTapered Traces¾Set option in gloss parameter form¾Fillet and Tapered TraceUsability Enhancements Snake Breakout¾Designed for Hex Pattern BGABreakout¾Diff Pair and single route¾User Preference Variable¾Made available in 16.3Stacked Via Enhancements¾B/B Via Label¾New color option to differentiate stacked vias from single B/B via¾Copy/Move Stacked Vias¾Command support for maintaining complete stackUsability EnhancementsHDI –Tangent Via Update¾New option to run on selected clinesOLD Version16.5 VersionMax Neck Length DRC update¾Check will transform segment from based to cumulativeUsability Enhancements Associative Dimensioning¾Dimension lines/text dynamically update when associated objects are moved¾Eliminate the need to “re-dimension”when changes are madeOLD Version16.5 Version¾Dimension lines/text dynamically update when associated objects are moved¾Eliminate the need to “re-dimension”when changes are madeUsability Enhancements Associative Dimensioning¾Dimension lines/text dynamically update when associated objects are moved¾Eliminate the need to “re-dimension”when changes are made¾New Dimension Edit Environment¾New ones introduced¾Align, z-copy, instance parametersUsability EnhancementsAllegro PDF Publisher (option)NonͲfilledComponent RefdesComponent OutlineBoard OutlineFilled¾PDF Output driven by Artwork film records¾Existing color settingsUsability Enhancements Allegro PDF Publisher (option)¾Exported Data¾Components¾Component Refdes( with pin numbers)¾Component Properties¾Nets¾Net Name¾Net Properties¾Test pointsUsability Enhancements Allegro PDF Publisher (option)¾Zoom to SelectionDFA Enhancement¾DFA Table to support 4th spacing entry¾“End to Side”¾New syntax –S:S;E:E;S-E;E-S¾In the example below, A and B must be different spacing values¾Usability improvement¾Easier to place component to minimum spacing (dfa pause = 3)Design for ManufacturabilityDFA Enhancement¾DFA Table to support 4th spacing entry¾“End to Side”¾New syntax –S:S;E:E;S-E;E-S¾In the example below, A and B must be different spacing values¾Usability improvement¾Easier to place component to minimum spacing (dfa pause = 3)Backdrill Enhancement¾Any Layer Backdrilling¾Required on Type I HDI Designs where backdrilling of “Core”vias is required¾Currently backdrilling is permitted from only the top & bottom sides of the PCBDesign for Manufacturability New Short Detection Report¾Status dialog now indicates “NetShorting Errors”¾Net Short report also added tostandard report listECAD/MCAD EDMD 1.2 (IDX)¾EDMD Schema v1.2¾Same features as IDF3.0 w/o Panelization¾Standards managed by ProStep consortium ¾Incremental Format¾Baseline¾Incremental change of baseline¾Collaboration¾Accept, reject, suggest changes¾View change before action¾Add comments about changes¾Corporate Partnership¾Cadence/PTCIDX FlowInitial baseline,Incremental modificationsFinal baseline synchronizationInitial baseline,Incremental modificationsFinal baseline synchronizationIDX FlowInitial baseline,Incremental modificationsFinal baseline synchronizationOverview¾Both Active and Passive components can be embedded ¾Passives¾0402 & 0201¾Resistors 10 to 10Meg Ohm¾Caps up to 100 nF¾Height 4 to 13 mils (100-350um)¾Actives¾Ultrathin (4 to 6 mils)¾ESD protection diodes¾Dies (30-50 IO)Embedded Component Design Setup & Methodology¾Embedded Layer Setup¾Define legal layer(s) to embeddedcomponents on¾Controls direction of component¾Body Up¾Body Down¾Permit layers to be “Protruding”¾Components extend in adjacentlayers¾Define Methodology¾Direct Attach¾Indirect AttachPlacement Applications¾Interactive Placement¾RMB support to drop componentto internal layer(s)¾Pre-selection support¾Hover over component thenuse RMB context sensitivemenu to change layer¾Embedded labels¾Options form support forEmbedded Required andOptionalEmbedded Component Design Placement Applications¾Quickplace Application¾Use to quickly placeembedded components totheir destination layer¾Reduce dependency onmanually droppingcomponents to internal layer¾Enhanced to filter componentswith embedded property¾Board Layer pull downsupports embedded layersConstraint ManagerEmbedded_Placement properties can be applied in CM “Properties”Domain Layer, Status and Attach are read-only fieldsEmbedded Component Design Placement Applications¾DFA Support¾Top side table valuesare used to drivecomponent tocomponent clearancePlacement Applications¾Placement Replication¾Supports embeddedcomponents as part ofreplicated circuitryEmbedded compsEmbedded Component Design Class-Subclass Support¾Enabling the “Body up/down”triggers the relevantdatabase infrastructuresupport¾New Embedded GeometryClass¾Placebounds¾Pastemask¾Assembly¾DisplayGlobal Parameters¾Package Height Buffer¾Define a clearance or buffer whencalculating component heightviolations in a substrate¾Minimum Cavity Gap for Merge¾Define the minimum spacingbetween the edges of a cavity beforea merger takes place¾Placebound to via keepout expansion¾Create a via keepout area based onthe Placebound geometry¾Package to Cavity spacing¾Define the clearance from the edgeof the placebound shape to the cavityoutlineEmbedded Component Design Global Parameters¾Via Connect Height¾Define a height constant for the gapbetween the conductor layer andcomponent pin suspended in thedielectric area¾Default Via Connect Padstack¾Use to define connect point ofcomponent. Typically a single layermicro via.¾Cavity to Route Keepout Expansion¾Become available when a layer is setto “Protruding Allowed”. While thecavity has inherent route keepoutbehavior, it may be desirable toextend the keepout area beyond thecavity profileConstraints¾Package to Cavity¾Define the clearance betweenthe symbol’s place-boundshape to edge of cavity¾Package Height to Layer¾Enable to detect symbolheight violations in dielectricspace¾Integrated Spacing DRCs¾Basic metal to metal¾Embedded SMD pin to viashown in figureEmbedded Component Design Substrate Cavities¾Closed Cavity¾The space around the embedded component in the dielectric between two etch layers. The XY dimensions of the cavity aredriven by the size of the component. In most applications, the cavitywill be between two adjacent layers; however, multilayer cavities issupported.¾Open Cavity¾A blind hole in the substrate in which components are placed. This hole is open to one of the external substrate surfaces and may beseveral layers deep. The cavity may have progressively smallerlengths and widths from the external surface to the depth of thecavity.Manufacturing Output¾Cross Section Chart¾New in 16.5¾Menu Path: Manufacturing–Cross Section Chart¾Drill Legend¾Support of Cavities¾Start:Stop Layer¾Qty of comps¾Artwork Film Records¾ODB++ ver9.1Embedded Component Design Reports¾New Reports¾Embedded Component¾Embedded Cavity¾Updates to Existing Reports¾Component¾Placed Component¾Summary Drawing¾Design Rule ChecksSI App Mode¾Improved integration for board levelsimulation¾Available and Launched like other App Modes ¾No need to switch editors¾Super Command for SI related tasks and includes:Highlight on hover Context sensitive RMB menusSI Setup and Audit¾New commands to replace existing¾Both are Wizard based¾Addresses issues with currenterror / warning pop-ups¾New menu location (Setup)¾Both offer Category & Net selectionSource Synchronous Analysis Enhancements ¾Multi Strobe Support¾(aka Address topology)¾Timing Margin Calculation¾Updated Bus Simulation Report¾Added flexibility for derating tablesPDN Analysis Abilities¾Static IR Drop Analysis¾Voltage drop distribution¾Current distribution¾Current density distribution¾Temperature distribution¾PI Plane Analysis¾Design guide¾Pre-route analysis¾PI Network Analysis¾Post-route verificationIR Drop Current Path Display¾Showing current flowing direction with arrows¾Canvas selection reveals current value in Options paneIR Drop Current Density Display ¾Easy to find “hot spots”¾Current direction shown as well3D Visualization ¾Stretch Item¾Env var: PDNS_3DVIEWER ¾Ability to display¾Impedance (FD)¾Voltage Ripple (TD)¾Current Density (TD)¾Temperature Rise(TD)¾Binary file created (.emv)¾Threshold plane display¾Worse case display¾Layer-based display63。

一、A llegro软件介绍1、启动软件2、软件界面介绍3、工作界面介绍4、命令窗口介绍命令窗口显示所有操作状态以及说明，有时操作无反应，可在命令窗口中查看原因。

也可以在命令窗口输入指令，指令格式（空格做间隔符）如下：定点坐标：x 横坐标纵坐标横向偏移：ix 横向偏移值纵向偏移：iy 纵向偏移值5、Find选择栏介绍Find控制面板用于筛选PCB设计中可选择的元素/对象（Design Object Find Filter）和快速查找元素/对象（Find by Name）。

6、Visibility选择栏介绍控制布线层以及每层中元素/对象的显示。

在设置时可以整体设置，也可以单独设置。

7、Options选择栏介绍这功能是体现Allegro控制操作方便性，用户不用去记忆每个命令的相关参数在哪设置，执行具体命令后Option的相关参数就显示当前命令有关的设置。

二、库路径设置首先将库路径加载进来，导入网表之后，布局时直接调用器件PCB封装进行布局布线。

Setup->User Preferences1、devpath、psmpath对应的库文件在package文件中；2、padpath对应的库文件在pad文件夹中。

三、环境设置1、格点设置：格点的大小确定器件移动每一步的距离。

格点设置小，器件移动更自由。

格点设置大，器件更易自动按格点对齐。

布局阶段，格点可设置大一点，当布局较密集时，格点需设置小点。

Setup->Grids2、页面设置：设置单位制、精度、设计图面的大小、原点坐标Setup->Design Parameters->Design四、导入DXFDXF图中给出了板框图形、板面固定器件的位置、板面禁布区域、板面限高区域，布局之前一定要导入板面DXF图。

File->Import->DXF1、选择DXF所在路径；2、DXF是mm制单位时，此处选择mm，DXF图为mil制，此处选择mil，一般为mm制；3、一般三个选项均选上；4、点一下，再点取消；5、给DXF图在PCB文件中分配所在层a)选中DXF中的所有图层b)设置DXF所在层为BOARDGEOMETRYc)建立新子层d)给新子层取名字，一般为dxf_top、dxf_bot，名字最好能直观。

ADS PCB 板图仿真学习笔记方法一：1.打开Cadence：Allegro PCB Designer 16.5，载入需要的PCB文件。

1.1File----->Change Editor，在弹出窗口选择Allegro PCB DesignXL(Legacy),选中Analog/RF,点击确定。

1.2Setup----->Cross-section 设置叠层厚度，介电常数等信息。

1.31.3.1RF-PCB----->IFF Interface----->Export，在弹出窗口选择Export Selection，然后点击PCB上需要导出仿真的线段等，点击OK.(也可以选择Export All等其它选项，根据需要选择)。

1.3.2在弹出窗口：RF IFF Export，选择文件存放的路径，然后点击layer map。

1.3.3在出现的窗口选择转换到ADS对应的层（我习惯4层板依次放在PC1~PC4），点击OK。

1.3.4回到RF IFF Export窗口，点击OK，生成文件。

在产生的报告中，Types of viasexported 后给出了过孔输出对应的层。

2打开ADS 20092.1新建一个PCB(可在Option----->Preferences 弹出窗口中选择layout units 设定layout 单位，也可以在layout 界面单机右键，选择Preferences。

另单击右键选择Grid Spaction 可设置栅格大小；选择Measure可用来测量长度)2.2File----->Export 在弹出的Export窗口中，File Type选择IFF;Destination file选择刚才生成的layout.IFF文件（备注：文件夹命名不能有空格等非法字符）。

2.3Momentum----->Substrate----->open 选择刚才生成的xxxx.slm文件，载入叠层设置。

Allegro 16.5的电源分割
做分割前，参考了论坛和文库的一些资料，自己最后也成功的进行了分割，这里将其操作步骤记录下来，好记性不如烂笔头!
NO.1 :画好Route Keepin , 参考的资料发现其没有讲述这一步，最后还是软件的信息提示发现需要keepin
具体操作：
Setup->Area->Route Keepin->在右边Options下,设置成Route Keepin,All->画框
画好的keep in（黄线）
NO.2 :画分割线，分割线的层选中anti etch 的VCC中，建议分割线外围线宽40~60mil ，里面的线宽20~30mil，这里选50与25示范
Add line 开始画分割线
NO.3 :设置分割参数和创建区域Edit -> split plane -> parameters
一般默认solid就可以了
接下来在在Edit -> split plane ->creat，创建区域
接下来在软件的引导下将划分的铜块的网络assign ，注意完成后检查有没有之前漏掉或者过孔过多导致有的过孔没被连接上的情况，下图是执行create后弹出的引导，因为没有网络所以我的dummy net
NO.4 : 所有电源网络assign net 完成后，检查分割是否完整。

Allegro精华荟萃Allegro 学习笔记1、颜⾊优先级如何设置？点击Display-Color Priority…选项，然后弹出配⾊优先选择窗⼝。

2、怎么设置⾛线穿过bga的焊盘时，刚好⾛线在两焊盘正中间位置？将grid设置为BGA焊盘距离的⼀半，route-spread between voids 3、在Allegro 中如何更改字体和⼤⼩（丝印，位号等）配置字体，setup-design-parameter-text-setup text sizetext blk 字体编号photo width 配置线宽width,height 配置字体⼤⼩4、ALLEGRO ⿏线不能只显⽰当前屏幕上的PIN 的⿏线,全屏布线时⾼亮不明显⽅法⼀：可以在setup-user preference-display 中，勾选display_nohilitefont 项，将⾼亮设为实线显⽰；⽅法⼆：改变⾼亮颜⾊。

点击Hilight 按钮，右⾯控制⾯板的Option 栏会提供可选择的颜⾊表；⽅法三：使⽤Shadow Mode，明暗的对⽐度可以在Colorand Visibility 中的Shadow Mode 项调整。

5、隐藏铺铜setup/user preference/display/shape_fill/no_shape_fill6、移动器件时显⽰飞线Options 下stretch etch 选项去掉7、显⽰盲埋孔标号Setup/Design Parameter Editor 中Display 下勾选Via Labels即可。

8、Waive DRCs执⾏Display/ Waive DRCs，此功能可隐藏特定的DRC 错误，并加上注释。

9、CreatDatatip在Setup-Datatip customization ⾥⾯可以设置你⿏标放上去后提⽰的内容（⽐如⿏标放在元件上⾯时会提⽰封装名称，编号等）10、执⾏Skill（1）、设定Allegro.ilinit要执⾏skill，先需将skill 载⼊Allegr 中。

Allegro16.5新增功能Cadence What’s New in Allegro PCB Editor 16.5(Allegro16.5新增功能)Cadence Allegro PCB Editor 16.5新增了Embedded Component Design，允许器件嵌入到板层内部设计，同时在软件界面、PDF输出、尺寸标注、3D视图、差分布线、HDI、DFM、ECAD-MCAD、RF PCB等功能上做了提升，使软件功能更加完善，更好地辅助设计人员进行PCB的设计。

EmbeddedComponent Design随着市场对电路板包装要求的不断增加，有必要考虑将无源甚至有源器件内嵌到PCB 板中，以达到电路板体积小、重量轻的目的。

比如移动电子产品、数码产品的设计中就会用到这种器件内嵌技术。

Cadence Release16.5提供了强大的器件内嵌解决方法，用户可以更方便的应用Allegro PCB Editor完成一些高端电路板的设计。

■ Licensing■ Front to Back Flow Support■ Setup■ Key Terminology■ Design Rule Checks■ Component PlacementLicensing在PCB Editor 和Package/SiP工具中都可以应用器件嵌入式设计。

只要在16.5版本的license中选择“Miniaturization”即可。

Front toBack Flow Support可以在Allegro PCB Editor中给器件添加“EMBEDDED_PLACEMENT”属性，此属性的两个values值“REQUIRED”和“OPTIONAL”：给其指定“REQUIRED”，强制器件嵌入；指定“OPTIONAL”，根据实际需要确定器件是否嵌入。

Setup选择“Setup-Embedded Layer Setup”，Embedded LayerSetup用于设置嵌入式摆放的layer、器件摆放的方位（Body Up or BodyDown）、连接方法（Direct orIndirect）和全局参数。

埋入式器件设计随着设计复杂度的提高，设计难度的提高，PCB布局布线区域受到越来越多得限制，于是，埋入式器件设计即变得愈发重要和必须。

因此，Cadence Allegro 16.5应时增加了埋入式器件设计的功能，接下来，我们一起来学习埋入式器件（Embedded Component）的设计过程。

1、为电阻、电容等器件定义Embedded属性，以便将来这些器件可以作为埋阻、埋容放置到内层。

（1）全局埋入式器件属性执行Edit/Properties命令，选择好More/Drawing/DRAWING SELECT，然后弹出以下Edit Property窗口，在Table of Contents中有埋入式器件的相关属性：其中Emb_Via_Connect_Padstack属性，即定义埋入式器件允许连接的的过孔和焊盘类型；Embedded_Soft属性，作为全局属性定义，定义PCB上任何器件都允许作为埋入式器件放入PCB内层。

（2）局部埋入式属性定义打开Constraint Manager，在worksheet selector栏中点击Properties/Component/Component Properties/General，CM如下图所示：在Embedded属性栏中，Placement列用以定义器件的埋入式属性，为某个器件定义Embedded/Placement属性，这些器件就可以在PCB中作为埋入式器件放入PCB内层，该属性包括：Option可选埋入式，则该器件可放在表面层，也可以作为埋入式器件放入内层；Required必要埋入式属性，则该器件必须作为埋入式器件放在内层，不可以置于表面层；External Only只外置属性，则该器件只能放在表面层，不可以作为埋入式器件置于内层。

2、埋入式器件叠层设置设置好器件的埋入式属性后，器件还不能直接放入PCB内层，因为我们还需要在PCB中定义好埋入式器件的叠层。

Cadence 16.5 模块复用学习笔记（二）
设计过程中有时候遇到相同的模块，常常想要是能直接做成模块当成一个元件用该有多好，很幸运，强大的cadence有这个功能。

下面是我自己做的过程的记录与总结：
第一步，将原理图中要复用的模块提取出来单独做成工程，如我要DVI的输出复用，我新建一个工程，将复用的模块添加进去，
第二步，线头的处理，经过第一步后必定有很多断头线，我们要将这些断头线用port 连接，大红圈的地方，这样就可以规避DRC的检查了
记住该模块所有与外部接线的地方都要这样处理，就像留出芯片的引脚一样用PORT连接，这里还要注意模块引进的电源也要这样表示
第三步，电气规则检查并生成网标导入到allegro，和我们平时一样生成brd文件，并布局布线，布线时可以发现我们留有PORT的地方有网标但没鼠线
布线中可以隐藏底线，因为底线是不需要布的，我们只管像平常一样把PCB布通，调节好字符，不必铺地铜
第四步，生成.mdd 文件
菜单tools的第一栏，点击Creat Module，进入生成mdd文件状态
然后option中选中全部
All on
选中我们前面完成的全部下面的信息框中会提示
这样我们将选择的模块的原点定义达框选的中心就生成了。

Mdd文件
注意我们生成的mdd文件命名要与我们建的原理图dsn文件名一样。

A l l e g r o学习笔记1．如何查找元件a）通过高亮查找元件D i s p l a y→H i g h l i g h t→在右侧F i n d标签中的“F i n d B y N a me”下拉S y mb o l（o r P i n）中填入待查找元件编号→E n t e rb）通过移动查找元件E d i t→Mo v e→同上2．只关闭覆铜而保留走线S e t u p→U s e r P r e f e r e n c e→D i s p l a y→S h a p e_f i l l勾选“n o_s h a p e_f i l l”3.导出D X F文件F i l e→E x p o r t→D X FD X F O u t p u t f i l e保存路径 ***.d x fO u t u n i t s(单位)A c c u r a c y(保留小数位)L a y e r c o n v e i s i o n f i l e点击右侧生成 ***.c n vE d i t→S e t a l l(勾选)→U s e l a y e r n a me s（勾选）→Ma p→O K4.查找空网络高亮：D i s p l a y→H i g h l i g h t在F i n d标签中的“F i n d B y N a me”下拉“N e t”,填入“d u mmy”→E n t e r5．制作元件封装时隐藏重叠的引脚名称O p t i o n→P a r t P r o p e r t i e s选择P i n N a me V i s b l e下列表框中的“F a l s e”选项→O K6．取消吸附栅格（位号可任意调整）O p t i o n→P r e f e r e n c e→G i r d D i s p l a y清除P a r t a n d S y mb o l G r i d选项组中的“P o i n t e r s n a p t o g r i d”7．E R R O R[A N N0005]错误避免出现的关键是在制作原理图时为元件添加一个属性8．移动元件元件移动默认带着连接移动，如要切断电气连接，则按住“A l t”键拖动。

allegro笔记二1、两个重要的概念：Class，SubClass你的layout种的所有对象，都是属于某个Class的SubClass。

这样，你就可以对着一类，或者一个子类的对象进行某种操作。

比如，我们要关闭处于电路板bottom层走线的显示：首先确定电路走线属于Etch这个Class,然后对应的subclass是bottom，这样就方便做控制了；如果我们要关闭所有走线，那么，直接关闭Etch这个大类就可以了。

过孔via是属于另一个Class(via)的，所以，关闭Etch不会影响到影响过孔，或者其他什么类。

2、allegro的命令1）自从用上vi，就特别喜欢那种不用抬手动鼠标的感觉。

so，对allegro的命令行模式还是很期待的~~~某书上说：The documentation folder in the OrCAD directory has manuals (called command references) for these commands Allegro 中的所有键盘命令(Keyboard Commands) 列表可以通过执行Tools-> Utilities ->Keyboard Commands 命令来查看,这些命令都可以设置成快捷键。

2）你还可以用alias命令和funckey来定义快捷键。

具体使用可以另外搜索，或看help。

需要说的是，你可以在命令行窗口敲，也可以在$(INSTALL)\share\pcb\text目录下的env文件里（用txt，或UltraEdit打开修改即可）。

明显修改env文件的话，设置长期有效。

顺便说下，allegro是采用“激活一个命令-执行”的方式来操作的。

你可以看到它当前active command。

3、那些风中凌乱的文件后缀第一感觉是要记好多好多的文件后缀。

主要文件类型有：焊盘.pad，自定义焊盘形状.dra及.ssm，零件封装图形.dra及.psm、机械零件.dra及.bsm、格式零件.dra及.osm，Flash焊盘.dra和.fsm，还有device文件.txt。

CadenceAllegro16.5培训教程Cadence Allegro 165 培训教程在当今电子设计领域，Cadence Allegro 165 作为一款强大的 PCB 设计软件，被广泛应用于各类电子产品的研发和制造中。

对于想要掌握这一工具的初学者来说，一份系统而全面的培训教程是必不可少的。

本教程将带你逐步了解 Cadence Allegro 165 的基本操作和实用技巧，帮助你快速上手并提高设计效率。

一、软件安装与环境设置在开始使用 Cadence Allegro 165 之前，首先需要正确安装软件并进行必要的环境设置。

安装过程中，要确保你的计算机满足软件的系统要求，包括操作系统版本、内存、硬盘空间等。

按照安装向导的提示逐步进行操作，注意选择合适的安装组件和路径。

安装完成后，需要进行环境设置。

这包括设置工作目录、字体显示、单位制等。

合理的环境设置可以提高工作效率，减少错误。

二、界面介绍与基本操作打开 Cadence Allegro 165 ，你会看到一个复杂但功能强大的界面。

界面主要分为菜单栏、工具栏、工作区和状态栏等部分。

菜单栏包含了各种命令和功能选项，工具栏提供了常用操作的快捷按钮。

工作区是进行设计的主要区域，状态栏则显示当前操作的相关信息。

掌握基本操作是至关重要的。

例如，如何缩放、平移视图，如何选择、移动、复制对象等。

这些操作可以通过鼠标、键盘快捷键或菜单命令来实现。

三、原理图设计原理图是 PCB 设计的基础，在 Cadence Allegro 165 中，原理图设计有着丰富的功能。

首先，需要创建新的原理图文件，并添加所需的元件库。

元件库中包含了各种常见的电子元件符号，你可以根据设计需求选择并放置元件。

然后，通过连线将各个元件连接起来，形成完整的电路原理图。

在连线过程中，要注意信号的流向和连接的正确性。

此外，还可以为元件添加属性、标注等信息，以便更好地描述电路的功能和特性。

四、PCB 布局完成原理图设计后，接下来就是 PCB 布局。

Allegro16.5教程实⽤学习笔记⽬录⼀、常⽤操作 (3)1、Extents选项⽆法改⼩ (3)2、没有⾃⼰的Pad (3)3、命令放⼊焊盘 (3)4、命令坐标、增量 (4)5、表贴元件⼏个Class、Subclass (4)6、Create Symbol (4)7、倒⾓ (4)8、设置Keepin (4)9、设置圆滑连线 (5)10 z-copy命令 (5)11 放置元件到Bottm (5)12 设置带端接的等长line (6)13 设置差分对 (6)14 群组⾛线 (6)15 区域特殊规则设置 (7)16 Application Mode切换⽅便布件⾛线 (8)17 对齐摆放元件 (9)18 光绘层信息 (9)19 Gerber 钻孔 (10)20 导出坐标信息 (13)21 Dimension信息 (13)⼆笔记 (15)2.1导线⾃感估算 (15)2.2 PCB板基本外框 (15)三常见错误解决办法 (16)3.1 No product licenses found... .. (16)⼀、常⽤操作1、Extents选项⽆法改⼩Extents选项⽆法改⼩时，逐步改⼩，如500,400,300.100.50.10.6…可修改成功。

2、没有⾃⼰的Pad⾃⼰画的Pad⽂件⽬录没有被识别，放到原Pad同⼀⽬录。

3、命令放⼊焊盘x 0 0回车格式：x空格0 空格0 空格4、命令坐标、增量x 0 0 表⽰坐标（0,0）ix 1.8 表⽰坐标x⽅向增量1.8iy 2 表⽰坐标y⽅向增量2。

可⽤来制定坐标放置元件、制定坐标或增量画线。

5、表贴元件⼏个Class、SubclassStack-Up: Top、Soldermask_Top、Pastemask_TopPackage Geometry: Assembly_Top、Place_Bound_Top、Silkscreen_Top。

6、Create SymbolCreate Symbol 才可以保存成.ssm ⽂件。