FE2.1中文资料
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FE2.1
高速七端口USB2.0集线器控制芯片
一引言
FE2.1芯片是高度集成，高品质，高性能，低能耗，总体花费低的高速七端口USB2.0集线器解决方案。
FE2.1适应多样任务译码器(MMT)风格，借此达到最大的数据输出。六个（而不是两个）非周期数据处理缓冲器被用来将潜在的传输干扰降至最低。整个设计基于状态机控制原理,降低了相应延迟时间。该芯片中没有使用微控制器。
为了保证高品质，整个芯片覆盖测试扫描链—包括高速模块（频率480MHz），所以在运行前可以检测所有逻辑组件。芯片拥有特殊的自检建立模式，可以在封装和测试阶段测试高速、全速和低速模拟前端结束（AFE）元件。
通过使用0.18微米制造工艺和全面电源/时钟控制机制实现低功耗。若无必要，芯片的大部分不会被锁住。 特点：
■ 低功耗:
□七个下行端口全部在高速模式工作时电流为155mA，
□一个下行端口工作在高速模式下电流为66mA，
■ 完全符合通用串行总线规范修订版2.0（USB2.0）:
□上传端口支持高速度（480MHz信）和全速（12MHZ）模式;
□7下行端口支持高速（480MHz信），全速（12MHz）和低速（1.5MHz）模式;。 ■集成USB2.0收发器；
■集成上传1.5KΩ上拉电阻、下行1.5KΩ下拉电阻和串行电阻；
■集成5V转3.3V和1.8V的电压调节器；
■集成上电复位电路
■集成12MHz的振荡器与反馈电阻和晶体负载电容;
■集成12MHz转480MHz锁相回路；
■多种任务译码器
□一个任务译码器负责一个下行端口；
□单任务译码器采用备用接口0，多任务译码器用备用接口1；
□每个任务译码器可以处理64个开始分散任务、32个完全分散任务和6个无周期任务；
■只支持自供电模式
■主板配置选项——
□成组或单独的电源控制模式选项；
□全局、多模块或单模块过流保护选项；
□配置可拆卸或不可拆卸下行设备；
□选择下行端口数目；
■电可擦可编程只读存储器配置选项——
□供应商ID、产品ID和设备发行数量；
□可拆卸或不可拆卸下行设备配置；
□编号；
□下行端口数目：
■综合状态指标支持
□标准下行端口状态指示灯（每个下行端口有绿色和琥珀色LED控制指示灯）； □集线器工作/暂停状态LED指示灯；
■支持微软Windows98SE/ME,2000,XP和Vista操作系统；
■支持Mac OS 8.6及以上操作系统；
■支持Linux 内核2.4.20及以上系统；
封装:
■64针脚LQFP（大小：10×10mm）
■48针脚LQFP (大小: 7×7mm )
框图
封装类型Ⅰ——64针脚LQFP
（面积大小：10×10mm）
64针脚封装引脚分配图
封装类型Ⅱ——48针脚LQFP
48针脚封装引脚分配图
引脚说明表格
引脚名称 64真假
LQFP
Pin# 48针脚
LQFP
Pin# 类
型
功能 备
注
LED[5] 1 48 O 第5个下行端口状态的LED控制
DRV 2 1 O 所有LED驱动控制
TESTTJ 3 2 IO-PU 硬件重启期间检测所选模式是否用，
低电平有效。若不能，通过串行数据/
地址询问外部串行EEPR-OM
LED[1] 4 3 O/
IO-PU 第1个下行端口状态的LED控制，SCL
外部串行EEPROM的串行时钟引脚； 4
LED[2] 5 4 O/
I-PU 第2个下行端口状态的LED控制，不
可拆卸设备配置位为0； 3
LED[3] 6 5 O/
I-PU 第3个下行端口状态的LED控制，不
可拆卸设备设备配置位为1； 3
VD18 7,36 6,28 P 1.8V电源输入
LED[4] 8 7 O/
I-PU 第4个下行端口状态的LED控制，不
可拆卸设备配置位为2 3
VDD5 9 8 P 5V电源输入，为集成5V转3.3V电压
调节器供电
VD33_O 10 9 P 5V转3.3V电压调节器的3.3V电压输
出，需接10μF的去耦电容
VSS 11,19，
25,37， P 接地 43,49
PWRJ[3] 12 —— OD 第3个下行端口的供电使能控制，低
电平有效
OVCJ[3] 13 —— I-PU 第3个下行端口的过流检测，低电平
有效 1
PWRJ[4] 14 —— OD 第4个下行端口的供电使能控制，低
电平有效
OVCJ[4] 15 —— I-PU 第4个下行端口的供电使能控制，低
电平有效 1
VD33 16,22，
28,34，
40,46,
56 15,20，
26,31，
36,42 P 3.3V电源输入
DM4 17 11 UTD 第4个下行端口的D-针脚
DP4 18 12 UTD 第4个下行端口的D+针脚
DM3 20 13 UTD 第3个下行端口的D-针脚
DP3 21 14 UTD 第3个下行端口的D+针脚
DM2 23 16 UTD 第2个下行端口的D-针脚
DP2 24 17 UTD 第2个下行端口的D+针脚
DM1 26 18 UTD 第1个下行端口的D-针脚
DP1 27 19 UTD 第1个下行端口的D+针脚
VD_PLL 29 21 P PPL的1.8V供电
XIN 30 22 OSC 12MHz晶体振荡器输入
XOUT 31 23 OSC 12MHz晶体振荡器输出 VS_PLL 32 24 P PLL接地
VD18_O 33 25 P 3.3V转1.8V电压调节器1.8V电压输
出，需接10μF的去耦电容
REXT 35 27 A 连接一个2.7KΩ（±1％）电阻到
VSS,提供内部偏置参考
DMU 38 29 UTU 上传端口D-针脚
DPU 39 30 UTU 上传端口D+针脚
DM5 41 32 UTD 第5个下行端口的D-针脚
DP5 42 33 UTD 第5个下行端口的D+针脚
DM6 44 34 UTD 第6个下行端口的D-针脚
DP6 45 35 UTD 第6个下行端口的D+针脚
DM7 47 37 UTD 第7个下行端口的D-针脚
DP7 48 38 UTD 第7个下行端口的D+针脚
XRSTJ 50 40 I 可选源芯片复位信号，外部复位，低
电平有效，最低脉冲宽度10 μs.
VBU5M 51 41 I 上行端口的VBUS监视器
PWRJ[7] 52 —— OD/
I-PU 第7个下行端口的电源使能控制，低
低电平有效，功率控制模式配置位为
1． 2
OVCJ[7] 53 —— I-PU 第7个下行端口的过流检测，低电平
有效 1
PWRJ[6] 54 —— OD/
I-PU 第6个下行端口的电源使能控制，低
低电平有效，功率控制模式配置位为
1． 2 OVCJ[6] 55 —— I-PU 第6个下行端口的过流检测，低电平
有效 1
PWRJ[5] 57 —— OD 第5 个下行端口的电源使能控制，低
低电平有效
OVCJ[5] 58 43 I-PU 第5个下行端口的过流检测，低电平
有效 1
PWRJ[1] 59 44 OD 第1个下行端口的电源使能控制，低
低电平有效
OVCJ[1] 60 45 I 第1个下行端口的过流检测，低电平
有效 1,3
PWRJ[2] 61 —— OD 第2个下行端口的电源使能控制，低
低电平有效
OVCJ[2] 62 —— I-PU 第2个下行端口的过流检测，低电平
有效 1
LED[7] 63 46 O/
I-PU 第7个下行端口状态的LED控制，低
电平有效，端口配置位为0 3
LED[6] 64 47 O/
I-PU 第6个下行端口状态的LED控制，低
电平有效，端口配置位为1 3
备注：
1. OVCJ[7:2]针脚配有可选择的内部上拉电阻。当某个OVCJ针脚不需要配置为过流保护模式时，它内部的上拉电阻会被应用，在电路板上作为无关针脚。否则，当某个OVCJ引脚配置为过流保护模式时，它的内部上拉电阻将被移除，这样它可以用来监视从外部应用的3.3V或5V输入电路。 2. 在上电时，PWRJ[7:6]针脚被用作带上拉电阻的输入针脚。一旦过了上电时期，它们被配置位漏极开路输出。
3. 在上电时，LED[4:2]针脚和LED[7:6]针脚被用作带上拉电阻的输入。一旦过了上电时期，它们将被配置为COMS输出。
4. 在上电时，LED[1]针脚用作COMS三态I/O针脚，同外部EEPROM一起工作组成串行时钟。过了上电时期，它被用作COMS输出。
类型缩写
I： 施密特触发器输入，5V容错
I-PU:具有可控内部上拉电阻的输入，当上拉电阻不可用时5V容错。
IO-PU:CMOS三态输出，兼有输入功能和内部上拉电阻
OD：漏极开环输出
O:COMS输出
A:模拟I/O
P:电源/接地
OSC:带内置偏置电阻和负载电容的晶体振荡器，
UTU:USB高速和全速收发器
UTD:USB高速，全速和低速收发器
配置选项
FE2.1是一个设计高度灵活的芯片，通过简单的方式配置就可以满足多种多样的实施要求。FE2.1的功能可以通过电路板设计选项或外部EEPROM的内容来配置。
LED指示灯，下行端口数目和非移动设备
根据USB2.0规范，每个下行端口的状态通过两个指示灯来指示——一个绿色LED和一个琥珀色LED..FE2.1支持DRV定义的全部功能和LED[7:1]针脚。图4显示了如何将这些端口连接状态指示灯，与外部
