EDA设计报告的格式和要求_2010

南京理工大学泰州科技学院EDA设计实验报告教材名称：Multisim 9 在电工电子技术中的应用指导教师：付文红实验室：4401EDA实验室学院（系）：电子电气工程学院专业班级：08电信（Z）姓名：苏州；韦庆阳学号：0802560136；0802560143实验学期：2010-2011学年第二学期总评成绩：教师签字：目录实验一晶体管单级放大电路实验二差分放大电路实验三功率放大电路实验四集成运算放大电路的应用实验五组合逻辑电路的验证及应用实验六组合逻辑电路的设计（1）实验七组合逻辑电路的设计（2）实验八组合逻辑电路的设计（3）实验九触发器、寄存器功能测试实验十综合设计--双向流动彩灯控制器的设计实验一晶体管单级放大电路一、实验目的：1、了解三极管的放大电路基本原理2、学会用虚拟仪器测试电路3、学会用仿真分析方法求电路的频率特性二、实验要求1、对电路进行静态分析2、用示波器给出饱和失真、截止失真和不失真的输出电压波形3、测出电路的电压放大倍数、输入电阻、输出电阻和频率特性三、实验内容原电路输出波形测试电路正常的波形输出（无失真的正弦波）饱和失真（将电阻Rp的值调整为100%得到）截止失真（将Rp的阻值调整为0%得到）静态工作点测试：选择万用表的直流电流档将其串接三极管的基极来测量基极电流IBQ=4.965uA;串联在三极管的发射极来测量集电极电流ICQ=1.037mA；选择万用表的直流电压档将其并接在三极管的发射极和集电极来测量UCEQ=4.589V.放大倍数的测试：选择万用表的交流电压档分别并接在输入信号端和输出信号端，测得ui=3mV uo=304.328mV Au=uo/ui=101.4输入电阻:选择万用表的交流电压档将其并接在信号源上测得ui=3mV，选择万用表的交流电流档串接在信号源所在的支路测得i=748.222nA,输入电阻Ri=ui/i=4.01KΩ。

输出电阻测试（开关断开）输出电阻测试（开关闭合）选择万用表的交流电压档将其并接在负载R5上，当开关断开时测得uo=593.848mV，开关闭合时测得u=304.329mV,则输出电阻Ro=（uo/u-1）*R5=4.94KΩ。

EDA课程设计报告•相关推荐EDA课程设计报告在我们平凡的日常里，报告的使用成为日常生活的常态，报告中涉及到专业性术语要解释清楚。

那么报告应该怎么写才合适呢？以下是小编为大家整理的EDA课程设计报告，希望对大家有所帮助。

EDA课程设计报告1实训任务：一、实训目的和要求：（1）熟练掌握keil c51集成开发环境的使用方法（2）熟悉keil c51集成开发环境调试功能的使用和dp？51pro。

net单片机仿真器、编程器、实验仪三合一综合开发平台的使用。

（3）利用单片机的p1口作io口，学会利用p1口作为输入和输出口。

（4）了解掌握单片机芯片的烧写方法与步骤。

（5）学会用单片机汇编语言编写程序，熟悉掌握常用指令的功能运用。

（6）掌握利用protel 99 se绘制电路原理图及pcb图。

（7）了解pcb板的制作腐蚀过程。

二、实训器材：pc机（一台）pcb板（一块）520ω电阻（八只）10k电阻（一只）led发光二极管（八只）25v 10μf电容（一只）单片机ic座（一块）at89c51单片机芯片（一块）热转印机（一台）dp？51pro。

net单片机仿真器、编程器、实验仪三合一综合开发平台（一台）三、实训步骤：（2）将流水灯程序编写完整并使用tkstudy ice调试运行。

（4）打开电源，将编写好的程序运用tkstudy ice进行全速运行，看能否实现任务要求。

（6）制板。

首先利用protel 99 se画好原理图，根据原理图绘制pcb图，然后将绘制好的pcb布线图打印出来，经热转印机转印，将整个布线图印至pcb板上，最后将印有布线图的pcb板投入装有三氯化铁溶液的容器内进行腐蚀，待pcb板上布线图外的铜全部后，将其取出，清洗干净。

（7）焊接。

将所给元器件根据原理图一一焊至pcb板相应位置。

（8）调试。

先把at89c51芯片插入ic座，再将+5v电源加到制作好的功能板电源接口上，观察功能演示的整个过程（看能否实现任务功能）。

燕山大学课程设计说明书题目：自动绕线机学院（系）：电气工程学院学号：学生姓名：指导教师：教师职称：实验师年级专业： 10级电力系统燕山大学课程设计（论文）任务书院（系）：电气工程学院基层教学单位：电子实验中心说明：此表一式四份，学生、指导教师、基层教学单位、系部各一份。

2012年12 月 14日目录示例目录第1章设计说明 (5)1.1设计思路 (5)1.2模块介绍 (5)1.3真值表 (6)第2章原理图 (12)第3章波形仿真图 (13)第4章管脚锁定及硬件连接 (13)总结 (14)参考文献 (15)一、设计说明1、设计思路当开关sw1拨到高电平时，通过由两片74160组成的20计数器开始记录电机小圈旋转匝数，并将输出信号输给译码器和数码管组成的译码显示装置，用来显示小圈旋转匝数，当小圈旋转到20匝的时候计数器停止工作，其译码管的显示结果保持显示20，同时给由相同芯片组成的30计数器和译码显示装置提示信号，使其开始工作，对中圈的旋转匝数计数并显示中圈的旋转匝数，当中圈的旋转匝数到30匝时，30计数器停止工作，其译码管的显示结果保持显示30，与此同时给40计数器和由相同芯片组成的40计数器和译码显示装置提示信号，并使其开始工作，对大圈的旋转匝数开始计数并由译码显示装置显示大圈旋转匝数。

当40计数器计数到40时，六个译码管将显示出 20 30 40 ，保持不变，同时提供由74160计数器和蜂鸣器组成的装置一个信号，蜂鸣器响2秒后，由74160计数器提供一个截止信号，使74160计数器停止计数，蜂鸣器停止工作。

当sw1打到低电平，计数器复位清零。

2、模块介绍自动绕线机电路由五个模块组成，它们分别是：①控制圈数计数器②电机旋转圈数显示器③控制时钟脉冲分频器④控制蜂鸣响应器⑤复位\启动器。

其中①控制圈数计数器有三个优先级不同计数器组成，分别是20、30、40计数器，它们又分别由两个十进制74160计数器改装而成，实现对电机旋小圈20匝、中圈30匝、大圈40匝的依次计数，其中小圈的技术优先级最高。

EDA课程设计实验报告课程设计报告课程名称数字系统与逻辑设计课题名称 16*16点阵显示专业通信工程班级1181学号 131 7姓名肖浪指导教师乔汇东吴德建7月 2日湖南工程学院课程设计任务书课程名称数字系统与逻辑设计课题 16*16点阵显示专业班级通信工程1181 学生姓名肖浪学号 131 7指导老师乔汇东吴德建任务书下达日期年 6月 23日任务完成日期年7月2日《数字系统与逻辑设计》课程设计任务书一、设计目的全面熟悉、掌握VHDL语言基本知识，掌握利用VHDL语言对常见的的组合逻辑电路和时序逻辑电路编程，把编程和实际结合起来，熟悉编制和调试程序的技巧，掌握分析结果的若干有效方法，进一步提高上机动手能力，培养使用设计综合电路的能力，养成提供文档资料的习惯和规范编程的思想。

二、设计要求1、设计正确，方案合理。

2、程序精炼，结构清晰。

3、设计报告5000字以上，含程序设计说明，用户使用说明，源程序清单及程序框图。

4、上机演示。

5、有详细的文档。

文档中包括设计思路、设计仿真程序、仿真结果及相应的分析与结论。

三、进度安排第十八周星期一：课题讲解，查阅资料星期二：总体设计，详细设计星期三：编程，上机调试、修改程序星期四：上机调试、完善程序星期五：答辩星期六-星期天：撰写课程设计报告附：课程设计报告装订顺序：封面、任务书、目录、正文、评分、附件（A4大小的图纸及程序清单）。

正文的格式:一级标题用3号黑体,二级标题用四号宋体加粗,正文用小四号宋体;行距为22。

正文的内容:一、课题的主要功能；二、课题的功能模块的划分（要求画出模块图）；三、主要功能的实现；四、系统调试与仿真；五、总结与体会；六、附件（所有程序的原代码，要求对程序写出必要的注释）；七、评分表。

目录一、课题的主要功能 (3)1.1问题描述 (3)1.2 功能描述 (4)二、课题的功能模块的划分 (4)2.1 系统的总体框图 (4)三、主要功能的实现 (5)3.1 1 8进制加法器设计 (5)3.2 2 16进制计数器设计 (5)3.3 列驱动设计 (5)3.4 字体显示控制器 (5)3.5 顶层文件设计 (5)四、系统调试与仿真 (6)4.1 程序仿真图 (6)4.2 16*16 LED点阵显示引脚分配 (8)4.3 程序运行结果 (9)五、总结与体会 (9)六、附件 (10)七、课程设计评分表 (20)一、课题的主要功能1.1问题描述本实验主要完成汉字字符在LED 上的显示，16*16 扫描LED 点阵的工作原理与8 位扫描数码管类似，只是显示的方式与结果不一样而已。

《EDA技术基础》设计实验总结报告模板及要求————————————————————————————————作者：————————————————————————————————日期：EDA技术基础音乐播放器设计性实验26郭斌电子信息科学与技术物电学院0803班一、任务解析：以前用51单片机制作了一个可演奏的电子琴，学习了EDA技术之后，感觉FPGA与单片机有许多类似的地方。

于是，启发我用FPGA做一个可随意演奏的音乐播放器。

设计低、中、高21个音，几乎能够实现一般歌曲的演奏。

要实现该功能，就必须考虑到一首歌曲的产生应该考虑的两个因素：音符的产生频率和音的节拍（即声音持续的时间）。

只要控制输出到扬声器的激励信号频率的高低和持续的时间，就可以使扬声器发声产生优美的歌曲。

二、方案论证：1、音调的控制：频率的高低决定了音调的高低。

通过查阅资料，得到下面的音符名与频率的关系表：音符名频率/hz 音符名频率/hz 音符名频率/hz低音1 262 中音1 523 高音1 1046低音2 294 中音2 587 高音2 1175低音3 330 中音3 659 高音3 1318低音4 349 中音4 698 高音4 1397低音5 392 中音5 784 高音5 1568低音6 440 中音6 880 高音6 1760低音7 494 中音7 988 高音7 1976分频比预置数的计算：分频比就是从6Mhz基准频率通过二分频得到的3Mhz频率基础上计算得到的。

对于乐曲中的休止符，只需将其分频系数设为0，将分频预置数设为16383即可。

例如：低音3的频率为330hz，分频比为3M/330hz=3000000/330=9091,则其分频预置数为：16383-9091=7292。

其他的音符对应的分频比和分频比预置数均按此法计算可得到。

依次计算出低、中、高3X7=21个音的预置数。

各音阶对应的预置数如下表：音符名预置数音符名预置数音符名预置数低音1 4933 中音1 10647 高音1 13515低音2 6179 中音2 11272 高音2 13830低音3 7292 中音3 11831 高音3 14107低音4 7787 中音4 12085 高音4 14236低音5 8730 中音5 12556 高音5 14470低音6 9565 中音6 12974 高音6 14678低音7 10310 中音7 13347 高音7 148582、音长的控制：音符的持续时间必须根据乐曲的速度及每个音符的节拍数来确定。

《EDA技术》实验报告实验名称：序列检测器设计指导教师：XXX实验日期：X月XX号姓名：XXXXXX学号：XXXXXX班级：XXXXXX杭州电子科技大学一、实验设计要求：实验目的：用状态机实现序列检测器的设计，了解一般状态机的设计与应用。

实验内容：根据8.2.2节有关原理介绍，利用Quartus II对例8-4进行文本编辑输入、仿真并给出仿真波形，了解控制信号的时序，最后进行引脚锁定并完成硬件测试实验。

由于本例中的状态机对于序列的检测不能连续，也就是一旦出现不符合的数字时就会全部归零处理，这样实际上并不是最完备的检测手段，请对例中的代码稍作修改来完成连续序列检测。

二、设计原理：2.1 状态机原理图：图2-1状态机状态转换图图2-2状态机模块示意图2.2 原理解释：状态转换图如上图所示，下面的是模块的示意图。

状态机有几个接口，分别是时钟端clk，数据输入端din，复位端rst和输出端out。

每个时钟上升沿读入外部的一位数据，根据读到的数据，状态机进行当前状态的改变，而复位端的功能是将状态机的状态恢复到初始态。

只有检测到11010011这个数据序列的时候状态机才会输出一个1即高电平信号。

如图的状态转换图可以看出，设计的状态机输入的数据是可重复的，即并不是每次都要依次输入规定的数据进入下一状态，否则就归回初始态；而是可以重复的。

比如要求是检测11010011序列的，可是输入刚开始是1后面一直是1，这时候不会不断地复位，而是会保持在”11”状态也就是第二状态，等待出现0进入下一状态。

三、实验程序：3.1 序列检测状态及电路程序：Input包括时钟clk、数据输入din、复位端rst；output包括一个out端，为了表示9个状态，声明了一个4位的寄存器，因为四位可以表示最多16个状态；为了保存次态的信息，又声明了一个4位的寄存器，用来存储次态的信息，为了下次上升沿读取。

主程序中包括两个过程语句，一个是用来对状态机的状态进行操作的，如果复位有效，下一个时钟上升沿就是将状态变成初始态；而如果不是就在下一个时钟上升沿将状态变成次态。

课程设计报告（理工类）课程名称： EDA技术专业班级：电子信息工程101 学生学号：学生姓名：所属院部：指导教师：20 11 ——20 12 学年第 2 学期设计项目名称：数字秒表设计实验地点：同组学生姓名：设计成绩：批改教师：批改时间：1.课程设计目的2.课程设计的基本要求3.课程设计类型二、仪器和设备三、设计过程1.设计内容和要求2.设计方法和开发步骤3.设计思路4.设计难点四、设计结果与分析1.思路问题以及测试结果失败分析2.程序简要说明1.课程设计目的1）根据设计要求，完成对数字秒表的设计。

2）进一步加强对MaxplusⅡ软件的应用和对VHDL语言的使用。

2.课程设计的基本要求1)提供的时钟信号频率为100Hz，实现计数从0.01s到0.1s,再到1s，10s,1min,10min,1h。

3.课程设计类型1)综合应用设计二、仪器和设备1.计算机，1台三、设计过程1.设计内容和要求1）用MaxplusⅡ软件编程实现六进制计数器、十进制计数器、分频器（3MHz——100MHz）模块。

2）编译各个模块，连接各模块，最终实现一小时的秒表计数功能。

2.设计方法和开发步骤1）编程实现十进制计数器十进制计数器源代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity cnt10 isport(clk: in std_logic;clr: in std_logic;ena: in std_logic;cq: out integer range 0 to 15;carry_out: out std_logic);end entity cnt10;architecture art of cnt10 issignal cqi: integer range 0 to 15; beginprocess(clk,clr,ena)isbeginif clr='1'then cqi<=0;elsif clk'event and clk='1'then if ena='1'thenif cqi<9 then cqi<=cqi+1; else cqi<=0;end if;end if;end if;end process;process(cqi)isbeginif cqi=9 then carry_out<='1';else carry_out<='0';end if;end process;cq<=cqi;end architecture art;2）编程实现六进制计数器六进制计数器源代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity cnt6 isport(clk: in std_logic;clr: in std_logic;ena: in std_logic;cq: out std_logic_vector(3 downto 0);carry_out: out std_logic);end entity cnt6;architecture art of cnt6 issignal cqi: std_logic_vector(3 downto 0);beginprocess(clk,clr,ena)isbeginif clr='1'then cqi<="0000";elsif clk'event and clk='1'thenif ena='1'thenif cqi="0101"then cqi<="0000";else cqi<=cqi+'1';end if;end if;end if;end process;process(cqi)isbeginif cqi="0000"then carry_out<='1';else carry_out<='0';end if;end process;cq<=cqi;end architecture art;3）编程实现分频器模块分频器源代码（3MHz—100Hz）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity clkgen isport(clk: in std_logic;newclk: out std_logic);end entity clkgen;architecture art of clkgen issignal cnter:integer range 0 to 10#29999#; beginprocess(clk) isbeginif clk'event and clk='1' thenif cnter=29999 then cnter<=0;else cnter<=cnter+1;end if;end if;end process;process(cnter) isbeginif cnter=29999 then newclk<='1';else newclk<='0';end if;end process;end architecture art;3.设计思路因为实验硬件仿真提供3MHz的时钟信号，所以要用分频器实现3MHz 到100Hz的时钟信号的转换。

2010《EDA技术基础》【设计】实验总结报告模板及要求EDA技术基础音乐播放器设计性实验2008112020346郭斌电子信息科学与技术物电学院0803班湖北师范学院电工电子实验教学省级示范中心电子版实验报告一、任务解析：以前用51单片机制作了一个可演奏的电子琴，学习了EDA技术之后，感觉FPGA与单片机有许多类似的地方。

于是，启发我用FPGA做一个可随意演奏的音乐播放器。

设计低、中、高21个音，几乎能够实现一般歌曲的演奏。

要实现该功能，就必须考虑到一首歌曲的产生应该考虑的两个因素：音符的产生频率和音的节拍（即声音持续的时间）。

只要控制输出到扬声器的激励信号频率的高低和持续的时间，就可以使扬声器发声产生优美的歌曲。

二、方案论证：1、音调的控制：频率的高低决定了音调的高低。

通过查阅资料，得到下面的音符名与频率的关系表：分频比预置数的计算：分频比就是从6Mhz基准频率通过二分频得到的3Mhz频率基础上计算得到的。

对于乐曲中的休止符，只需将其分频系数设为0，将分频预置数设为16383即可。

例如：低音3的频率为330hz，分频比为3M/330hz=3000000/330=9091,则其分频预置数为：16383-9091=7292。

其他的音符对应的分频比和分频比预置第1页，共13页音长则是通过控制计数器预置数的停留时间来实现的，预置数停留的时间越长，则该音符演奏的时间越长。

每个音符的演奏时间都是0.25s的整数倍，对于节拍较长的音符，例如2分音符，占了2/4个节拍，在记谱的时候将其连续记录2次即可。

三、实验步骤：1、分频产生6Mz的基准频率：module div_clk6mhz(clk24m,clk6m);input clk24m;output clk6m;reg clk6m;reg cnt;always @(posedge clk24m)if(cnt<1)cnt=cnt+1; //（24m/6m=4分频,cnt<[4/2-1=1]即可）else begin cnt=0;clk6m=!clk6m;endendmodule由于此分频电路简单，就不在这里给出仿真波形了。

EDA课程设计报告题目：#1——串口通信姓名：学号：班级：组员：串口通信一、设计要求设计一个全双工串口收发控制程序，速率为1200b/s、9600b/s、19200b/s可选，其中数据帧格式为：1位起始位+8位数据+1位奇偶校验位+1位停止位。

二、系统组成FPGA UART由3个子模块组成: 波特率发生器; 接收模块; 发送模块。

方框图如图1 所示。

波特率发生器比较接收模块发送模块图 1 UART 模块组成三、模块设计1. 顶层模块异步收发器的顶层模块由波特率发生器、UART接收和UART发送器构成。

UART 发送器的用途是将准备输出的并行数据按照基本UART 帧格式转为TXD 信号串行输出。

UART接收器接收RXD 串行信号, 并将其转化为并行数据。

波特率发生器就是专门产生一个远远高于波特率的本地时钟信号对输入RXD 不断采样, 使接收器与发送器保持同步。

电路图如图2所示。

2．波特率发生器波特率发生器实际上就是一个分频器。

可以根据给定的系统时钟频率(晶振时钟) 和要求的波特率算出波特率分频因子, 算出的波特率分频因子作为分频器的分频数波特率分频因子可以根据不同的应用需要更改。

本设计有三档，通sel[1..0]端口选择，模式一为1200b/s，模式二9600b/s，为模式三为19200b/s。

3．UART接收器由于串行数据帧和接收时钟是异步的, 由逻辑1 转为逻辑0 可以被视为一个数据帧的起始位。

然而, 为了避免毛刺影响, 能够得到正确的起始位信号, 必须要求接收到的起始位在波特率时钟采样的过程中至少有一半都是属于逻辑0 才可认定接收到的是起始位。

由于内部采样时钟bclk 周期(由波特率发生器产生) 是发送或接收波特率时钟频率的16 倍, 所以起始位需要至少8 个连续bclk 周期的逻辑0 被接收到, 才认为起始位接收到, 接着数据位和奇偶校验位将每隔16 个bclk 周期被采样一次(即每一个波特率时钟被采样一次) 。

课程设计说明书（正文部分）说明：1. 页眉，宋体，小四号，加粗，居中；页眉内容：“课程设计说明书”2. 一级标题，黑体，三号，居中；二级标题，黑体，小三号；三级标题，黑体，四号；正文，宋体，小四号，1.25倍行距。

1引言随着我国经济的全面发展，各个城市的出租车营运事业发展迅速，出租车已经成为人们日常出行选择较为普通的交通工具。

出租车计价器是出租车营运收费的专用智能化仪表，是使出租车市场规范化、标准化的重要设备。

一种功能完备，简单易用，计量准确的出租车计价器是加强出租车行业管理，提高服务质量的必需品，汽车计价器是乘客与司机双方的交易准则，它是出租车行业发展的重要标志，是出租车中最重要的工具。

它关系着交易双方的利益。

具有良好性能的计价器无论是对广大出租车司机朋友还是乘客来说都是很必要的。

因此，汽车计价器的研究也是具有一定意义的，用更加精良的计价器来为乘客提供更加方便快捷的服务。

多年来国内普遍使用的计价器只具备单一的脊梁功能。

最早的计价器全部使用机械齿轮结构，只能简单的计程功能，可以说，早期的计价器就是个里程表。

随着科学技的发展，产生了第二代计价器。

它采用手摇计算机与机械结构相结合的方式实现了半机械半电子化。

此时它在计程的同时还完成计价的工作。

大规模集成电路的发展又产生了第三代计价器，也就是全电子化的计价器。

它的功能也在不断完善。

出租车计价器是一种专用的计量仪器，它安装在出租车上，能够连续累加，并只是出行中任意时刻乘客应付费用。

随着电子技术的发展以及对计价器的不断改进和完善，便产生了能够自主计费，以及现在的能够打一发票和语音提示、按时间自主变动单价等功能。

本设计采用VHDL硬件描述语言作为设计手段，得到一种出租车计价系统的软件结构，通过QuartusⅡ软件下进行仿真，证明所设计的电路系统完成了出租车计价的功能，各项指标符合设计要求。

该设计虽然功能简单，智能化水平比较低，但仍具有一定的实用性。

该设计是在VHDL的基础上对出租车计价器进行设计来实现其基本功能的，与以往的基于单片机的数模混合电路相比，FPGA具有稳定性好，抗干扰能力强等优点，且非常适合做为出租车计价器的控制核心，所以选择用VHDL来对计价器进行设计来实现其功能。

eda的各种文件格式说明文件可以分为五类：1. 编译必需的文件：设计文件（.gdf、.bdf、EDIF输入文件、.tdf、verilog设计文件、.vqm、.vt、VHDL设计文件、. vht）、存储器初始化文件（.mif、.rif、.hex）、配置文件（.qsf、.tcl）、工程文件（.qpf）。

2. 编译过程中生成的中间文件（.eqn文件和db目录下的所有文件）3. 编译结束后生成的报告文件（.rpt、.qsmg等）4. 根据个人使用习惯生成的界面配置文件（.qws等）5. 编程文件（.sof、.pof、.ttf等）上面分类中的第一类文件是一定要保留的；第二类文件在编译过程中会根据第一类文件生成，不需要保留；第三类文件会根据第一类文件的改变而变化，反映了编译后的结果，可以视需要保留；第四类文件保存了个人使用偏好，也可以视需要保留；第五类文件是编译的结果，一定要保留。

vqm：verilog quartus mapping file软件生成的verilog hdl格式网表文件。

主要是用来做布局布线用。

在quartus中产生vqm文件的三张方法如下。

. turn on save a node-level netlist in the compilation process settings page in the setting dialog box, and then compile the design.. turn on save a node-level netlist in the back-annotate assignments dialog box and back-annotate a disign.. click start VQM writer.。

一、课程设计目的以及要求1.1、课程设计应该达到的目的：《EDA课程设计》是根据《VHDL程序设计》这门课程开设的综合设计课程，要求学生利用VHDL语言编程，基于EDA开发平台Quartus II，设计相应的数字系统，通过对系统进行编程、仿真、调试与实现，体验设计的全过程，进一步加深对所学基础知识的理解，培养学生将理论知识应用于时间的能力、学生自学与创新能力和分析解决实际问题的能力。

1.2、课程设计的要求：多路彩灯控制器通过对应的开关按钮，能够控制个多个彩灯的输出状态，组合多种变换的灯光闪烁，它被广泛应用到节目庆典、剧场灯光、橱窗装饰中。

设计要求设计一个完整的16路彩灯控制器。

具体要求：设计一个多路彩灯控制器，能循环变化花型，可清零，可选择花型变化节奏。

彩灯控制器有16路发光二极管构成，当控制器开关打开时，能够在6种不同的彩灯花型之间进行循环变化。

要求控制具备复位清零功能，一旦复位信号有效，不论控制器花型变化处于何种状态，都会无条件即刻清零，恢复到初始状态。

设置节拍选择按钮。

按下此按钮，多路彩灯控制器的花型4变化的节奏减缓；放开此按钮，则变换节奏相对加快。

二、8路彩灯控制器的实现2.1、功能描述在电路中以 1 代表灯亮,以 0 代表灯灭,由 0,1按不同的规律组合代表不同的灯光图案,同时使其选择不同的频率,从而实现多种图案多种频率的花样功能显示。

在该电路中只需简单的修改程序就可以灵活地调整彩灯图案和变化方式。

下面就以一个十六路彩灯控制系统的实现为例进行简单说明。

此十六路彩灯控制系统设定有六种花样变化 ,这六种花样可以进行自动切换 ,并且每种花样可以选择不同的频率。

2.2、设计原理用VHDL进行设计 ,首先应该了解 ,VHDL语言一种全方位硬件描述语言 ,包括系统行为级 ,寄存传输级和逻辑门级多个设计层次。

应充分利用DL “自顶向下”的设计优点以及层次化的设计概层次概念对于设计复杂的数字系统是非常有用它使得人们可以从简单的单元入手 ,逐渐构成庞大而复杂的系统。

《EDA课程设计》报告学号：姓名：班级：指导教师：2013年6 月24日- 2013年7 月5日目录1.引言 ............................................................................................................... 错误!未定义书签。

2.原理图的设计................................................................................................ 错误!未定义书签。

文件的新建............................................................................................... 错误!未定义书签。

原理图文件XX .Sch的建立 ..................................................................... 错误!未定义书签。

元件库的导入........................................................................................... 错误!未定义书签。

原理图中各元件的布局和连线 (3)3.原理图新元件的设计 (4)元件库XX .Lib文件的建立 (4)原理图元件的画法................................................................................... 错误!未定义书签。

注意事项................................................................................................... 错误!未定义书签。

EDA实验设计报告一、实验名称基于FPGA的数字时钟二、实验目的初步掌握EDA设计环节，通过设计一个数字时钟，加深FPGA的工作原理和开发流程，加强硬件描述语言V erilog的编程能力，为后续学习和竞赛打好基础。

通过设计扩展部分，进一步提高FPGA的设计能力，同时了解软硬件接口的设计，建立起系统设计的概念。

三、实验内容1、数字时钟（1）基本要求用同步时序电路设计实现时、分、秒计数的数字钟，并在数码管上正确显示。

（2）扩展要求1、可以按键清。

；2、支持年月日显示功能，用按键进行年月日和时分秒间显示切换。

3、可对显示内容进行修改，用按键键值代替显示内容，按键键值可自行定义。

2、秒表设计内容：利用5个数码管完成秒表显示功能。

要求：1、精度达100ms；2、可以清零；3、可暂停；4、最大计时为999.9s。

3、跑马灯设计实现8个发光二极管以不同频率（2Hz,1Hz,0.5Hz）循环进行左滚动、右滚动、向中间滚动、向两边滚动、闪动等效果，不同频率显示用按键进行切换。

4、VGA显示设计1、分辨率为1024*768/60Hz、1024*768/75Hz、800*600/60Hz三种。

2、红绿蓝单色、彩色棋盘格、圆等图形以1Hz的速率切换显示；3、8级灰度呈条状递增显示。

四、实验仪器Altera公司：Cyclone II EP2C20Q240 FPGA 及实验箱USB-BLASTER 下载线Quartus II 11.0 开发环境外围电路五、实验内容1、硬件系统图学校实验箱系统图：自制显示电路图：4段数码管X2 74LS138VGA接口电路数码管电路led灯电路2、软件部分顶层设计文件bdf原理图输出模块组成。

控制模块：控制功能模块的开启和关闭，同时控制系统选择输出输出相应模块的信号。

系统选择输出模块：因为实验箱数码管和led灯共用8个端口，由三片锁存器控制，所以该模块可根据控制模块的信号选择开启相应模块的输出和锁存控制端。