一、单项选择题1.假定采用IEEE754单精度浮点数格式表示一个数为45100000H，则该数的值是【B】。
A.(+1.125)10×210 11B.(+1.125)10×210C.(+0.125)10×2 D.(+0.125)10×2２. 在16位定点小数补码的表示范围中，最大正小数为【B 】。
-16-15A. +（1–2）B. +（1–2）-16 -15C. 2 D. 23. 在下列有关补码和移码关系的叙述中，【B 】是不正确的。
A.相同位数的补码和移码表示具有相同的表数范围B.零的补码和移码表示相同C.同一个数的补码和移码表示，其数值部分相同，而符号相反D.一般用移码表示浮点数的阶，而补码表示定点整数4.假定一个系统的物理地址空间大小为为512MB，按字节编址，每次读写操作最多可以一次存取32位。
则存储器地址寄存器MAR和存储器数据寄存器MDR的位数分别为【B 】。
A.29，8B.29，32C.27，8D.27，325．如果浮点数的尾数用补码表示，则下列【D 】中的尾数是规格化数形式。
A..1.11000B..0.01110C..0.01010D..1.000106．动态RAM的刷新是以【B 】为单位进行的。
A．存储单元B．存储矩阵行B．存储矩阵列D．存储芯片7. 假定下列字符码中有奇偶校验位，但没有数据错误，采用偶校验的字符码是【D 】。
A．11001011 B．11010110C．11000001 D．11001001 11二、简答题：1．加法器和ALU的差别是什么？【答案】：加法器只能实现两个输入的相加运算，而ALU可以实现多种算术逻辑运算。
在数据通路中有些地方只需做加法运算，如：指令地址计算时，这时就不需要用ALU，只要用一个加法器即可。
2 说明IEEE 754浮点数格式中的隐蔽位的含义与用法。
答：所谓隐蔽位就是浮点数的规格化的最高数值位。
规格化的浮点数其尾数的最高数值位一定是1，所以浮点数在传送与存储过程中，尾数的最高位可以不表示出来，只在计算的时候才恢复这个隐蔽位。
3．浮点数表示的精度和数值范围取决于什么？答：在浮点数总位数不变的情况下，阶码位数越多，则尾数位数越少。
即：表数范围越大，则精度越差三．应用题已知某CPU和存储芯片组成的系统框图如下，其中A15～A0为地址总线，D7～（2）存贮器总存贮容量为__12K×8_________ 。
（3）每组实现位扩展需要的芯片数为_____2________ 。
（4）现已实现字扩展的组数为__3_____。
（5）写出每组芯片的地址范围（16进制表示）起始地址终止地址第一组：8000H 8FFFH第二组：9000H 9FFFH第三组：第四组：B000H BFFFH（6）该系统的片选控制采用的是何种译码方式（全译码还是部分译码）___部分译码______。
第二部分. 某浮点数基值为2，阶符1位，阶码3位，数符1位，尾数7位，阶码和尾数均用补码表示，尾数采用规格化形式，用十进制数写出它所能表示的最大正数，非0最小正数，最大负数，最小负数。
2. 变址寻址和基址寻址的区别是：在基址寻址中，基址寄存器提供，指令提供；而在变址寻址中，变址寄存器提供，指令提供。
3. 影响流水线性能的因素主要反映在和4. 设机器数字长为16位（含1位符号位）。
若1次移位需10ns，一次加法需10ns，则补码除法需时间，补码BOOTH算法最多需要时间。
5. CPU从主存取出一条指令并执行该指令的时间叫，它通常包含若干个，而后者又包含若干个。
组成多级时序系统。
二、名词解释(8分)1. 微程序控制2. 存储器带宽3. RISC4. 中断隐指令及功能三、简答（18分）1. 完整的总线传输周期包括哪几个阶段？简要叙述每个阶段的工作。
2. 设主存容量为1MB，Cache容量为16KB，每字块有16个字，每字32位。
(1)若Cache采用直接相联映像，求出主存地址字段中各段的位数。
(2)若Cache采用四路组相联映像，求出主存地址字段中各段的位数。
3. 某机有五个中断源，按中断响应的优先顺序由高到低为L0,L1,L2,L3,L4，现要求优先顺序改为L3,L2,L4,L0,L1，写出各中断源的屏蔽字。
4. 某机主存容量为4M×16位，且存储字长等于指令字长，若该机的指令系统具备120种操作。
操作码位数固定，且具有直接、间接、立即、相对四种寻址方式。
（1）画出一地址指令格式并指出各字段的作用；（2）该指令直接寻址的最大范围；（3）一次间址的寻址范围；（4）相对寻址的寻址范围。
四、（6分）9⨯设阶码取3位，尾数取6位（均不包括符号位），按浮点补码运算规则计算[2511-(⨯16] + [2416)]五、画出DMA方式接口电路的基本组成框图，并说明其工作过程（以输入设备为例）。
（8分）六、（10分）设CPU共有16根地址线，8根数据线，并用MREQ作访存控制信号，用R/W作读写控制信号，现有下列存储芯片：RAM：1K×8位、2K×4位、4K×8位ROM：2K×8位、4K×8位以及74138译码器和各种门电路（自定），画出CPU与存储器连接图。
要求：（1）最大4K地址空间为系统程序区，与其相邻2K地址空间为用户程序区。
（2）合理选用上述存储芯片，说明各选几片？写出每片存储芯片的地址范围。
（3）详细画出存储芯片的片选逻辑。
AiA0AiA0PD/ProgrCSOEWECSDnD0Y7Y6DnD0 Y074138七、假设CPU在中断周期用堆栈保存程序断点，且进栈时栈指针减一，出栈时栈指针加一。
试写出中断返回指令（中断服务程序的最后一条指令），在取指阶段和执行阶段所需的全部微操作命令及节拍安排。
若采用微程序控制，则还需要增加哪些微操作。
（10分）八、除了采用高速芯片外，从计算机的各个子系统的角度分析，指出6种以上提高整机速度的措施。
（8分）一、填空（12分）1．127；1/512；-1/512-1/32768；-128。
2．基地址；形式地址；基地址；形式地址。
3．访存冲突；相关问题。
4．300ns；310ns。
5．指令周期；机器周期；节拍。
二、名词解释(8分)1．微程序控制答：采用与存储程序类似的方法来解决微操作命令序列的形成，将一条机器指令编写成一个微程序，每一个微程序包含若干条微指令，每一条指令包含一个或多个微操作命令。
2．存储器带宽答：每秒从存储器进出信息的最大数量，单位可以用字/秒或字节/秒或位/秒来表示。
3．RISC答：RISC是精简指令系统计算机，通过有限的指令条数简化处理器设计，已达到提高系统执行速度的目的。
4．中断隐指令及功能答：中断隐指令是在机器指令系统中没有的指令，它是CPU在中断周期内由硬件自动完成的一条指令，其功能包括保护程序断点、寻找中断服务程序的入口地址、关中断等功能。
三、简答（18分）1．答：总线在完成一次传输周期时，可分为四个阶段：申请分配阶段：由需要使用总线的主模块（或主设备）提出申请，经总线仲裁机构决定下一传输周期的总线使用权授于某一申请者；••寻址阶段：取得了使用权的主模块，通过总线发出本次打算访问的从模块（或从设备）的存储地址或设备地址及有关命令，启动参与本次传输的从模块；•传数阶段：主模块和从模块进行数据交换，数据由源模块发出经数据总线流入目的模块；结束阶段：主模块的有关信息均从系统总线上撤除，让出总线使用权。
•2．答：（1）若Cache采用直接相联映像：字块中含64个字节，字块的位数为b=6。
Cache中含有256个字块，所以字块地址位数c=8。
主存容量为1M字节，总位数为20。
主存字块标记位数t=6。
（2）若Cache采用四路组相联映像，字块中含64个字节，字块的位数为b=6。
每组含有四个字块，每组含256个字节。
Cache中含有64个字块，所以组地址位数q=6。
主存容量为1M字节，总位数为20。
主存字块标记位数t=8。
3．答：设屏蔽位为“1”时表示对应的中断源被屏蔽，屏蔽字排列如下：4．答：（1）指令字长16位，操作码为7位，寻址特征位2位，地址码7位；（2）-64~63；（3）2；（4）216．16四、（6分）答：被加数为加数为0,101;0.100100，[x]补= 00,101; 00.100100 0,100;1.010100，[y]补= 00,100; 11.010100（1）对阶：[△j]补= [jx]补- [jy]补= 00,101 + 11,100 = 00,001即△j = 1，则y的尾数向右移一位，阶码相应加1，即[y]’补= 00,101; 11.101010② 求和补+[Sy]补'补= [Sx]'补+[Sy]'[Sx]= 00.100100 + 11.101010= 00.001110即[x+y]补= 00,101; 00.001110 尾数出现“00.0”，需左规。
③ 规格化左规后得[x+y]补= 00,011; 00.111000 ∴[x+y]补= 00,111;00.111000五、（8分）答：DMA方式接口电路的基本组成框图如下：第9/13页以数据输入为例，具体操作如下：① 从设备读入一个字到DMA 的数据缓冲寄存器BR 中，表示数据缓冲寄存器“满”（如果I/O 设备是面向字符的，则一次读入一个字节，组装成一个字）；② 设备向DMA接口发请求（DREQ）；③ DMA接口向CPU申请总线控制权（HRQ）；④ CPU发回HLDA信号，表示允许将总线控制权交给DMA接口；⑤ 将DMA主存地址寄存器中的主存地址送地址总线；⑥ 通知设备已被授予一个DMA 周期（DACK），并为交换下一个字做准备；⑦ 将DMA数据缓冲寄存器的内容送数据总线；⑧ 命令存储器作写操作；⑨ 修改主存地址和字计数值；⑩ 判断数据块是否传送结束，若未结束，则继续传送；若己结束，（字计数器溢出），则向CPU申请程序中断，标志数据块传送结束。
六、（10分）方法一：答：地址空间描述如下：ROM对应的空间：11111111 0000 11111111 0000 11111111 0000 11111111 RAM对应的空间：11101110 1000 0000 0000选择ROM芯片为2K×8位的两片，RAM芯片为2K×4位的两片ROM 芯片1：1111 1111 ROM芯片2：1111 10001111 00001111 0000第10/13页1111 1111 1110 11100111 0000 1111 10001111 0000 1111 00001111 0000 1111 0000RAM芯片1、2：（位扩展）CPU与存储器连接图见下页：方法二：答：地址空间描述如下：ROM对应的空间：11111111RAM对应的空间：11101111 0000 11111111 0000 11111111 0000 11111110 1000 0000 0000选择ROM芯片为4K×8位的一片，RAM芯片为2K×4位的两片第11/13页组合逻辑设计的微操作命令：取指：T0：PC → MART1：M[MAR] → MDR, PC+1 → PCT2：MDR → IR, OP[IR] → 微操作形成部件执行：T0：SP → MART1：M[MAR] → MDRT2：MDR → PC, SP+1 → SP微程序设计的微操作命令：取指微程序：T0：PC → MART1：Ad[CMIR] → CMART2：M[MAR] → MDR, PC+1 → PC T3：Ad[CMIR] → CMART4：MDR → IR, OP[IR] → 微操作形成部件T5：OP[IR] → CMAR中断返回微程序：T0：SP → MART1：Ad[CMIR] → CMAR T2：M[MAR] → MDR T3：Ad[CMIR] → CMAR T4：MDR → PC, SP+1 → SP T5：Ad[CMIR] → CMAR第12/13页针对存储器，可以采用Cache-主存层次的设计和管理提高整机的速度；针对存储器，可以采用主存-辅存层次的设计和管理提高整机的速度；针对控制器，可以通过指令流水或超标量设计技术提高整机的速度；针对控制器，可以通过超标量设计技术提高整机的速度；针对运算器，可以对运算方法加以改进，如进位链、两位乘除法；针对I/O系统，可以运用DMA技术来减少CPU对外设访问的干预。
