《设计一个四位可逆二进制计数器》的实验报告

计数器实验报告引言：计数器是数字电路中的重要组件，用于计数、计时和测量等应用。

它可以在各种电子设备中起到决策、控制和计算等作用。

本次实验旨在探究计数器的工作原理并验证其功能。

一、实验目的：本次实验旨在研究计数器的工作原理，了解计数器的结构和使用方法，以及探究不同类型计数器的特点和应用。

二、实验器材和原理：1. 实验器材：- 7400系列逻辑门芯片（74LS00、74LS02等）- 74LS163 4位二进制同步计数器芯片- 连线板及连接线- 示波器- 电源2. 实验原理：计数器是由触发器和逻辑门组成的电路，根据输入脉冲的时序和频率来实现计数功能。

常见的计数器有同步计数器和异步计数器。

同步计数器：所有触发器在同一脉冲上同时工作，具有高速、同步性好等特点。

4位同步二进制计数器（74LS163）是本次实验主要研究的对象。

三、实验步骤和结果：1. 连接电路：将四个J-K触发器连接成同步二进制计数器电路。

采用74LS163芯片，选用外部时钟输入。

根据芯片引脚连接示意图连接芯片和示波器。

2. 设置电路状态：给予计数器电路适当的输入电平，根据实验的需求和目的，调整电路状态，例如设置计数范围、初始值等。

3. 测量输出波形：利用示波器观察和记录计数器的输出波形。

分析波形特点，如波形幅值、周期、高低电平时间等。

实验结果表明，计数器能够按照预期的次序进行计数，并在达到最大值后回到初始值重新计数。

输出波形清晰、稳定，符合设计要求。

四、实验讨论：1. 计数器的应用：计数器广泛应用于各种计数、计时和测量场合，例如时钟、频率计、定时器、计数器、计数调制解调器等。

计数器还可用于控制和决策等功能，比如在数字电子秤中用于计算重量。

2. 计数器的类型：除了同步计数器，异步计数器也是常见的计数器类型。

异步计数器与同步计数器相比，其工作原理和时序不同，有着不同的特点和优劣势。

3. 计数器的扩展：计数器可以通过级联扩展实现更大位数的计数。

广东海洋大学学生实验报告书（学生用表）实验名称课程名称 课程号 学院(系)专业 班级 学生姓名 学号 实验地点 实验日期实验4 计数器及其应用一、实验目的1、熟悉中规模集成计数器的逻辑功能及使用方法2、掌握用74LS161构成计数器的方法3、熟悉中规模集成计数器应用二、实验原理计数器是典型的时序逻辑电路，它是用来累计和记忆输入脉冲的个数．计数是数字系统中很重要的基本操作，集成计数器是最广泛应用的逻辑部件之一。

计数器种类较多，按构成计数器中的多触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器；根据计数制的不同，可分为二进制计数器、十进制计数器和任意进制计数器；根据计数的增减趋势，又分为加法、减法和可逆计数器。

还有可预置数和可编程序功能计数器等。

本实验主要研究中规模十进制计数器74LS161的功能及应用。

1、中规模集成计数器74LS161 是四位二进制可预置同步计数器，由于它采用4 个主从JK 触发器作为记忆单元，故又称为四位二进制同步计数器，其集成芯片管脚如图1所示：管脚符号说明：电源正端Vcc ，接+5V ；异步置零（复位）端Rd ；时钟脉冲CP ；预置数控制端 A 、B 、C 、D ；数据输出端 QA 、QB 、QC 、QD ；进位输出端 RCO ：使能端EP ，ET ；预置端 LD ；图1 74LS161 管脚图GDOU-B-11-112该计数器由于内部采用了快速进位电路，所以具有较高的计数速度。

各触发器翻转是靠时钟脉冲信号的正跳变上升沿来完成的。

时钟脉冲每正跳变一次，计数器内各触发器就同时翻转一次，74LS161的功能表如表1所示：表1 74LS161 逻辑功能表2、实现任意进制计数器由于74LS161的计数容量为16，即计16个脉冲，发生一次进位，所以可以用它构成16进制以内的各进制计数器，实现的方法有两种：置零法（复位法）和置数法（置位法）。

(1) 用复位法获得任意进制计数器假定已有N进制计数器，而需要得到一个M进制计数器时，只要M＜N，用复位法使计数器计数到M时置“0”，即获得M进制计数器。

武汉轻工大学数学与计算机学院《计算机组成原理》实验报告题目：4位二进制计数器实验专业：软件工程班级：130X班学号：XXX姓名：XX指导老师：郭峰林2015年11月3日【实验环境】1. Win 72. QuartusII9.1计算机组成原理教学实验系统一台。

【实验目的】1、熟悉VHDL 语言的编写。

2、验证计数器的计数功能。

【实验要求】本实验要求设计一个4位二进制计数器。

要求在时钟脉冲的作用下，完成计数功能，能在输出端看到0-9，A-F 的数据显示。

（其次要求下载到实验版实现显示）【实验原理】计数器是一种用来实现计数功能的时序部件，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。

计数器由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS 触发器、T 触发器、D 触发器及JK 触发器等。

计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。

计数器按计数进制不同，可分为二进制计数器、十进制计数器、其他进制计数器和可变进制计数器，若按计数单元中各触发器所接收计数脉冲和翻转顺序或计数功能来划分，则有异步计数器和同步计数器两大类，以及加法计数器、减法计数器、加/减计数器等，如按预置和清除方式来分，则有并行预置、直接预置、异步清除和同步清除等差别，按权码来分，则有“8421”码，“5421”码、余“3”码等计数器，按集成度来分，有单、双位计数器等等，其最基本的分类如下：计数器的种类⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎨⎧⎪⎩⎪⎨⎧⎪⎩⎪⎨⎧⎩⎨⎧进制计数器十进制计数器二进制计数器进制可逆计数器减法计数器加法计数器功能异步计数器同步计数器结构N 、、、321 下面对同步二进制加法计数器做一些介绍。

同步计数器中，所有触发器的CP 端是相连的，CP 的每一个触发沿都会使所有的触发器状态更新。

数字电路实验报告数字电路实验报告引言数字电路是现代电子技术中的重要组成部分，它在计算机、通信、嵌入式系统等领域发挥着重要作用。

本次实验旨在通过设计和实现几个基本的数字电路电路，加深对数字电路原理和设计的理解。

一、二进制加法器的设计与实现在数字电路中，二进制加法器是最基本的电路之一。

我们通过实验设计了一个4位二进制加法器，并对其进行了验证。

首先，我们使用逻辑门电路实现了半加器和全加器，并将它们进行了级联。

然后，我们使用逻辑门电路搭建了4位二进制加法器电路，并通过逻辑分析仪验证了其正确性。

二、时序电路的设计与实现时序电路是数字电路中非常重要的一类电路，它涉及到电路中信号的时序关系。

在本次实验中，我们设计了一个简单的时序电路——计数器电路。

我们使用JK触发器和逻辑门电路搭建了一个4位二进制计数器，并通过示波器观察了计数器的输出波形。

实验结果表明，计数器能够按照预期进行计数，并且输出波形稳定。

三、组合逻辑电路的设计与实现组合逻辑电路是由多个逻辑门电路组合而成的电路，它的输出仅仅取决于当前输入信号的状态，而与过去的输入信号状态无关。

在本次实验中，我们设计了一个4位二进制比较器电路。

我们使用逻辑门电路搭建了比较器，并通过逻辑分析仪验证了其正确性。

实验结果表明，比较器能够准确判断两个4位二进制数的大小关系。

四、存储器电路的设计与实现存储器是计算机系统中非常重要的组成部分，它用于存储和读取数据。

在本次实验中，我们设计了一个简单的存储器电路——SR锁存器。

我们使用逻辑门电路搭建了SR锁存器，并通过示波器观察了其输出波形。

实验结果表明，SR锁存器能够正确地存储和读取数据。

五、总结与展望通过本次实验，我们深入学习了数字电路的基本原理和设计方法。

我们了解了二进制加法器、时序电路、组合逻辑电路和存储器电路的设计与实现过程，并通过实验验证了它们的正确性。

通过这些实验，我们对数字电路的工作原理和应用有了更深入的了解。

在未来，我们将进一步学习和探索数字电路的高级应用，为实际工程项目提供更好的支持。

计算机组成原理实验一4位二进制计数器实验姓名：李云弟 学号:1205110115 网工1201【实验环境】1. Windows 2000 或 Windows XP2. QuartusII9.1 sp2、DE2-115计算机组成原理教学实验系统一台，排线若干。

【实验目的】1、熟悉VHDL 语言的编写。

2、验证计数器的计数功能。

【实验要求】本实验要求设计一个4位二进制计数器。

要求在时钟脉冲的作用下，完成计数功能，能在输出端看到0-9，A-F 的数据显示。

（其次要求下载到实验版实现显示）【实验原理】计数器是一种用来实现计数功能的时序部件，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。

计数器由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS 触发器、T 触发器、D 触发器及JK 触发器等。

计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。

计数器按计数进制不同，可分为二进制计数器、十进制计数器、其他进制计数器和可变进制计数器，若按计数单元中各触发器所接收计数脉冲和翻转顺序或计数功能来划分，则有异步计数器和同步计数器两大类，以及加法计数器、减法计数器、加/减计数器等，如按预置和清除方式来分，则有并行预置、直接预置、异步清除和同步清除等差别，按权码来分，则有“8421”码，“5421”码、余“3”码等计数器，按集成度来分，有单、双位计数器等等，其最基本的分类如下：计数器的种类⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎨⎧⎪⎩⎪⎨⎧⎪⎩⎪⎨⎧⎩⎨⎧进制计数器十进制计数器二进制计数器进制可逆计数器减法计数器加法计数器功能异步计数器同步计数器结构N 、、、321 下面对同步二进制加法计数器做一些介绍。

同步计数器中，所有触发器的CP 端是相连的，CP 的每一个触发沿都会使所有的触发器状态更新。

实验三四位二进制计数器计数、译码与显示一、实验目的1 学习并掌握用VHDL语言、语法规则2 掌握VHDL语言进行二进制计数器的设计3 掌握译码显示电路的设计4 掌握顶层文件的设计5 掌握综合性电路的设计、仿真、下载、调试方法。

二实验仪器设备1 PC机一台2 EDA教学实验系统，1套3 CPLD实验装置，1套三实验内容实验内容：(1) 设计7段译码显示电路程序；（参考实验一）(2) 设计四位二进制计数器，进行计数；(3) 进行顶层电路设计；(4) 对计数值，用7段显示器进行显示；(5) 进行电路功能仿真与下载。

四. 实验操作步骤1 开机，进入MAX+PLUSⅡ CPLD开发系统。

2 在主菜单中选NEW，从输入文件类型选择菜单中选文本编辑文件输入方式，进行文本编辑。

对7段译码显示电路、四位二进制计数器、顶层电路分别进行编辑、保存与仿真。

3 打开Assign主菜单，选择计划使用的CPLD芯片。

4 点击编译按钮，对顶层电路进行编译。

5 点击Floorplan Editor子菜单，为设计的电路分配芯片引脚。

6进行芯片下载与硬件测试。

建议输入信号引脚为：时钟信号：73脚或31脚(8K板) 42脚或44脚（10K板）使能信号、复位信号选，第一组DIP开关或第二组DIP开关或第三组DIP开关，相应引脚参考讲义；LED七段（a,b,c,d,e,f,g）输出分配也必须与实验装置的相关端匹配，具体引脚参考实验讲义。

（见表功，如可选引脚13、14、15、16、18、19、20（8K板）或16、17、18、19、21、22、23（10K板））。

设计参考框图如下：五. 实验程序1、四位二进制计数器译码程序library IEEE;use IEEE.std_logic_1164.all;entity sysegd isport (x: in std_logic_vector(3 downto 0);s : out std_logic_vector (6 downto 0));end entity;architecture bin27seg_arch of sysegd isbeginprocess(x)begincase x(3 downto 0) iswhen "0000" => s <= "1111110"; -- 0when "0001" => s <= "0110000"; -- 1when "0010" => s <= "1101101"; -- 2when "0011" => s <= "1111001"; -- 3when "0100" => s <= "0110011"; -- 4when "0101" => s <= "1011011"; -- 5when "0110" => s <= "1011111"; -- 6when "0111" => s <= "1110000"; -- 7when "1000" => s <= "1111111"; -- 8when "1001" => s <= "1111011"; -- 9when "1010" => s <= "1110111"; -- Awhen "1011" => s <= "0011111"; -- bwhen "1100" => s <= "1001110"; -- cwhen "1101" => s <= "0111101"; -- dwhen "1110" => s <= "1001111"; -- Ewhen "1111" => s <= "1000111"; -- Fwhen others => NULL;end case;end process;end architecture;2、四位二进制计数器计数程序library IEEE;use IEEE.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity segd7 isport (clk,en : in std_logic;x : buffer std_logic_vector (3 downto 0)); end entity;architecture one of segd7 isbeginprocess(clk)beginIF (CLK'EVENT AND clk='1') thenif en='1' thenIF (x="1111") THENx<="0000";ELSEx <= x+'1';END IF;end if;end if;end process;end architecture;3、四位二进制计数器顶层文件library ieee;use ieee.std_logic_1164.all;entity segdtop isport(clk,en :in std_logic;s : out std_logic_vector (6 downto 0)); end segdtop;architecture behave of segdtop issignal temp1:std_logic_vector(3 downto 0);component segd7port(clk,en : in std_logic;x : buffer std_logic_vector (3 downto 0)); end component;component sysegdport (x: in std_logic_vector(3 downto 0);s : out std_logic_vector (6 downto 0));end component;beginu0:segd7 port map(clk,en,temp1);u1:sysegd port map(temp1,s);end behave;六. 实验结果图1、四位二进制计数器译码程序图2、四位二进制计数器计数程序图3、四位二进制计数器顶层文件。

74ls192实验报告《74LS192实验报告》实验目的：本实验旨在通过使用74LS192集成电路，设计并实现一个四位二进制同步上升计数器。

通过实验，学生将掌握74LS192集成电路的工作原理和应用方法，以及计数器的设计和实现过程。

实验器材：1. 74LS192集成电路芯片2. 电路连接板3. 电源4. 示波器5. 逻辑分析仪6. 电阻、电容、开关等元器件实验原理：74LS192是一种四位二进制同步上升计数器，能够在上升沿触发时进行计数。

它具有四个并行输入线和两个控制输入线，可以通过这些输入来实现不同的计数模式和功能。

通过适当的连接和控制，可以实现不同的计数器功能，如二进制计数、BCD计数等。

实验步骤：1. 将74LS192芯片插入电路连接板中，并连接上电源和示波器。

2. 根据74LS192的引脚功能和连接方式，设计并连接相应的电路。

3. 调整控制输入线和并行输入线的状态，观察74LS192的计数器功能。

4. 使用逻辑分析仪对74LS192进行进一步的测试和分析。

5. 根据实验结果，编写实验报告并总结实验结果。

实验结果：通过实验，我们成功设计并实现了一个四位二进制同步上升计数器，并通过适当的连接和控制，实现了不同的计数模式和功能。

通过示波器和逻辑分析仪的测试和分析，我们对74LS192的工作原理和性能有了更深入的了解，并掌握了其应用方法和注意事项。

实验总结：本实验通过使用74LS192集成电路，设计并实现了一个四位二进制同步上升计数器，并对其进行了测试和分析。

通过实验，我们对74LS192的工作原理和应用方法有了更深入的了解，为今后的电子技术实验和应用打下了良好的基础。

结语：通过本次实验，我们对74LS192集成电路有了更深入的了解，掌握了其工作原理和应用方法，为今后的电子技术实验和应用提供了宝贵的经验和知识。

希望同学们能够认真学习和掌握相关知识，不断提高自己的实验能力和技术水平。

本科实验报告课程名称：EDA技术与FPGA应用设计实验项目：4位二进制加法计数器实验地点：跨越机房专业班级：学号：学生姓名：指导教师：2012年6 月20 日一、实验目的：1．学习时序电路的VHDL描述方法。

2．掌握时序进程中同步、异步控制信号的设计。

3．熟悉EDA的仿真分析和硬件测试技术。

二、实验原理：设计一个含计数使能、异步复位和并行预置功能的4位加法计数器，RST是异步复位信号，高电平有效；CLK是时钟信号；当使能信号ENA为“1”'时，加法计数，COUT为计数进位输出，OUTY为计数输出。

三、实验内容：1．编写4位二进制加法计数器的VHDL程序。

2．在ispDesignEXPERT System上对编码器进行仿真。

3．将输入引脚连接到拨码开关，时钟输入锁定到相应频率的时钟信号，输出连接到发光二极管，下载后在实验板上验证其功能，记录实验结果。

四、实验程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALLUSE IEEE.STD_LOGIC_UNSIGNED.ALLENTITY CNT4B ISPORT(CLK:IN STD_LOGIC；RST:IN STG_LOGIC;ENA:IN STD_LOGIC;OUTY:OUT STD_LODGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END CNT4B;ARCHITECTURE BEHAV OF CNT4B ISSIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINP_REG: PROCESS(CLK,RST,ENA)BEGINIF RST=’1’THEN CQI<=”0000”;ELSIF CLK’EVENT AND CLK=’1’THENIF ENA= ’1’THEN CQI<=CQI+1;ENG IF;END IF;OUTY <= CQI;END PROCESS P_REG;COUT<= CQI(0) AND CQI(1) AND CQI(2) AND CQI(3); END BEHAV;五、仿真结果：1.时序图：2.功能图：六、心得体会：通过本实验，让我对VHDL编程有了一定的了解和认识，让我初步学习了VHDL的编写及调试过程，实验中有错误产生，但是经过细心的改正，解决了问题，希望下次实验能有更大的提高。

数电实验报告计数器《数电实验报告：计数器》实验目的：本实验旨在通过搭建和测试计数器电路，加深对数电原理的理解，掌握计数器的工作原理和应用。

实验器材：1. 74LS76触发器芯片2. 74LS00与非门芯片3. 74LS08与门芯片4. 电源5. 示波器6. 万用表7. 逻辑开关8. 连接线实验原理：计数器是一种能够对输入的脉冲信号进行计数并输出相应计数结果的电路。

在本实验中，我们将使用74LS76触发器芯片搭建一个4位二进制同步计数器。

该计数器能够对输入的脉冲信号进行计数，并通过LED灯显示计数结果。

实验步骤：1. 根据74LS76触发器芯片的引脚图和真值表，搭建4位二进制同步计数器电路。

2. 将74LS00与非门芯片连接到计数器电路中，用于产生时钟信号。

3. 将74LS08与门芯片连接到计数器电路中，用于控制LED灯的显示。

4. 接通电源，使用逻辑开关产生输入脉冲信号。

5. 使用示波器和万用表对计数器电路的各个部分进行测试和调试。

实验结果：经过调试和测试，我们成功搭建了一个4位二进制同步计数器电路。

当输入脉冲信号时，LED灯能够正确显示计数结果，符合预期。

实验分析：通过本次实验，我们深入理解了计数器的工作原理和应用。

计数器是数字电路中常用的基本模块，广泛应用于各种计数和计时场合。

掌握计数器的原理和搭建方法，对于进一步学习和应用数字电路具有重要意义。

结论：本次实验通过搭建和测试计数器电路，加深了我们对数电原理的理解，掌握了计数器的工作原理和应用。

同时，我们也学会了使用示波器和万用表对数字电路进行测试和调试，为今后的实验和工作打下了坚实的基础。

实验七设计一个四位可逆二进制计数器一、实验目的
掌握中规模集成计数器的使用方法及功能测试方法。

二、实验内容及要求
用D触发器设计一个异步四位二进制可逆计数器。

三、设计过程
（1）根据题意列出加计数状态表和驱动表，如下表所示。

（2）用卡诺图化简，如下图所示。

求得各位触器的驱动信号的表达式
11Q D
00Q D =
（2）用卡诺图化简，如下图所示。

求得各位触器的时钟方程的表达式
23Q CP =
12Q CP =
01Q CP =
CP
CP
（3）根据题意列出减计数状态表和驱动表，如下表所示。

33Q D =
22Q D =
11Q D =
00Q D =
（2）用卡诺图化简，如下图所示。

求得各位触器的时钟方程的表达式
23Q CP =
12Q CP =
01Q CP =
CP CP =0
由上分析可知：加减计数只在于时钟CP 的不同，若要使一个电路能够可逆计数，增设一控制开关，就可实现。

设K ＝1时为加计数，设K ＝0时为减计数，
加法：CP n ＝ 1-n Q K 减法：CP n ＝ 1-n Q K 则有：CP n ＝1-⊕n Q K
(或如 K=0时为加法： CP n ＝1-∙n Q K
K=1时为 减法： CP n ＝
1-n KQ ＝1
-n Q K 则有：
CP n =1-⊕n Q K
）
四、可逆计数器逻辑图如下：
四、实验用仪器、仪表
数字电路实验箱、万用表、74LS74、CC4030 五、实验步骤 六、实验数据。

四位可预置位选倒计时器课程设计报告一、选题背景随着科技的不断发展和应用，计时器在我们的日常生活中扮演着越来越重要的角色。

尤其是倒计时器，它可以帮助我们精确地掌握时间，有效地提高工作效率和生活质量。

本次课程设计选择了四位可预置位选倒计时器作为研究对象，旨在通过设计一个实用性强、功能齐全的倒计时器来满足人们对时间管理的需求。

二、选题目的本次课程设计主要有以下几个目的：1.了解四位可预置位选倒计时器的原理和工作方式；2.掌握倒计时器电路设计方法；3.学习数字电路中常用元件的使用方法；4.培养学生动手能力和创新思维。

三、课程设计内容本次课程设计主要分为以下几个部分：1. 倒计时器原理及工作方式介绍2. 倒计时电路设计3. 数字元件使用方法介绍4. 倒计时器实现5. 实验结果及分析四、倒计时器原理及工作方式介绍1. 倒计时器原理倒计时器是一种计时器，它可以在特定的时间内向后倒计时。

其原理是利用数字电路中的计数器和时钟信号来实现。

当倒计时开始时，计数器开始减少，直到减为零时，发出一个信号来提示倒计时结束。

2. 倒计时器工作方式倒计时器的工作方式分为两个阶段：预置阶段和计数阶段。

预置阶段：在这个阶段中，我们需要将所需的倒计时时间通过数字元件输入到倒计时器中。

这个过程称为预置操作。

计数阶段：在这个阶段中，倒计时器会根据预置的时间开始向后减少，并且在每次减少一个时间单位（如秒）后更新显示屏上的数字。

五、倒计时电路设计1. 倒计时电路设计原理本次课程设计采用74LS192集成电路作为主要控制芯片，并通过74LS47集成电路驱动共阳极LED数字显示管。

其中74LS192集成电路可以实现二进制下的加法和减法运算，因此可以方便地实现倒计时功能。

2. 倒计时电路设计步骤（1）确定所需的位数和精度；（2）选择合适的集成电路；（3）设计时钟电路；（4）设计倒计时电路；（5）设计数字显示电路。

六、数字元件使用方法介绍1. 74LS192集成电路74LS192是一种四位可预置位二进制同步计数器。

实验八 4位二进制计数器74x163的设计一、实验目的熟悉QuartusⅡ仿真软件的基本操作，并用VHDL/Verilog语言或者逻辑图完成4位二进制计数器74x163的设计。

二、实验内容用VHDL语言设计由边沿触发式D触发器构成的74x163四位二进制计数器，并进行仿真分析；（参看新、老教材中器件74x163的逻辑功能及其VHDL源代码）三、实验原理1.计数器是数字系统中用得较多的基本逻辑器件。

2.计数器的种类很多。

按时钟脉冲输入方式的不同，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器和非二进制计数器；按计数过程中数字增减趋势的不同，可分为加计数器、减计数器和可逆计数器。

四、实验方法与步骤实验方法：采用基于FPGA进行数字逻辑电路设计的方法。

采用的软件工具是QuartusII(或MaxplusⅡ)软件仿真平台，采用的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱（由于实验室条件有限，无法实现）。

实验步骤：1)编写源代码。

打开QuartusII软件平台，点击File中得New建立一个文件。

编写的文件名与实体名一致，点击File/Save as以“.vhd”为扩展名存盘文件（画逻辑图实现则新建block文件）。

2)按照实验箱上FPGA的芯片名更改编程芯片的设置。

操作是点击Assign/Device,选取芯片的类型。

建议选“Altera的EPF10K20TI144_4”。

3)编译与调试。

确定源代码文件为当前工程文件，点击Complier进行文件编译。

编译结果有错误或警告，则将要调试修改直至文件编译成功。

4)波形仿真及验证。

在编译成功后，点击Waveform开始设计波形。

点击“insert the node”,按照程序所述插入节点。

任意设置输入节点的输入波形…点击保存按钮保存。

5)时序仿真。

将波形区域分段显示，如每个10.0ns重复一次步骤四，分别设置不同的a,b的输入波形，点击保存按钮保存，从而得出相应的结果，最后形成完整的连续的时序仿真图。

数字电路课程设计题目：异步四位二进制可逆计数器学院：物理科学与工程技术学院班级：电子科学与技术081班姓名：庄磊学号：0812270109一、设计元件：74LS74 CC4030 信号输入器指示灯二、元件介绍：1、74LS74管脚介绍：管脚简介2、CC4030简介：上图为CC4011的管脚图。

CC4030为四个异或门，管脚形式与其相同。

设计中的异或门就用此元件。

3、信号发生器：用普通的脉冲。

显示：发光二极管。

三、设计原理四位异步可逆二进制计数器真值表如下：当K=1时，计数器实现的是由0~16的二进制加法。

当K=0时，计数器实现的是由16~0的二进制减肥。

原理：计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。

计数器种类很多。

按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。

根据计数制的不同，分为二进制计数器，十进制计数器和任意制计数器。

根据计数的增减趋势，又分为加法、减法和可逆计数器。

还有可预置数和可编程序功能计数器等等。

目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。

使用者只要借助于器件手册的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。

边沿D触发器的工作原理：逻辑图逻辑符号SD 和RD 接至基本RS 触发器的输入端，它们分别是预置和清零端，低电平有效。

当SD=0且RD=1时,不论输入端D为何种状态，都会使Q=1，Q=0，即触发器置1；当SD=1且RD=0时，触发器的状态为0,SD和RD通常又称为直接置1和置0端。

我们设它们均已加入了高电平，不影响电路的工作。

工作过程如下：1.CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。

同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5=D。

实验五时序逻辑电路实验报告一、实验目的1.了解时序逻辑电路的基本原理和设计方法。

2.掌握时序逻辑电路的设计方法。

3.运用Verilog语言进行时序逻辑电路的设计和仿真。

二、实验原理时序逻辑电路是指在电路中引入记忆元件（如触发器、计数器等），通过电路中的时钟信号和输入信号来控制电路的输出。

时序逻辑电路的输出不仅与当前输入有关，还与之前输入和输出的状态有关，因此对于时序逻辑电路的设计，需要考虑时钟信号的频率、输入信号的变化及当前状态之间的关系。

三、实验内容本次实验通过使用Verilog语言设计和仿真下列时序逻辑电路。

1.设计一个10进制累加器模块，实现对输入信号进行累加并输出，并在仿真中验证结果的正确性。

2.设计一个4位二进制计数器模块，实现对输入时钟信号的计数，并在仿真中验证结果的正确性。

3.设计一个4位带加载/清零控制功能的二进制计数器模块，实现对输入时钟信号的计数，并在仿真中验证结果的正确性。

四、实验步骤1.根据实验原理和要求，利用Verilog语言设计10进制累加器模块。

在设计中需要注意时钟的频率和输入信号的变化。

2.编译并运行仿真程序，验证设计的10进制累加器模块的正确性。

3.在设计时钟频率和输入信号变化的基础上，设计4位二进制计数器模块。

4.编译并运行仿真程序，验证设计的4位二进制计数器模块的正确性。

5.在设计4位二进制计数器模块的基础上，引入加载/清零控制功能，设计一个4位带加载/清零控制功能的二进制计数器模块。

6.编译并运行仿真程序，验证设计的带加载/清零控制功能的二进制计数器模块的正确性。

7.总结实验结果，撰写实验报告。

五、实验结果与分析1.经过验证实验，10进制累加器模块能够正确实现对输入信号的累加并输出正确的结果。

2.经过验证实验，4位二进制计数器模块能够正确实现对输入时钟信号的计数，并输出正确的计数结果。

3.经过验证实验，带加载/清零控制功能的二进制计数器模块能够正确实现对输入时钟信号的计数，并在加载或清零信号的控制下实现加载或清零操作。

二进制计数器实验报告《二进制计数器实验报告》摘要：本实验旨在设计和实现一个简单的二进制计数器电路，并通过实验验证其功能和性能。

实验结果表明，所设计的二进制计数器能够正确地进行二进制计数，并且在实际应用中具有良好的稳定性和可靠性。

引言：二进制计数器是数字电子电路中常见的一种逻辑电路，用于实现二进制数字的计数功能。

在许多数字系统中，二进制计数器被广泛应用于数据存储、时序控制和信号处理等方面。

因此，设计和实现一个高性能的二进制计数器对于数字系统的设计和应用具有重要意义。

实验目的：1. 设计一个简单的二进制计数器电路；2. 实现所设计的二进制计数器电路；3. 验证二进制计数器的功能和性能。

实验原理：二进制计数器是一种逻辑电路，它能够按照二进制数字的规律进行计数。

在本实验中，我们设计了一个4位二进制计数器，它由4个触发器和一组逻辑门组成。

当触发器接收到时钟信号时，它们将按照二进制的规律进行计数，并输出相应的计数结果。

通过适当的逻辑门电路，我们可以实现二进制计数器的复位、加载和输出功能。

实验步骤：1. 按照设计要求，选择适当的触发器和逻辑门，并绘制二进制计数器的电路图；2. 制作所设计的二进制计数器电路，并进行电路连接；3. 使用示波器和数字逻辑分析仪对二进制计数器进行测试，并记录测试结果；4. 对测试结果进行分析和总结。

实验结果：经过实验测试，我们发现所设计的二进制计数器能够正确地进行二进制计数，并且在时钟信号的作用下，能够稳定地输出相应的计数结果。

同时，我们还测试了二进制计数器的复位和加载功能，结果表明它们也能够正常工作。

因此，我们可以得出结论：所设计的二进制计数器具有良好的功能和性能。

结论：通过本次实验，我们成功地设计和实现了一个简单的二进制计数器电路，并验证了它的功能和性能。

这为我们进一步深入研究和应用二进制计数器奠定了基础，也为数字系统的设计和应用提供了重要的参考和借鉴。

在今后的研究和实践中，我们将继续探索二进制计数器的优化和应用，以满足不同数字系统的需求。

華南農業大學珠江學院数字逻辑课程设计报告《十六进制数加法器》系别：信息工程系专业班级：计算机科学与技术（电子商务）组员姓名：赖健威黄伟钊湛梽熙梁国峰指导老师：詹庄春时间：2011年5月23日—2011年6月21日目录一、任务要求 (3)二、基本工作过程 (4)三、加法的实现 (5)四、脉冲的实现 (6)五、各元件简介 (7)六、实验调试 (9)七结论 (11)一任务要求：使用74ls194,74ls283,74ls74,4511B为主要工作芯片，实现四位二进制之间的加法运算。

二基本工作过程接入电源，开始置数，在红色开关上输入不超过九的四位二进制数，由于该电路图中74ls194的M1都置为恒一，未按浮动开关前，74ls194的M0端处于“1”的状态，74ls194处于置数状态；当我们分别输入“0010”和“0100”，未触发脉冲时，外加显示器显示如下：按下触发开关后，74ls194的M0端从“1”到“0”状态，74ls194进入移位工作状态，74ls194将两个四位二进制数的第一位分别输入74ls183（电路板上为283）的AB端进行加法计算，74ls183将加法运算后的和位数返回到第一个74ls194的左移状态端，实现补位。

四位二进制数，所以需要提供四次脉冲进行四次同一样的工作。

图中74ls161芯片为四次脉冲提供作用。

按完触发开关，电路板进行四次运算后，第一个74ls194的输出结果为加法运算结果，接入4511B和显示灯，即可显示最终结果为六。

三加法的实现输入的数据通过两个194的左移功能实现将两个二进制数的各位相对应，而后利用283全加器进行相加运算；之外需利用74给予相加后的进位进行转换利用，使之能正确运算。

四、脉冲的实现由于两个194左移时需要四次脉冲，为了方便起见，我们加入了一个161，让其计数八次，并把其输出的第一次作为脉冲接到两个194的脉冲上，从而实现所需的四次脉冲。

五、各元件简介1、移位寄存器（74LS283）是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。

四位同步二进制计数器课程设计报告目录1、课程设计目的……………………………………………第 1 页2、课程设计题目描述与要求………………………………第 1 页3、课程设计内容……………………………………………第 1 页3.1设计的原理图……………………………………第 1 页3.2设计的网表………………………………………第 3 页3.3仿真结果…………………………………………第 5 页3.4选择的一条路径…………………………………第 6 页4、总结………………………………………………………第一、课程设计目的训练学生综合运用学过的数字集成电路的基本知识，独立设计相对复杂的数字集成电路的能力。

二、课程设计题目描述和要求四位同步二进制计数器，一个时钟的输入端，计数器在始终的上升沿计数，计数到15后归0，共四位2进制的计数器。

设输入端的电容为C inv，输出端的负载电容为5000C inv，从输入到输出任意找一通路，优化通路延时，手工计算确定通路中每个门对应的晶体管的尺寸。

三、课程设计内容3.1 设计的原理图二输入与门或非门D触发器同步四位二进制计数器3.2 设计网表四位二进制进制计数器*4_2counter.include 'c:\lib\180nm_bulk.l' tt.global vddVDD vdd 0 1.8vdc*not.subckt not a a_nM1 a_n a vdd vdd pmos w=2u l=0.2uM2 a_n a 0 0 nmos w=1u l=0.2u.ends*and2.subckt and2 a b qm1 q_n a vdd vdd pmos w=2u l=0.2um2 q_n b vdd vdd pmos w=2u l=0.2um3 q_n a n1 0 nmos w=2u l=0.2um4 n1 b 0 0 nmos w=2u l=0.2ux1 q_n q not.ends*nor.subckt nor a b qm1 n1 a vdd vdd pmos w=4u l=0.2um2 q b n1 vdd pmos w=4u l=0.2um3 q a 0 0 nmos w=1u l=0.2um4 q b 0 0 nmos w=1u l=0.2u.ends*dff.subckt dff d clk q q_nxnot1 d d_n notxnot2 clk clk_n notxand1 d clk_n n1 and2xand2 d_n clk_n n2 and2xand3 n3 clk n5 and2xand4 n4 clk n6 and2xnor1 n1 n4 n3 norxnor2 n2 n3 n4 norxnor3 n5 q_n q norxnor4 n6 q q_n nor.ends*cnt4_2（D3为最高位）xdff0 D0_n clk D0 D0_n dffxdff1 D1_n D0_n D1 D1_n dffxdff2 D2_n D1_n D2 D2_n dffxdff3 cout D2_n D3 cout dffVCLK CLK 0 pulse (0 1.8 50n 0 0 20n 40n).tran 10p 1.5u.end3.3 仿真结果四位单独（D3为最高位）将四位合在一起（计数0——15）3.4选择的一条路径计算结果如下选择0.2,0.2, 1.2n n inv L um W um C fF ===则由12341234j j j j j load nand inv nor nand inv nor in j j j j j C C C C C C C C C C C C ττττττ++++++++⎛⎫⎛⎫⎛⎫⎛⎫⎛⎫⎛⎫===== ⎪ ⎪ ⎪ ⎪ ⎪ ⎪ ⎪ ⎪ ⎪ ⎪ ⎪⎝⎭⎝⎭⎝⎭⎝⎭⎝⎭⎝⎭及3inv eqn g n R C L τ=，4nand eqn g n R C L τ=，5nor eqn g n R C L τ=得扇出延迟2226()()()()load inv nand nor in c c τττ= 6916255000eqn g n R C L =⨯⨯⨯16.2eqn g n R C L =于是可以得到：第一级门：1.2in inv C C fF ==第二级门：416.2j j nand eqn g n eqn g n in inv C C R C L R C L C C τ⎛⎫⎛⎫== ⎪ ⎪⎝⎭⎝⎭4.05 4.86j inv C C fF ∴==第三级门：11316.24.05j j inv eqn g n eqn g n j inv C C R C L R C L C C τ++⎛⎫⎛⎫== ⎪ ⎪ ⎪⎝⎭⎝⎭ 121.8726.24j inv C C fF +∴==第四级门：221516.221.87j j nor eqn g n eqn g n j inv C C R C L R C L C C τ+++⎛⎫⎛⎫== ⎪ ⎪ ⎪⎝⎭⎝⎭270.86=85.03j inv C C fF +∴=第五级门：332416.270.86j j nand eqn g n eqn g n j inv C C R C L R C L C C τ+++⎛⎫⎛⎫== ⎪ ⎪ ⎪⎝⎭⎝⎭3286.98344.37j inv C C fF +∴==第六级门：443316.2286.98j j inv eqn g n eqn g n j inv C C R C L R C L C C τ+++⎛⎫⎛⎫== ⎪ ⎪ ⎪⎝⎭⎝⎭41549.691859.63j inv C C fF +∴== 5516.21549.69load load nor eqn g n eqn g n j inv C C R C L R C L C C τ+⎛⎫⎛⎫== ⎪ ⎪ ⎪⎝⎭⎝⎭ 5021load inv C C ∴=∴计算结果可得，与假定的数值近似相等。