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设计一个数字闹钟

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数字闹钟一、设计要求数字闹钟具有如下功能：闹钟的输入是1s，从Clock_1sec输入闹钟基于12小时制，分为上午和下午。

LoadTime为高电平时，设定时间。

LoadAlm为高电平是，设定闹铃时间。

当前时间和设定的闹铃时间相同时，Alarm输出高电平。

Alarm信号保持在高电平，直到AlarmEnable变为低电平（相当于关闭闹铃或者闹铃1分钟后）当闹钟掉电后，然后又通电，应该显示“00：00：00”.Flashing信号变为高电平。

这时候显示屏为空状态（flashing），表示闹钟要设定时间。

Flashing信号维持高电平直到设定新的时间。

二、设计分析与设计思路1、实验板硬件资源看完题目，有了大概思路后，接下来第一步就是了解提供的实验板，以确定编程思路。

经过研究发现，此次实验板可以用到的开发板上的控制外设有：4个按键开关、4个拨码开关、4个数码管（此处按6位数码管设计）。

因此，可以初步这么决定，利用数码管显示时间，利用按键开关进行修改与设置的操作，利用拨码开关改变闹钟运行的模式，利用蜂鸣器发出各种提示音，利用发光LED表示闹钟运行的各种状态。

2、功能分析修改时间或设置闹钟时能实现加1操作。

时钟走到设置时间时会响，正常模式时响1分钟。

3、确定开关功能按键开关（对应板上按键从左至右分别为K1、K2、K3、K4和拨位开关K5、K6、K7、K8）K1：重置时间和闹铃时间为00:00:00K2：设置时钟K3：设置闹铃K4、k5、k6：修改或设置时间和闹钟状态下加1操作K7：设置时间或闹铃的上午或者下午K8：结束修改或设置时间和闹铃，开始计时4、设计分析在设计中考虑采用模块化的思想，将系统总的功能分解成若干个子功能。

初步考虑分为3个部分：键盘部分、处理器部分和显示部分。

键盘模块通过扫描按键开关和拨码开关得到操作信息，处理器模块通过键盘模块输入的操作信息处理数据，并加处理后的时间数据传给显示模块，由显示模块显示结果。

结构框图如下：三、各模块的设计与实现1、键盘模块：keyboard1、anjian1为7位键，包括四位按键和三位拨码；2、Clock_hsec为2Hz的时钟。

3、Reset，4、LoadTime,启动时间设置按键5、SetHours, SetSecs, Set_AM_PM为时间设置按键6、LoadAlm, 启动时间设置按键7、AlarmHoursIn,AlarmMinsln,Alarm_AM_PM_In为闹铃设置按键8、AlarmEnable 启动计时和闹铃由8个开关组成的键盘通过不断扫描得到操作信息，送入数据处理器。

源代码如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity keybord isport(Clock_hsec:in std_logic;anjian1:in bit_vector(6 downto 0);Reset:out std_logic;LoadTime:out std_logic;SetHours:out std_logic;SetSecs:out std_logic;Set_AM_PM:out std_logic;LoadAlm:out std_logic;AlarmHoursIn:out std_logic;AlarmMinsln:out std_logic;Alarm_AM_PM_In:out std_logic;AlarmEnable:out std_logic);end keybord;architecture hebav of keybord issignal key:std_logic_vector(6 downto 0); beginprocess(Clock_hsec,anjian1)beginif(Clock_hsec'event and Clock_hsec='1') then case anjian1 iswhen "0111111"=>key<="1000000";when "1011111"=>key<="0100000";when "1101111"=>key<="0010000";when "1110111"=>key<="0001000";when "1111011"=>key<="0000100";when "1111101"=>key<="0000010";when "1111110"=>key<="0000001";when others=>key<="0000000";end case;end if;end process;Reset<=key(0);LoadTime<=key(1);LoadAlm<=key(2);SetHours<=key(3);SetSecs<=key(4);Set_AM_PM<=key(5);AlarmHoursIn<=key(3);AlarmMinsln<=key(4);Alarm_AM_PM_In<=key(5);AlarmEnable<=key(6);end hebav;2、处理器模块：processor如左图：1、时钟脉冲信号：Clock_1sec2、Reset，重置时间和闹铃为00:00:003、start，为开始计时按键4、LoadTime,启动时间设置按键5、SetHours, SetSecs, Set_AM_PM为时间设置按键6、LoadAlm, 启动时间设置按键7、AlarmHoursIn , AlarmMinsln,Alarm_AM_PM_In为闹铃设置按键8、AlarmEnable 启动闹铃源代码如下：library ieee;USE IEEE.STD_LOGIC_ARITH.ALL;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity alarm isport( Clock_1sec:in std_logic;Reset:in std_logic;start:in std_logic;LoadTime:in std_logic;SetHours:in std_logic;SetMins:in std_logic;Set_AM_PM:in std_logic;LoadAlm:in std_logic;AlarmHoursIn:in std_logic;AlarmMinsIn:in std_logic;AlarmAM_PM_In:in std_logic;AlarmEnable:in std_logic;Hours:out std_logic_vector(3 downto 0); Mins:out std_logic_vector(5 downto 0); Secs:out std_logic_vector(5 downto 0); AM_PM:out std_logic;Alarm:out std_logic;Flashing:out std_logic);end alarm;architecture behav of alarm issignal Hourssjh:integer range 0 to 11:=0; signal Minssjh:integer range 0 to 59:=0;signal Secssjh:integer range 0 to 59:=0;signal asjh:std_logic:='0';signal Hourssj:integer range 0 to 11:=0;signal Minssj:integer range 0 to 59:=0;signal Secssj:integer range 0 to 59:=0;signal asj:std_logic:='0';signal Hourss:integer range 0 to 11:=0;signal Minss:integer range 0 to 59:=0;signal Secss:integer range 0 to 59:=0;signal as:std_logic:='0';signal Flash:std_logic:='1';signal AL: std_logic:='0';beginHours<= conv_std_logic_vector(Hourss,4);Mins<= conv_std_logic_vector(Minss,6);Secs<= conv_std_logic_vector(Secss,6);AM_PM<=as;Alarm<=AL;Flashing<=Flash;jishi:process(Clock_1sec)beginif (rising_edge(Clock_1sec))thenif (Reset='1')then --ResetSecssjh<=0;Minssjh<=0;Hourssjh<=0;asjh<='0';Flash<='1';elsif (start='1')then --startFlash<='0';elsif(Flash='0')AND(LoadTime='0')then --timeif(Secssjh<59)thenSecssjh<=Secssjh+1;elseSecssjh<=0;if(Minssjh<59)thenMinssjh<=Minssjh+1;elseMinssjh<=0;if(Hourssjh<11)thenHourssjh<=Hourssjh+1;elseHourssjh<=0;asjh<=not asjh;end if;end if;end if;elsif((LoadTime='1')and(LoadAlm='0'))then --set time if SetHours='1' thenif(Hourssjh<11)thenHourssjh<=Hourssjh+1;elseHourssjh<=0;end if;elsif SetMins='1' thenif(Minssjh<59)thenMinssjh<=Minssjh+1;elseMinssjh<=0;end if;elsif Set_AM_PM='1' thenasjh<=not asjh;end if;end if;end if;end process;process(Clock_1sec)beginif (rising_edge(Clock_1sec))thenif (Reset='1')then --alarm resetSecssj<=0;Minssj<=0;Hourssj<=0;asj<='0';elsif(LoadAlm='1')then --set alarmif AlarmHoursIn='1' thenif(Hourssj<11)thenHourssj<=Hourssjh+1;elseHourssj<=0;end if;elsif AlarmMinsIn='1' thenif(Minssj<59)thenMinssj<=Minssj+1;elseMinssj<=0;end if;elsif AlarmAM_PM_In='1' thenasj<=not asj;end if;end if;end if;end process;process(Clock_1sec) --show time and alarmbeginif (rising_edge(Clock_1sec))thenif(LoadAlm='0')thenHourss<=Hourssjh;Minss<=Minssjh;Secss<=Secssjh;as<=asjh;elseHourss<=Hourssj;Minss<=Minssj;Secss<=Secssj;as<=asj;end if;end if;end process;process(Clock_1sec) --start alarmbeginif (rising_edge(Clock_1sec))thenif(AlarmEnable='1' )thenif(Hourssjh=Hourssj)AND(Minssjh=Minssj)AND(asjh=asj)then AL<='1';elseAL<='0';end if;elseAL<='0';end if;end if;end process;end behav;3、显示模块：display源代码如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity display isport(clk:in std_logic;Mins, Secs:in integer range 0 to 59;Hours:in integer range 0 to 12;seg:out std_logic_vector(7 downto 0);lsd:out std_logic_vector(5 downto 0));end display;architecture hebav of display issignal cnt:integer range 0 to 5;signal dis1:integer range 0 to 9;signal dis2:integer range 0 to 9;signal dis3:integer range 0 to 9;signal dis4:integer range 0 to 9;signal dis5:integer range 0 to 9;signal dis6:integer range 0 to 9;signal dis:integer range 0 to 9;signal m:std_logic_vector(15 downto 0);signal clk2:bit;begindividefreq:process(clk)beginif(clk'event and clk='1') thenm<=m+'1';if(m="1111111111111111") thenm<="0000000000000000";clk2<=not clk2;end if;end if;end process dividefreq;disp:process(clk,dis1,dis2,dis3,dis4,dis5,dis6,Hours,Mins,Secs,cnt) beginif(clk'event and clk='1') thendis2<=Hours mod 10;dis1<=(Hours-dis2)/10;dis4<=Mins mod 10;dis3<=(Mins-dis4)/10;dis6<=Secs mod 10;dis5<=(Secs-dis6)/10;end if;if(cnt=0) thendis<=dis1;lsd<="011111";cnt<=cnt+1;elsif(cnt=1) thendis<=dis2;lsd<="101111";cnt<=cnt+1;elsif(cnt=2) thendis<=dis3;lsd<="110111";cnt<=cnt+1;elsif(cnt=3) thendis<=dis4;lsd<="111011";cnt<=0;elsif(cnt=4) thendis<=dis4;lsd<="111101";cnt<=0;elsif(cnt=5) thendis<=dis4;lsd<="111110";cnt<=0;end if;case dis iswhen 0=>seg<="00001100";when 1=>seg<="01101111";when 2=>seg<="10101000";when 3=>seg<="00101001";when 4=>seg<="01001011";when 5=>seg<="00011001";when 6=>seg<="00011000";when 7=>seg<="01101101";when 8=>seg<="00001000";when 9=>seg<="00001001";when others=>seg<="11111111";end case;end process;end hebav;4、分频模块 clkdiv源代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY clkdiv ISPORT(clk :IN STD_LOGIC;Clock_1sec:OUT STD_LOGIC;Clock_hsec:OUT STD_LOGIC);END clkdiv;ARCHITECTURE rtl OF clkdiv ISSIGNAL count1,count2:STD_LOGIC_VECTOR(1 DOWNTO 0); SIGNAL clk_temp1,clk_temp2:STD_LOGIC;BEGINPROCESS(clk)BEGINIF clk'event AND clk='1' THENIF(count1=25000000) THENcount1 <= (OTHERS =>'0');clk_temp1 <= NOT clk_temp1;ELSEcount1 <= count1+1;END IF ;IF(count2=12500000) THENcount2 <= (OTHERS =>'0');clk_temp2 <= NOT clk_temp2;ELSEcount2 <= count2+1;END IF ;END IF ;END PROCESS;Clock_1sec <= clk_temp1;Clock_hsec <= clk_temp2;END rtl;五、仿真分析一、仿真结果由于仿真时间过长或时钟频率过大会导致quartusII无法仿真，所以以下仿真均是在修改源程序时钟频率的前提下进行的。

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基于vhdl数字闹钟设计说明书

基于vhdl数字闹钟设计说明书

毕业设计（论文）论文题目：基于VHDL的数字闹钟设计所属系部：指导老师：职称：学生姓名：班级、学号:专业：毕业设计（论文）任务书题目：基于VHDL的数字闹钟设计任务与要求：设计一个带闹钟功能的24小时计时器。

完成功能：1.计时功能：每隔1分钟计时1次，并在显示屏上显示当前时间。

2.闹钟功能：如果当前时间与设置的闹钟时间相同，扬声器发出蜂鸣声。

时间：年月日至年月日共周所属系部：学生姓名：学号：专业：指导单位或教研室：指导教师：职称：毕业设计(论文)进度计划表本表作评定学生平时成绩的依据之一。

基于VHDL的数字闹钟设计【摘要】随着EDA技术的发展和应用领域的扩大与深入，EDA技术在电子信息、通信、自动控制及计算机应用领域的重要性日益突出。

EDA技术就是依赖功能强大的计算机，在EDA工具软件平台上，对以硬件描述语言VHDL为系统逻辑描述手段完成的设计文件，自动地完成逻辑优化和仿真测试，直至实现既定的电子线路系统功能。

本文介绍了基于VHDL硬件描述语言设计的多功能数字闹钟的思路和技巧。

在Quartus 11开发环境中编译和仿真了所设计的程序，并逐一调试验证程序的运行状况。

仿真和验证的结果表明，该设计方法切实可行，该数字闹钟可以实现调时定时闹钟功能具有一定的实际应用性。

关键词：数字闹钟 FPGA VHDL Quartus IIAbstract: With the EDA technology development and expansion of application fields and in-depth, EDA technology in the electronic information, communication, automatic control and computer applications of growing importance. EDA technology is dependent on a powerful computer, the software platform in the EDA tools for the hardware description language VHDL description for the system logic means completed design documents, automatically complete the test logic optimization and simulation, electronic circuit set up to achieve the system functionality. This article describes the VHDL hardware description language based on multi-function digital alarm clock design ideas and techniques. In the Quartus 11 compiler and development environment designed to simulate the process, and one by one to debug verification process operating conditions. Simulation and verification results show that the design method is feasible, digital alarm clock can adjust the time when the alarm clock to play music with some practical application.Key words: Alarm Clock FPGA VHDL Quartus II目录1 选题背景 (6)1.1选题研究内容 (6)1.2课题研究功能课题研究功能 (6)1.3课题相关技术应用 (6)2 FPGA 简介 (8)2.1FPGA概述 (8)2.2FPGA编程原理 (8)2.3FPGA设计流程 (9)3 总体设计思想 (10)3.1基本原理 (10)3.2设计框图 (10)4 设计步骤和调试过程 (11)4.1总体设计电路 (11)4.2模块设计和相应模块程序 (12)4.3仿真及仿真结果分析 (14)4.4实验调试结果 (15)结束语 (16)文献 (17)1 选题背景1.1 选题研究内容设计一个 24 小时的闹钟，该闹钟由显示屏、数字键、TIME 键、ALARM 键、扬声器组成。

12小时制任意点定时数字闹钟设计方案

12小时制任意点定时数字闹钟设计方案

图2
2.2可调时钟模块
秒、分、时分别为60、60和12进制计数器。用两片74LS290做一个十二进制, 输入计数脉冲CP加在CLKA’端，把QA与与CPLB’从外部连接起来，电路将对CP按照8421BCD码进行异步加法计数。通过反馈端，控制清零端清零，其中个位接成二进制形式，十位接成四进制形式。其电路图如下：
图1
第二章、设计容及设计方案
2.1 原理框图
数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。数字电子钟的总体图如图2所示。由图1可见，数字电子钟由以下几部分组成：石英晶体振荡器和分频器组成的秒脉冲发生器；校对电路；六十进制秒、分计数器、十二进制时计数器；以及秒、分、时的译码显示部分等。
图3
同理利用两片74LS290组成的六十进制计数器。
将两个六十进制的加法计数器和一个十二进制的加法计数器进行级联：将秒的十位进位脉冲接到分的个位输入脉冲，将分的十位进位脉冲接到时的个位输入脉冲，这样就可以组成最基本的电路。
2.3校时电路
例如说时的校准，开关1上端接1HZ脉冲，下端接分的进位。当开关打到上端时电路进入校准功能，当开关打到下端时电路进入正常计时功能。
2.4整点报时
分别用2个或非门接到分和秒的各输出个节点处，再用一个与非门与报时灯，当输出同时为零时，即整点时，报时灯就亮了，起到报时功能。本实验使用LED部分工作在EWB仿真软件上进行。对于电路的调试应该分为几个部分，分别对电路各个部分的功能都进行调试，之后，每连接一部分都要调试一次。
12小时制任意点定时数字闹钟设计方案
数字电子闹钟课程设计

数字电子闹钟课程设计

数字电子闹钟课程设计
好的，数字电子闹钟课程设计如下：
1. 概述
本课程设计旨在通过设计数字电子闹钟的过程，学生将了解数字电子闹钟的工作原理、功能特点以及设计流程和方法。

2. 前置知识
本课程设计需要学生对模拟电路、数字电路、单片机原理有一定的了解和掌握。

3. 设计目标
通过本课程设计，学生应该能够：
1) 理解数字电子闹钟的工作原理和功能特点；
2) 掌握数字电子闹钟的设计流程，包括电路设计、程序设计和PCB设计；
3) 独立完成数字电子闹钟的设计和调试，
4) 培养学生的创新意识和实践能力。

4. 教学内容
（1）数字电子闹钟的工作原理和功能特点；
（2）闹钟电路设计：包括时钟电路、显示电路、报警电路；
（3）单片机程序设计：包括时钟设置程序、闹钟设置程序、报警程序和显示程序；（4） PCB设计和制作；
（5）调试和测试。

5. 教学方法
本课程设计采用“理论引导、实例演示、实践操作”相结合的教学方法。

6. 实验器材和工具材料：数字电子闹钟电路板、电路模型器件、单片机、直流电源、万用表、烙铁、PCB软件、调试工具等。

7. 考核方式
学生应独立完成数字电子闹钟的设计和调试，并提交相关设计和调试文档，包括电路图、程序、PCB布局图、效果演示和测试报告等。

按照设计文档的完成情况和效果进行考核和评分。

以上为数字电子闹钟课程设计，希望可以帮到你。

EDA设计 数字钟

EDA设计 数字钟

摘要利用MAX+PLUSⅡ软件，设计一个能进行时、分、秒计时的24制多功能数字钟，使其具有定时与闹钟功能，且能在设定的时间发出闹铃音，能非常方便地对时、分、秒进行手动调节以校准时间，每逢整点，产生报时音效，并在实验板上成功下载，验证后满足要求。

关键词：EDA ； MAX+PLUS2 ；数字钟；0 引言随着科学技术的发展，现代电子设计技术已进入一个全新的阶段，传统的电子设计方法、工具和器件在更大的程度上被EDA所取代。

在EDA技术中，最为瞩目的是以现代电子技术为特征的逻辑设计仿真测试技术，该技术的出现，使电子系统设计发生了质的变化,设计速度快、体积小、重量轻、功耗小的集成电路已成为趋势。

本文利用EDA 技术,选用ALTERA公司的CPLD器件EPF10K10LC84-4和软件MAX+PLUS2，设计了一个多功能数字钟，提高了系统的整体性能和可靠性，并通过编译、仿真、下载，经验证后已满足要求。

1 多功能数字钟设计任务1.1 数字钟设计要求（1）、设计一个能显示1/10秒、秒、分、时的12小时数字钟。

（2）、熟练掌握各种计数器的使用。

（3）、能用计数器构成十进制、六十进制、十二进制等所需进制的计数器。

（4）、能用低位的进位输出构成高位的计数脉冲。

1.2 设计思路此设计可分为主控电路、计数器模块和扫描显示三大模块。

1.2.1 主控电路模块主控电路状态用表格显示，如下表所列：模式选择秒、时、分、计数器脉冲输出状态备注Reset Reset1 A B Turn LD-h LD-m LD-alert0 X X X X X 0 0 0 系统复位1 X 0 0 X CLK 0 0 0 系统计时1 X 0 1 0 Change=分计数器加1 0 1 0手动1 X 0 1 1 Change=时计数器加1 1 0 0校时1 1 1 0 0 Change=分计数器加1 0 1 1 设置闹钟1 1 1 0 1 Change=时计数器加11 0 11 0 X X X X 0 0 0 关闭闹钟1.2.2 计数器模块计数器模块中，分钟和秒用带进位位的60进制功能模块，小时用不带进位位的24进制功能模块（如果考虑到日期的问题，在24进制模块加进位输出即可实现）。