FPGA试卷+答案+超详细解答
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FPGA试卷+答案+超详细解答
- --- . -word 资料-20ＸＸ—20ＸＸ学年度第(Ｘ)学期期末考试试卷科目：<<FPGA 设计>>〔Ｘ〕卷考试形式：闭卷考试时间:100分钟 院(系)别、班级：XX ：学号：含答题纸、试题纸、草稿纸的装订试卷不能分拆〕一、单项选择题：〔20分〕1． 在VHDL 语言中，以下对进程〔PROCESS 〕语句的语句构造及语法规那么的描述中，不正确的选项是___C ___。
A. PROCESS 为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。
B. 敏感信号参数表中，不一定要列出进程中使用的所有输入信号；C. 进程由说明局部、构造体局部、和敏感信号三局部组成； (进程由声明语句、顺序语句、敏感信号列表组成)D. 当前进程中声明的变量不可用于其他进程。
2． 在一个VHDL 设计中idata 是一个信号，数据类型为integer ，数据范围0 to 127，下面哪个赋值语句是正确的___C ___。
〔信号赋值符号 <= 〕 A. idata := 32;B. idata <= 16*A0*;(十进制数为:10*16= 160，idata 范围为0~127)C. idata <= 16*7*E1;〔十进制数为:7*16^1= 112〕D. idata := B*1010*;3． 大规模可编程器件主要有FPGA 、CPLD 两类，以下对FPGA 构造与工作原理的描述中，正确的选项是___C ___。
A. FPGA 是基于乘积项构造的可编程逻辑器件； 〔FPGA 芯片基于查找表的可编程逻辑构造〕B. FPGA 是全称为复杂可编程逻辑器件；电子与信息学院 10应用电子技术教育2班第2页〔不含草稿纸局部共 10页(FPGA 现场可编程逻辑门阵列，CPLD 才是 复杂可编程逻辑器件) C. 基于SRAM 的FPGA 器件，在每次上电后必须进展一次配置； D. 在Altera 公司生产的器件中，MAX7000系列属FPGA 构造。
FPGA习题集及参考答案
习题集及参考答案一、填空题1.一般把EDA技术的发展分为（）个阶段。
2.FPGA/CPLD有如下设计步骤：①原理图/HDL文本输入、②适配、③功能仿真、④综合、⑤编程下载、⑥硬件测试，正确的设计顺序是①（）⑤⑥。
3.在EDA工具中，能完成在目标系统器件上布局布线的软件称为（）。
4.设计输入完成之后，应立即对文件进行（）。
5.基于硬件描述语言的数字系统设计目前最常用的设计方法称为（）设计法。
6.将硬件描述语言转化为硬件电路的过程称为（）。
7.IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为（）IP。
8.SOC系统又称为（）系统。
SOPC系统又称为（）系统。
9.将硬核和固核作为（）IP核，而软核作为（）IP核。
10.IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为（）。
11.HDL综合器就是逻辑综合的过程，把可综合的VHDL/Verilog HDL转化成硬件电路时，包含了三个过程，分别是（）、（）、（）。
12.EDA软件工具大致可以由五个模块构成，分别是设计输入编辑器、（）、（）、（）和（）。
13.按仿真电路描述级别的不同，HDL仿真器分为（）仿真、（）仿真、（）仿真和门级仿真。
14.系统仿真分为（）、（）和（）。
15.（）仿真是对设计输入的规范检测，这种仿真通过只能表示编译通过，说明设计满足一定的语法规范，但不能保证设计功能满足期望。
16.（）仿真是对综合后的网表进行的仿真，它验证设计模块的基本逻辑功能，但不带有布局布线后产生的时序信息，是理想情况下的验证。
17.（）仿真是布局布线后进行的后仿真，仿真时考虑了布线延时，和芯片实际的工作情况更加接近。
18.目前Xilinx公司生产的FPGA主要采用了（）配置存储器结构。
19.描述测试信号的变化和测试工程的模块叫做（）。
20.现代电子系统设计领域中的EDA采用（）的设计方法。
21.有限状态机可分为（）状态机和（）状态机两类。
FPGA笔试题目
FPGA笔试题目一．填空题1.目前世界上有十几家生产cpld/fpga的公司，最大的两家是：()和()。
答案：xilinx、altera目的：知识面考点：fpga熟识2.fpga的基本结构由3种可编程单元和一个用于存放编程数据的静态存储器组成。
这3种可编程的单元分别就是（）、（）和（）。
答案：iob――输出输出模块目的：知识面clb――可编程逻辑模块ir―互联资源或可编程内部连线目的：fpga基本结构的了解考点：fpga基本知识3.verilog语言信号赋值包含非堵塞赋值和堵塞赋值，通常非堵塞赋值用在()叙述中，堵塞赋值用在()描述中；答案：时序电路、组合逻辑目的：verilog语言的了解考点：硬件语言知识二．选择题1.电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度(即速度优化)，下列方法(a)不属于面积优化。
a流水线设计b资源共享c逻辑优化d串行化2.下列方法中不能消除竞争冒险现象的是：(d)a.互连滤波电容b.修正逻辑设计c.导入选通脉冲d.采用女团逻辑3.大规模可编程器件主要有cpld和fpga两类，下面对fpga结构与工作原理描述中，正确的是(c)afpga全称作繁杂可编程逻辑器件bfpga是基于乘积项结构的可编程逻辑器件。
c.基于sram的fpga器件，每次上电后必须展开一次布局。
d在altera公司生产的器件中，max7000系列属fpga结构三．简答1.列举你熟识的前仿真检验工具，并以一种为基准直观叙述仿真步骤？答案：modelsim、vcs、nc等；步骤：目的：仿真工具的熟悉考点：工具知识掌握2.列举仿真过程中常用的verilog系统任务并叙述出高任务在仿真过程中的促进作用？答案：1).表明任务：$display$write主要促进作用就是在仿真过程中将仿真数据打印输出至屏幕；2).监控任务$monitor主要用作监控仿真过程中选定的参数，并将参数值输入列印至屏幕；3)探测任务$strobe主要用于在指定的时间之后显示仿真数据；4)文件输入和输出任务$fopen$fdisplay$fclose用于打开硬盘上的某个文件。
FPGA习题集及参考答案
习题集及参考答案一、填空题 1. 一般把EDA技术的发展分为（）个阶段。
2. FPGA/CPLD有如下设计步骤：①原理图/HDL文本输入、②适配、③功能仿真、④综合、⑤编程下载、⑥硬件测试，正确的设计顺序是①（）⑤⑥。
3. 在EDA工具中，能完成在目标系统器件上布局布线的软件称为（）。
4. 设计输入完成之后，应立即对文件进行（）。
5. 基于硬件描述语言的数字系统设计目前最常用的设计方法称为（）设计法。
6. 将硬件描述语言转化为硬件电路的过程称为（）。
7. IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为（）IP。
8. SOC系统又称为（）系统。
SOPC系统又称为（）系统。
9. 将硬核和固核作为（）IP核，而软核作为（）IP核。
10. IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为（）。
11. HDL综合器就是逻辑综合的过程，把可综合的VHDL/Verilog HDL转化成硬件电路时，包含了三个过程，分别是（）、（）、（）。
12. EDA软件工具大致可以由五个模块构成，分别是设计输入编辑器、（）、（）、（）和（）。
13. 按仿真电路描述级别的不同，HDL仿真器分为（）仿真、（）仿真、（）仿真和门级仿真。
14. 系统仿真分为（）、（）和（）。
15. （）仿真是对设计输入的规范检测，这种仿真通过只能表示编译通过，说明设计满足一定的语法规范，但不能保证设计功能满足期望。
16.（）仿真是对综合后的网表进行的仿真，它验证设计模块的基本逻辑功能，但不带有布局布线后产生的时序信息，是理想情况下的验证。
17. （）仿真是布局布线后进行的后仿真，仿真时考虑了布线延时，和芯片实际的工作情况更加接近。
18. 目前Xilinx公司生产的FPGA主要采用了（）配置存储器结构。
19. 描述测试信号的变化和测试工程的模块叫做（）。
20. 现代电子系统设计领域中的EDA采用（）的设计方法。
FPGA网络作业及答案解析
试题1:1 计算机辅助设计的英文首字母缩写是 CAD 。
2 计算机辅助工程的英文首字母缩写是 CAE 。
3 电子设计自动化的英文首字母缩写是 EDA 。
4 ASIC是专门为某一应用领域或某一专门用户需要而设计制5 ASIC分为数字ASIC和模拟ASIC两大类。
6 数字ASIC包括全定制ASIC和半定制ASIC。
7 半定制 ASIC8 FPGA器件的全称是现场可编程门阵列。
9 FPGA器件是一种新型的高密度可编程逻辑器件PLD。
编程内部连线三部分。
11 按逻辑功能块的大小，FPGA和粗粒度FPGA。
12 从逻辑功能块的结构上，FPGA可分为查找表结构、多路开关结构和多级与非门三种结构。
14 根据编程方式，FPGA15 绝大多数的FPGA器件都采用了基于构。
16 CLB 是FPGA的主要组成部分，是实现逻辑功能的基本单元。
17 IOB 提供了器件引脚和内部逻辑阵列之间的连接，通常排列在芯片的四周。
18 可编程互连资源（IR）包括各种长度的金属连线线段和一些可编程连接开关，它们将各个CLB之间和CLB与IOB之间互相连接起来，构成各种复杂功能的系统。
特征：采用通用的逻辑元器件、在系统硬件设计的后期进行仿真和调试、主要设计文件是电原理图。
要特点：电路设计更趋合理、采用系统（早期）仿真、降低了硬件电路设计难度、主要设计文件是用 HDL 语言编写的源程序。
22 利用HDL语言对系统硬件电路的自上而下设计一般分为三23 行为描述是对整个系统的数学模型的描述。
24 逻辑综合是利用逻辑综合工具，可将 RTL方式描述的程序转换成用基本逻辑元件表示的文件，即门级网络表。
25高密度复杂可编程逻辑器件的设计流程分七个步骤：它包括设计准备、设计输入、功能仿真、设计处理、时序仿真和器件编程、测试。
后仿真或延时仿真。
27设计处理是器件设计中的核心环节。
在设计处理过程中，编译软件将对设计输入文件进行逻辑化简综合优化和适配，最后产生编程用的编程文件。
FPGA经典笔试题+答案
1、FPGA结构一般分为三部分：可编程逻辑块（CLB）、可编程I/O模块和可编程内部连线。
2 CPLD的内部连线为连续式布线互连结构，任意一对输入、输出端之间的延时是固定；FPGA的内部连线为分段式布线互连结构，各功能单元间的延时不定(不可预测)。
3 大规模可编程器件主要有CPLD和FPGA两类，其中CPLD通过可编程乘积项逻辑实现其逻辑功能。
基于SRAM的FPGA器件，每次上电后必须进行一次配置。
FPGA内部阵列的配置一般采用在电路可重构技术，编程数据保存在静态存储器(SRAM) ，掉电易失。
4 目前世界上有十几家生产CPLD/FPGA的公司，最大的两家是：Altera，Xilinx。
5 硬件描述语言(HDL)是EDA技术的重要组成部分，是电子系统硬件行为描述、结构描述、数据流描述的语言，它的种类很多，如VHDL、Verilog HDL、 AHDL6 WHEN_ELSE条件信号赋值语句和IF_ELSE顺序语句的异同WHEN_ELSE条件信号赋值语句中无标点，只有最后有分号；必须成对出现；是并行语句，必须放在结构体中。
IF_ELSE顺序语句中有分号；是顺序语句，必须放在进程中7 可编程逻辑器件设计输入有原理图输入、硬件描述语言输入和波形输入三种方式。
原理图输入方式是一种最直接的设计描述方式，硬件描述语言的突出优点是：* 语言与工艺的无关性；语言的公开可利用性，便于实现大规模系统的设计；* 具有很强的逻辑描述和仿真功能，而且输入效率高，在不同的设计输入库之间的转换非常方便，用不着对底层的电路和PLD结构的熟悉。
波形设计输入适用于时序逻辑和有重复性的逻辑函数。
8 用VHDL/Veilog HDL语言开发可编程逻辑电路的完整流程：文本编辑→功能仿真→逻辑综合→布局布线→时序仿真。
* 所谓综合，就是根据设计功能和实现该设计的约束条件(如面积、速度、功耗和成本等)，将设计输入转换成满足要求的电路设计方案，该方案必须同时满足与其的功能和约束条件。
fpga面试题目及答案(3篇)
第1篇1. FPGA是什么？FPGA（现场可编程门阵列）是一种可编程逻辑器件，它可以根据用户的需求进行编程，实现各种数字电路功能。
FPGA具有高灵活性、高集成度、低功耗等优点，广泛应用于通信、工业控制、消费电子等领域。
答案：FPGA是一种可编程逻辑器件，可以根据用户需求进行编程，实现各种数字电路功能。
2. VHDL和Verilog的区别是什么？VHDL和Verilog都是硬件描述语言，用于描述数字电路和系统。
两者在语法和功能上存在一些差异：- VHDL是一种强类型语言，具有丰富的数据类型和操作符，易于编写复杂的数字电路描述。
- Verilog是一种弱类型语言，数据类型较为简单，但具有简洁的语法，便于快速编写代码。
答案：VHDL和Verilog的区别在于数据类型和语法，VHDL是强类型语言，Verilog 是弱类型语言。
3. 什么是FPGA的时钟域交叉问题？FPGA的时钟域交叉问题是指当多个时钟域的信号进行交互时，可能会出现信号竞争、数据丢失等现象，导致系统性能下降或功能失效。
答案：FPGA的时钟域交叉问题是指当多个时钟域的信号进行交互时，可能会出现信号竞争、数据丢失等现象。
4. 如何处理FPGA的时序问题？处理FPGA的时序问题主要包括以下几个方面：- 设计合理的时钟树，确保时钟信号在各个模块之间稳定传播。
- 合理设置时钟分频、倍频等参数，避免时钟抖动。
- 优化模块设计，减少信号路径长度，降低信号传播延迟。
- 进行时序仿真，确保满足设计要求。
答案：处理FPGA的时序问题主要包括设计合理的时钟树、设置时钟参数、优化模块设计和进行时序仿真。
5. FPGA的配置过程是怎样的？FPGA的配置过程主要包括以下几个步骤：- 编写配置文件：使用VHDL或Verilog等硬件描述语言编写配置文件，描述FPGA 内部电路的结构和功能。
- 编译配置文件：使用FPGA厂商提供的编译工具对配置文件进行编译，生成门级网表。
FPGA习题答案.
FPGA/CPLD 应用技术（Verilog 语言版）第一章认识数字系统设计开发环境：一、填空题1.（1）11001，19（2）45，2D（3）111111，632. 建立工程；输入设计；编译工程；设计仿真；器件编程3. Altera4.可编程只读存储器PROM（Programmable Read Only Memory ）可编程逻辑阵列PLA（Programmable Logic Array ）可编程阵列逻辑PAL（Programmable Array Logic ）通用阵列逻辑器件GAL（Generic Array Logic ）可擦除可编程逻辑器件EPLD（Erasable Programmable Logic Device ）复杂可编程逻辑器件CPLD（Complex Programmable Logic Device ）现场可编程门阵列FPGA （Field Programmable Gate Array ）5. 低密度可编程逻辑器件（LDPLD）、高密度可编程逻辑器件（HDPLD）6. “与或阵列” 、“门阵列”、“与或阵列”7. 输入电路、与阵列、或阵列、输出电路8. 可编程功能单元、可编程I/O 引脚、可编程布线资源和片内存储块RAM9. 电子设计自动化、Electronic Design Automatic10. 硬件描述语言、Hardware Description Language11.Programmable Read Only MemoryProgrammable Logic Array 可编程逻辑阵列Programmable Array Logic 可编程阵列逻辑Generic Array Logic 通用阵列逻辑器件Erasable Programmable Logic Device 可擦除可编程逻辑器件ComplexProgrammable Logic Device 复杂可编程逻辑器件Field Programmable Gate Array 现场可编程门阵列Very-High-Speed Hardware Description Language 超高速硬件描述语言In System Programming 在系统可编程Look-Up Table 查找表Programmable Logic Device 可编程逻辑器件Logic Array Blocks 逻辑阵列块Computer Aided Design 计算机辅助设计技术CAD12. 写出下列英文单词的中文意思。
FPGA题及答案
1、本课程的讲授目标：了解一种新技术EDA；掌握一种设计工具（器件：Altera FPGA软件：Quartus II）；掌握一种语言Verilog HDL。
2、使用Quartus II进行逻辑设计，常用的设计思想的输入方式有：原理图、HDL 等。
3、高级语言C程序经过软件程序编译器形成cpu指令/数据代码流；Verilog HDL程序经过综合器形成电路网表文件4、CPLD是在PAL，GAL等类型器件的基础上发展起来的与或阵列型PLD器件，大多数FPGA采用了查找表结构，其物理结构是静态存储器SRAM.。
5、JTAG边界扫描技术用于对高密度、引脚密集的器件和系统进行测试，如：CPU，DSP，ARM，PLD 等。
同时，JTAG接口也被赋予了更多的功能：编程下载、在线逻辑分析。
6、使用Verilog HDL进行逻辑设计，变量的值有4种状态：0、1、x、z；7、定义逻辑功能的几种基本方法：用assign持续赋值语句定义、用always过程块定义、调用元件（元件例化）。
8、整数按如下方式书写：+/-<size> '<base><value> 即+/-<位宽>'<进制><数字>size 为对应二进制数的宽度；base为进制；value是基于进制的数字序列。
进制有如下4种表示形式：二进制（b或B）、十进制（d或D或缺省）、十六进制（h或H）、八进制（o或O）9、定义reg型标量型变量：reg qout;//变量名qout10、定义wire型向量：wire[7:0] databus；//databus的宽度是8位11、在状态机设计中使用一位热码定义5种状态，并定义状态变量：parameter s0=5’b00001，s1=5’b 00010，s2=5’b 00100，s3=5’b 01000，s4=5’b 10000；reg [4:0] state,next_state;12、在状态机设计中使用顺序码定义5种状态，并定义状态变量：parameter s0=3’b 000，s1=3’b 001，s2=3’b 010，s3=3’b 011，s4=3’b 100；reg [2:0] state,next_state;1、成为IEEE 标准的HDL 有（ CD ）A 、ABEL-HDLB 、AHDLC 、VHDLD 、Verilog HDL2、Quartus II 是 （ A ）公司的（ D ）开发工具。
FPGA 考题
A.if clk’event and clk = ‘1’ then
B.if falling_edge(clk) then
C.if clk’event and clk = ‘0’ then
D.if clk’stable and not clk = ‘1’ then
21. 下列语句中，不属于并行语句的是：B。
A. 信号B. 常量C. 数据D. 变量
38.在VHDL中，为定义的信号赋初值，应该使用__D___ 符号。
A. =：B. =C. :=D. <=
二编程题
1.设计24进制计数器
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.std_logic_unsigned.ALL;
USEieee.std_logic_unsigned.ALL;
ENTITYdivIS
PORT(clk:in std_logic;
div2,div4,div8,div16:out std_logic;
q:out std_logic_vector(3 downto 0));
END;--div2,div4,div8,div16,对应2分频，4分频，8分频，16分频
C.设计文件的文件名与实体名不一致。
D. 程序中缺少关键词。
34. 以下对于进程PROCESS的说法，正确的是：C
A.进程之间可以通过变量进行通信
B.进程内部由一组并行语句来描述进程功能
C.进程语句本身是并行语句
D.一个进程可以同时描述多个时钟信号的同步时序逻辑
35. 进程中的信号赋值语句，其信号更新是C。
A. 4.2B. 3 C. ‘1’D. “11011”
B.if falling_edge(clk) then
C.if clk’event and clk = ‘0’ then
D.if clk’stable and not clk = ‘1’ then
21. 下列语句中，不属于并行语句的是：B。
A. 信号B. 常量C. 数据D. 变量
38.在VHDL中，为定义的信号赋初值，应该使用__D___ 符号。
A. =：B. =C. :=D. <=
二编程题
1.设计24进制计数器
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.std_logic_unsigned.ALL;
USEieee.std_logic_unsigned.ALL;
ENTITYdivIS
PORT(clk:in std_logic;
div2,div4,div8,div16:out std_logic;
q:out std_logic_vector(3 downto 0));
END;--div2,div4,div8,div16,对应2分频，4分频，8分频，16分频
C.设计文件的文件名与实体名不一致。
D. 程序中缺少关键词。
34. 以下对于进程PROCESS的说法，正确的是：C
A.进程之间可以通过变量进行通信
B.进程内部由一组并行语句来描述进程功能
C.进程语句本身是并行语句
D.一个进程可以同时描述多个时钟信号的同步时序逻辑
35. 进程中的信号赋值语句，其信号更新是C。
A. 4.2B. 3 C. ‘1’D. “11011”
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电子与信息学院10应用电子技术教育2班科目：<<FPGA设计>>（Ｘ）卷考试形式：闭卷考试时间:100 分钟院(系)别、班级：姓名：学号：20ＸＸ.Ｘ.考试试卷含答题纸、试题纸、草稿纸的装订试卷不能分拆)试题区：（试题区必须与答题区同时交回，含答题纸、试题纸、草稿纸的装订试卷不能分拆）一、单项选择题：（20分）1．在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是___C___。
A.PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。
B.敏感信号参数表中，不一定要列出进程中使用的所有输入信号；C.进程由说明部分、结构体部分、和敏感信号三部分组成；(进程由声明语句、顺序语句、敏感信号列表组成)D.当前进程中声明的变量不可用于其他进程。
电子与信息学院10应用电子技术教育2班2．在一个VHDL设计中idata是一个信号，数据类型为integer，数据范围0 to 127，下面哪个赋值语句是正确的___C___。
（信号赋值符号<= ）A.idata := 32;B.idata <= 16#A0#; (十进制数为:10*16= 160，idata范围为0~127)C.idata <= 16#7#E1;（十进制数为:7*16^1= 112）D.idata := B#1010#;3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是___C___。
A.FPGA是基于乘积项结构的可编程逻辑器件；（FPGA芯片基于查找表的可编程逻辑结构）B.FPGA是全称为复杂可编程逻辑器件；(FPGA 现场可编程逻辑门阵列，CPLD才是复杂可编程逻辑器件)C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。
（MAX7000系列属CPLD结构）4．进程中的变量赋值语句，其变量更新是___A___。
(变量（variable）是立即完成的，信号（signal）有延时)A.立即完成；B.按顺序完成；第2页（不含草稿纸部分共18页下载可编辑C.在进程的最后完成；D.都不对。
5．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___D___。
（结构体实现实体的功能，通过对实体的逻辑功能进行描述）A.器件外部特性；B.器件的综合约束；C.器件外部特性与内部功能；D.器件的内部功能。
6．CASE语句是___A___。
（case语句时顺序语句中最重要最常用的顺序语句）A. 顺序语句B. 并行语句C. 其它D.组合逻辑控制电路语句7．LIBRARY ___A___; --库的声明USE IEEE.STD_LOGIC_1164.ALL; --库的引用，引用IEEE库中的std_logic_1164中的所有项目A. IEEE B. STD C.WORK D.ENTITY counter IS8．下列标识符中，___B___是不合法的标识符。
（标识符开头必须是英文字符）A. State0B. 9moonC. Not_Ack_0D. signall.专业.整理.电子与信息学院 10应用电子技术教育2班第4页（不含草稿纸部分共 18页9． 关于VHDL 中的数字，请找出以下数字中最大的一个：___A ___。
（整型数字的表示）A. 2#1111_1110# --二进制数，下划线不影响数值大小，只是增强可读性，转换成10进制数为：254B. 8#276# --八进制数，转换成十进制为：190C. 10#170# --十进制数：170D. 16#E#E1 --十六进制数，E 为十进制14，后面的E1是指14乘以相应进制数的1次方，转换成十进制为：14*16^1=22410．下列EDA 软件中，哪一个不具有逻辑综合功能：____B____。
（逻辑功能 简单点说 就是利用软件使我们用语言设计的电路优化成最简逻辑，相当于 我们数电的 最简与或式）A. Max+Plus II （Quartus II 的旧版本）B. ModelSim （专业的仿真软件，时序和功能仿真，不具备 逻辑综合功能）C. Quartus II （自带）Ｄ．Synplify （专业的逻辑综合工具）二.简答题30分（每题5分）。
1．根据下面的VHDL 语句，描述出相应的电路原理图。
LIBRARYieee;下载可编辑USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;ENTITY cfq_1 ISPORT (d，cp :IN std_logic;q，nq :OUT std_logic);END cfq_1;-- END ar_4;--老师的题目错误，结束实体，这句应该放在最后。
ARCHITECTURE ar_4 OF cfq_1 ISBEGINPROCESS (CP)BEGINIF cp=′1′THENq <= d;nq <=NOT d;END IF;END PROCESS;END ar_4; --修改后，结束实体END ar_4应该在这个位置。
.专业.整理.电子与信息学院10应用电子技术教育2班自己用Quartus II软件生成的，笔试的时候应该用笔来画，元件名应与实体名一致cfq_1。
2．quartusⅡ开发工具为设计者提供了哪些库？各有什么功能？（摘自《FPGA 系统设计与实例》P32）1）IEEE库：被IEEE采用的标准化库，是VHDL设计中最重要的库；2）STD库：所用设计单元所共享，默认的库；3）VITAL库：提高VHDL门级时序模拟的精度；4）WORK库：用户的VHDL 设计的现行工作库用于存放用户设计和定义的一些设计单元和程序包5）用户自定义库：设计者自己建立的设计单元资源库。
3．quartusⅡ开发工具,图形文件的扩展名是? 波形文件的扩展名是?第6页（不含草稿纸部分共18页下载可编辑使用VHDL语言，文本设计文件的扩展名是?图形文件扩展名：gdf;波形文件扩展名：vwfVHDL文本设计文件扩展名：vhd4．简述FPGA的结构FPGA由可编程逻辑块（CLB）、输入/输出模块（IOB）及可编程互连资源（PIR）等三种可编程电路和一个SRAM结构的配置存储单元组成。
1)可编程逻辑块（CLB）:主要由逻辑函数发生器、触发器、数据选择器等电路组成。
2)输入/输出模块（IOB）:主要由输入触发器、输入缓冲器和输出触发/锁存器、输出缓冲器组成，每个IOB控制一个引脚，它们可被配置为输入、输出或双向I/O功能。
3)可编程互连资源（PIR ）:由许多金属线段构成，这些金属线段带有可编程开关，通过自动布线实现各种电路的连接。
实现FPGA内部的CLB和CLB之间、CLB和IOB之间的连接。
.专业.整理.电子与信息学院10应用电子技术教育2班5．什么叫功能仿真？什么叫时序仿真？、两者有什么区别？功能仿真又称前仿真，是在不考虑器件延时的理想情况下的一种项目验证方法，通过功能仿真来验证一个项目的逻辑功能是否正确。
时序仿真又称模拟仿真或后仿真，是在考虑设计项目具体适配器件的各种延时的情况下的一种项目验证方法。
时序仿真不仅测试逻辑功能，还测试目标器件最差情况下的时间关系。
注：功能仿真无延时（验证逻辑是否正确时用），时序仿真有延时（仿真出实实在在的芯片工作波形，实际芯片是有延时的）。
6．名词解释，写出下列缩写的中文（或者英文）含义：1.VHDL 超高速集成电路硬件描述语言（Very-High-Speed Integrated Circuit HardwareDescription Language）2.FPGA 现场可编程逻辑门阵列（Field－Programmable Gate Array）3.RTL 寄存器传输级（Register-Transfer Level）4.SOPC 可编程片上系统（System-on-a-Programmable-Chip）5.EAB 嵌入式阵列块（Embedded Array Block）B 逻辑阵列块(Logic Array Block)三、判断下列程序是否有错误，如有则指出错误所在，并给出完整程序。
（20分）第8页（不含草稿纸部分共18页下载可编辑下列程序是用VHDL语言编写的上升沿控制的D触发器（原理图如下）library ieee；use ieee.std_logic_unsigned.all；____use IEEE.std_logic_1164.all;___ --此D触发器没用到无符号算术运算，所以不用std_logic_unsigned 库。
entity dff1 isport(clk,d:in std_logic；Q:out std_logic) ____Q：out std_logic) ；___ --少了个“；”号end dff1；architecture one of d is ____architecure one of dff1 is___ --实体名不正确，dff1 beginprocess ____process（clk）___ --VHDL中大小写无影响beginif clk ='1' ____if (clk’event and clk=’1’) then ___ --题目要求是上升沿控制的D触发器then Q<=d; ____Q <= d; ___ --then 一般紧接if语句end if;end process;end d; ____end one;___ --结构体名不正确,one.专业.整理.电子与信息学院10应用电子技术教育2班四、VHDL程序填空：（10分）下面程序是参数可定制带计数使能异步复位计数器的VHDL描述，试补充完整。
程序-- N-bit Up Counter with Load, Count Enable, and-- Asynchronous Resetlibrary ieee;use IEEE.std_logic_1164.all;use IEEE.__ std_logic_unsigned __.all;use IEEE.std_logic_arith.all;entity counter_n is__generic__ (width : integer := 8);port(data : in std_logic_vector (width-1 downto 0);load, en, clk, rst : _in__ std_logic;q : out std_logic_vector (___width-1___ downto 0));end counter_n;architecture behave of ____ counter_n ____ issignal count : std_logic_vector (width-1 downto 0);beginprocess(clk, rst)beginif rst = '1' thencount <= ___ (others => ‘0’) _____; ―― 清零-–others=>’0’是比较专业的写法，可以count <= “00000000”;,8位标准向量，直接每一位给0；elsif ___（clk‘event and clk=1）____ then ―― 边沿检测if load = '1' thencount <= data;___elsif___en = '1' thencount <= count + 1;___ end if _____;end if;end process;___ q <= count; ______end behave;第10页（不含草稿纸部分共18页注：由于是电子稿，应注意下划线。