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一、必背词汇
Mars n.火星
helmet n.头盔
gravity n.重力
planet n. 行星
crowded adj.拥挤的
polluted adj.被污染的
increase n.增加
rapid adj. 快地，迅速地
passenger n.乘客
uncomfortable adj.使人不舒服的，不舒适的
oxygen n.氧气
tasty adj.味道好的
specially adv.专门的，特地
float v.飘浮；漂浮
compare v. 比较
interplanetary adj.行星间的
network n.网络
challenging adj.挑战性的 Unit 4 Life on Mars
知识精讲 学习资料 值得拥有
rapidly adv.快地，迅速地
aware adj.知道，意识到
circle v. 围绕；将……圈起来
agreement n. 一致，同意
distance n. 距离；远处
possibility n. 可能性
alien n.外星人
stranger n.外来者，陌生人
percentage n.百分率；百分数
disadvantage n.劣势，缺点，不利条件
risk n.风险，危险
goods n.复）商品，货品
electronic adj.电子的
entertainment n.娱乐 学习资料 值得拥有
二、重点词汇
1. crowded adj. /ˈkraʊ.dɪd/
If a place is crowded, it is full of people.
拥挤的；挤满人的
例句： As Christmas gets closer, the shops get more and more crowded.
随着圣诞节的临近，商店变得越来越拥挤。
三年级英语（下册）重点语法、基础知识
Unit3 Is this your pencil?
Words:
1.pencil 铅笔→（复数）pencils
eg:①.This is my pencil. 这是我的铅笔。
②.That is your _____________(铅笔).
2.isn’t=is not 不是
eg:①.That isn’t my pencil.=That ____ ____ my pencil.
那不是我的铅笔。
②.Yang Ling is my friend. (改为否定句) 杨玲是我的朋友。
Yang Ling _____ _____ my friend.=Yang Ling _____ my friend.
3.that’s=that is 那是
eg:That’s an English book.=That is an English book.
那是一本英语书。
4.schoolbag书包→（复数）schoolbags
eg:①.What’s this? It’s a schoolbag.
这是什么？ 是一个书包。
②.This schoolbag is for you.
这个书包是给你的。
5.pen钢笔→（复数）pens
eg:This pen is _____ you. 这支钢笔是给你的。
6.crayon蜡笔→（复数）crayons
eg:Is this your crayon? No,it isn’t.
这是你的蜡笔吗？ 不，不是的。
7.ruler尺→（复数）rulers
VerilogHDL语法基础
⼀个复杂电路的完整Verilog HDL模型是由若个Verilog HDL 模块构成的，每⼀个模块⼜可以由若⼲个⼦模块构成。利⽤Verilog HDL语⾔结构所提供的这种功能就可以构造⼀个模块间的清晰层次结构来描述极其复杂的⼤型设计。
每个模块的内容都是嵌在module和endmodule两个语句之间，每个模块实现特定的功能，模块是可以进⾏层次嵌套的。每个模块⾸先要进⾏端⼝定义．并说明输⼊(input)和输出(output)，然后对模块的功能进⾏逻辑描述。Verilog HDL程序的书写格式⾃由，⼀⾏可以写⼏个语句，⼀个语句也可以分多⾏写。除了endmodule语句外，每个语句的最后必须有分号。⼀个模块是由两部分组成的，⼀部分描述接⼝；另⼀部分描述逻辑功能，即定义输⼊是如何影响输出的。
模块(block)的组成
Verilog HDL结构完全嵌在module和endmodule声明语句之间，每个Verilog程序包括4个主要部分：端⼝定义，I／O说明，信号类型声明和功能描述。module()； 端⼝说明(input,output,inout) 参数定义(可选) 数据类型定义 连续赋值语句(assign) 过程块(initial 和 always) ⾏为描述语句 低层模块实例 任务和函数 延时说明块endmodule
模块声明
模块声明包括模块名和端⼝列表。其格式如下：module 模块名（端⼝１，端⼝２，端⼝３，…）；模块结束的标志为关键字： endmodule。
端⼝定义input(输⼊端⼝),output(输出端⼝)和inout(双向端⼝)。
格式如下：input 端⼝名1，端⼝名2，………,端⼝名N; //输⼊端⼝output 端⼝名1，端⼝名2，………,端⼝名N; //输出端⼝inout 端⼝名1，端⼝名2，………,端⼝名N; //输⼊输出端⼝也可以写在端⼝声明语句⾥,其格式如下(为了代码的可读性，⼀般不这么写)：module module_name(input port1,input port2,…output port1,output port2… );信号类型说明
- 1 - verilog 语法
Verilog语法是用于描述硬件系统以及用于仿真、综合、布线的硬件描述语言。它是一种表示电路的基本语言，可以帮助设计者为数字系统创建设计。它可以让设计者更容易地建模、仿真和实现逻辑和时序行为。Verilog法是一个强大的硬件描述语言，可以用来描述复杂的多端口与单端口系统及其仿真，综合，布线。
Verilog法总的来说分为三类：指令，模块和结构。 Verilog令用于描述设计者的文本描述，例如变量定义，函数定义等等。 Verilog模块是一种组织设计的抽象机制，用于描述数字或模拟的系统的组件。
Verilog模块可以嵌套，以实现更细粒度的控制和抽象。 Verilog结构是 Verilog言中最简单的方法，用于描述硬件结构，它可以定义复杂的逻辑，采用状态机表示，以及定义复杂的总线系统等。
Verilog法可以用来为数字系统创建设计。 Verilog语法具有以下优势：它可以描述复杂的模块，减少设计的复杂性；它可以用于描述复杂的总线系统；它有结构性的语言，可以实现模块的嵌套；它可以把复杂的硬件系统描述成简单的硬件结构；它还可以实现硬件的抽象描述，有利于在硬件系统中实现设计的重用，增加了设计效率等。
此外，Verilog法还可以支持设计验证、仿真、综合和布线。它可以帮助设计者验证和确认系统设计的正确性。它有强大的模拟能力，可以用于模拟系统的行为。它还可以帮助设计者综合和布线，使系统能够在物理层面实现完美的行为。
因此，Verilog法是一种特殊的硬件描述语言，它有助于缩短系 - 2 - 统设计和实现的时间，可以有效减少设计和维护系统时的工作。它可以有效地帮助设计者描述系统，并能够实现最佳的性能，以及快速地验证和实现系统设计。
