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单精度浮点乘法器的FPGA实现

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FPGA中浮点乘法器的实现

FPGA中浮点乘法器的实现

随着 FP GA 的发展以及相应 EDA 软件工具的 成熟 ,FP GA 在高速数字信号处理领域得到了越来 越广泛的应用 。而乘法 , 尤其是浮点乘法运算是数 值计算和数据分析中最常用的运算之一 。目前 , 多 数 FP GA 上可以实现整数和标准逻辑矢量的乘法 , 但不支持浮点乘法运算 , 因此使得 FP GA 在数值计 算、 数据分析和信号处理等方面受到了限制 。本文 采用适合于 FP GA 实现的自定义 26 位浮点数据格 式 ,利用改进的基 4Boot h 编码运算方式 , 以及 CSA 和 4 - 2 压缩器综合的 Wallace 树形结构 ,减少了部
正无限舍入 正无限舍入 负无限舍入 负无限舍入
根据符号和舍入模式 , 可以把这四种舍入模式 缩减为三种 : 最近舍入 、 零舍入和无限舍入 。在本文 的自定义 26 位浮点数据格式中 , 有效数的乘积为
36 位 , 其中 , 低阶的 18 位产生舍入的信息 。高阶
的 18 位用来产生最终的归一化的结果 , 对高阶 18 位加相应的值 , 如果最高有效位为零 , 则没有溢 出 ; 如果最高有效位为 1 , 则需要向右移位 , 进行后 归一化 。 快速舍入是预先算出各种可能的结果 , 再根据 具体情况 ,选择出正确的一个 。对于最近舍入 ,只需 要 S + 0、 S + 1 和 S + 2 , 就可以说明所有的可能性 ; 对于零舍入 , S + 0 和 S + 1 就可以说明所有的可能 图4 4 - 2 压缩器和 CSA 综合的 Wallace 树形结构 为了解决图 3 中各结构在对部分积求和过程中 存在的树型结构对称性不好 、 规整性差 、 布局布线复 杂度高 ,以及关键路径延时不必要增加等问题 ,本文 基于传统的 Wallace 树型结构 ,对其做出了改进 ,提 出了如图 4 所示的采用 4 - 2 压缩器和 CSA 综合的

基于FPGA的流水线单精度浮点数乘法器设计

基于FPGA的流水线单精度浮点数乘法器设计

基于FPGA的流水线单精度浮点数乘法器设计彭章国;张征宇;王学渊;赖瀚轩;茆骥【摘要】针对现有的采用Booth算法与华莱士(Wallace)树结构设计的浮点乘法器运算速度慢、布局布线复杂等问题,设计了基于FPGA的流水线精度浮点数乘法器.该乘法器采用规则的Vedic算法结构,解决了布局布线复杂的问题;使用超前进位加法器(Carry Look-ahead Adder,CLA)将部分积并行相加,以减少路径延迟;并通过优化的4级流水线结构处理,在Xilinx(R)ISE 14.7软件开发平台上通过了编译、综合及仿真验证.结果证明,在相同的硬件条件下,本文所设计的浮点乘法器与基4-Booth算法浮点乘法器消耗时钟数的比值约为两者消耗硬件资源比值的1.56倍.【期刊名称】《微型机与应用》【年(卷),期】2017(036)004【总页数】5页(P74-77,83)【关键词】浮点乘法器;超前进位加法器;华莱士树;流水线结构;Vedic算法;Booth 算法【作者】彭章国;张征宇;王学渊;赖瀚轩;茆骥【作者单位】西南科技大学信息工程学院,四川绵阳621010;西南科技大学信息工程学院,四川绵阳621010;中国空气动力研究与发展中心,四川绵阳621000;西南科技大学信息工程学院,四川绵阳621010;西南科技大学信息工程学院,四川绵阳621010;西南科技大学信息工程学院,四川绵阳621010【正文语种】中文【中图分类】TP331.2浮点乘法器(eFloating Point Multiplier，FPM)是数字信号处理(eDigital Signal Processing，DSP)、视频图像处理以及信号识别等应用邻域重要的运算单元。

尤其是在视频图像处理领域，随着对高速海量图像数据处理的实时性要求逐渐提高，设计一种具有更高速率、低功耗、布局规律、占用面积小和集成度高的浮点乘法器极其重要。

阵列乘法器是采用移位与求和的算法而设计的一种乘法器[1]。

浮点运算的FPGA实现

浮点运算的FPGA实现

数必须满足
， 还要对运算结果进行规格化， 即判断尾
数的最高位。若为零则将尾数左移一位、阶码加一， 直到阶码最
高为为 １。由于对阶时小阶码数尾数右移， 造成和的尾数位长大
于 ２３ 位。若采用截断处理则相对误差较大， 故采用舍入操作以
减小误差。另外， 当和较大， 超过表示范围； 或当运算结果过小，
超过浮点数的分辨率时会造成运算错误。故须增加电路判断运
技
术
创
新
图 ４ 乘法运算仿真 图四中数据验证了同号、异号及数据过大强制清零等几种 情况下乘法操作的正确性。其中 ５２４２８８０（十进制）＝１０１０００···０、 ４４５６４４８ （ 十 进 制 ）＝１０００１００ ···０、５５７０５６０ （ 十 进 制 ） ＝１０１０１０１００···０； ６５５３６００（十进制）＝１１００１００···０、４７１８５９２（十进 制 ）＝１００１０００···０、７３７２８００（十 进 制 ）＝１１１００００１００···０。
算结果是否正确。
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《现场总线技术应用 ２００ 例》
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ＰＬＤ ＣＰＬＤ ＦＰＧＡ 应 用
加法运算流程 另外， 对阶时阶码小的数据尾数右移， 而规格化时还有可能 左移， 这可能造成有效数据位的丢失。故为保证计算精度， 须增 加加法器的位宽。由于规格数首位为 １， 同阶数据产生进位无需 左移数据； 而不同阶数据的和亦可保证高位为 １， 故同号加法操 作时不会产生这种情况， 只有异号加法操作存在这种情况。显 然同阶数无需右移操作， 当阶差为二或更大时对阶后尾数差将 大于四分之一， 即次高位为 １， 规格化时只需左移一位数据。而 阶差为 １ 时也只可能右溢出一位数据。故在保证浮点数精度不 变的情况只须将加法器增加一位。 对于减法运算， 只需将被减数符号取反然后进行加法运算 即可。 ＱＵＡＲＴＵＳ ＩＩ 下进行仿真其结果如图 ３（数据采用十进制） ２．２ 浮点乘 ／ 除法运算 浮点乘法实现 相 对 简 单 ， 只 需 将 两 符 号 异 或 、阶 码 做 和 、尾 数做积。即：ｅ３＝ｅ１＋ｅ２－ １２７，ｆ３＝ｆ１×ｆ２， 。然后进行规格化。由于有条 件 1/ 2 £ f1, f2 < 1成 立 ， 使 得 满 足 1/ 4 £ f3 < 1即 可 知 ｆ３ 的 最 高 位 和次高位中至少一位为 １。从而使规格化操作流程大大简化。最 后对运算结果进行舍入操作， 同时仍需检查运算结果是否有数 据溢出的问题。

高速浮点运算单元的FPGA实现

高速浮点运算单元的FPGA实现
本文以实时信号处理为应用背景 ,首先介绍了单精 度浮点格式 ,然后从速度和占用资源这两个角度出发 , 详细介绍了浮点乘法单元和浮点加法单元的流水线结 构。经过仿真验证 ,在 V irtex24系列 FPGA (现场可编程 门阵列 )上 ,浮点加法器的最高运行速率达到 405 MHz, 而浮点乘法器的最高运行速率达到 429 MHz。
24位构成尾数部分 。由它表示的浮点数的值 V 可以
表示为 :
V = ( - 1) s ×2E - 127 ( 1. M )
(1)
2 浮点加法运算单元
本文采用改进的流水线型浮点加法器结构 [ 5 ] ,如 图 2所示 。可以用对阶移位 、加 /减操作和结果选择 3 个主要功能模块来描述 。设 2 个浮点操作数分别为 A、B ,其中 Ea、Eb 为指数操作数 , M a、M b 为尾数操作 数 , Sa、Sb 为符号位 , E、M 、S 分别是结果的指数 、尾数 和符号位 。
第 35卷第 11期 2009年 11月
ቤተ መጻሕፍቲ ባይዱ
信 Info rm
息化研 atization Re
究 sea
rch VNool. v3. 52N0o0.911
高速浮点运算单元的 FPGA实现
张小妍 ,邵 杰
(南京航空航天大学信息科学与技术学院 ,江苏省南京市 210016)
对较小的尾数进行移位操作无疑是限制此模块主 频提高的瓶颈 。首先 ,移位位数取决于指数差 shift_ num [ 7 ∶0 ] ,必须先求出指数差 ,然后判断指数差是否 大于有效位的位长 ,再进行移位 。对于 32位浮点加法 运算单元 ,这样串行执行的时延太长 。因此 ,在求指数 差的同时 ,将移位的中间结果进行输出寄存 。同时用 3 个 8选 1数据选择器和 1个 4选 1数据选择器 ,插入 2级流水线结构实现该移位器 ,如图 3 所示 。经仿真 测试 ,单独移位单元的工作频率可以达到 500 MHz。

基于FPGA的浮点除法器的研究与实现

基于FPGA的浮点除法器的研究与实现
化 ］ 。
Ｄ＝（ 一 １ ） Ｓ （ １ ＋ Ｍ） ￥ ２ （ Ｅ一 １ ２ ７） （ １ ）
之间的数据就可以方便 的流动。
在 Ｆ Ｐ Ｇ Ａ电路设 计 中 ，有 专 门针对 浮 点 除法 运 算的 Ｉ Ｐ核 ， 例如 Ａ ｈ ｒ ｅ ａ 公 司的 Ａ Ｌ Ｔ Ｆ Ｐ ＿ Ｄ Ｉ Ｖ １ Ｐ ， 该 模 块 支 持输 人 输 出都 满 足 Ｉ Ｅ Ｅ Ｅ ７ ５ ４标 准 的 浮 点 除 法 运 算 。但 并不 是 所有 的 Ｆ Ｐ Ｇ Ａ芯 片 （ 例 如 ＭＡ Ｘ系
我 们 针对 Ｆ Ｐ Ｇ Ａ某 些芯 片 无 法 支持 Ａ Ｌ Ｔ Ｆ Ｐ ＿
Ｄ Ｉ Ｖ Ｉ Ｐ的情 况 ， 设 计 出一 种 可 以整 数 输 入 ， 浮 点 数 输 出 的 除 法 模 块 ，该 模 块 可 以 直 接 输 出 满 足 Ｉ Ｅ Ｅ Ｅ ７ ５ ４标 准 的二进 制数 。 在 实 际项 目工 程设计 中 ， 该模 块有 非 常大 的实 用价 值 ，可 以方便 数 据表 达形 式 的转化 ， 大 大地 减轻 程 序设计 人 员 的工作 。
的Ｉ Ｐ核 ， 如 图 ２所 示 ， 该 核 主要 是 针 对整 数 的除 法 运算 ， ｄ ｅ ｎ ｏ ｍ 指 的是 除 法 的 除 数 ， ｎ ｕ ｍｅ ｒ 是 被除数 ， 运 算结 果 是 ｑ ｕ ｏ ｔ ｉ ｅ ｎ ｔ 和ｒ ｅ ｍａ ｉ ｎ ，前 者 是 结果 的整 数 部分 ， 后 者是余 数 。
还要 减 去 ２ ｌ 。
当我 们确 定 了第 一 个 “ ｌ ”出现 的 位置 后 ， 剩 下
的 就是 商 的 有效 数 字 ， 就是 要 转 化 的单 精 度 的 浮点
数 的尾 数 Ｍ。对 于 除 法 的 符 号 运 算来 说 ， 满足表 １ 所示的关系 ， 从 表 中我 们 可 以看 出 ， 商 的 符 号 实 际

基于FPGA的全流水浮点乘累加器的设计及实现

基于FPGA的全流水浮点乘累加器的设计及实现

基于FPGA的全流水浮点乘累加器的设计及实现作者：李世平陈铠来源：《电子技术与软件工程》2016年第02期摘要为提升浮点乘累加的流水性能，本文提出了一种基于FPGA全流水浮点乘累加器的设计和实现方法。

通过无阻赛流水累加和串形全加等技术，实现了任意长度单精度浮点复向量的乘累加计算，且相邻两个向量之间无流水间隙。

该累加器在Xilinx的XC7VX690T FPGA上实现，乘法器和逻辑资源消耗不到1%，最高运行频率可达279MHz。

【关键词】FPGA 浮点乘累加全流水1 引言随着半导体技术的不断发展，FPGA的功能和性能显著提升，正逐渐成为雷达、通信等诸多领域数字系统设计的重点，通常被用做复杂信号处理算法的硬件加速。

浮点乘累加作为信号处理算法中的常用基本单元，在矩阵乘、矩阵协方差、FIR等计算过程中都有着广泛应用。

传统累加器是通过将加法器的输出反馈到输入端来实现，对于浮点运算而言，由于浮点加法计算较复杂，需要经历对阶、尾数运算、结果规格化、舍入处理和溢出判断五个步骤，一般会有7～14级的流水延迟，进而会导致流水线阻塞，因此需要研究采用合理的累加结构来提高流水性能。

Ling Zhuo等人提出了一种面向矩阵运算的流水累加结构，提高了流水性能，但该结构控制机制复杂，且缓存资源消耗大，正比于流水延迟量的平方；袁松等人采用了分级流水线方法，缓存消耗较小，但在中小规模矩阵累加时会出现流水线暂停，而且输出时延较大，与矩阵总数据个数成正比。

本文提出了一种基于FPGA的全流水浮点乘累加器结构，能够实时完成任意长度单精度浮点复向量的乘累加计算，且相邻两个向量之间无流水间隙，该累加器在Xilinx的XC7VX690T FPGA上实现，乘法器和逻辑资源消耗不到1%，最高运行频率可达279MHz，目前已成功在矩阵协方差、求逆等算法实现过程中推广应用。

2 方案设计基于FPGA的全流水乘累加器结构如图1所示。

A和B为两个等长度的浮点向量，valid 表示输入数据有效，last表示当前处理向量的最后一个数据；Q为输出累加结果，Qvalid为累加结果的有效标志。

基于FPGA单精度浮点数算术运算系统的设计与仿真

Electronic Technology •电子技术Electronic Technology & Software Engineering 电子技术与软件工程• 113●基金项目：广西自然科学基金项目（2014GXNSFAA118392）；广西教育厅科研项目（YB2014209）。

【关键词】FPGA 单精度浮点运算 模块化 系统FPGA 近年来在体系结构、技术水平和持续改进的设计方面进行了提高和完善，弥补了专用处理器灵活性不足之处，FPGA 的容量、速度和资源已经有了更好的提高。

在微处理器的指令系统中，浮点数加/减和乘/除法指令都是实现2个单精度浮点数的运算，浮点数算术运算系统的设计通常采用流水线和自顶向下方式，但对于所执行的浮点数算术运算指令需要应用上一条运算指令的运算结果作为操作数的指令，则浮点数算术运算的流水线操作失去作用，影响了浮点数算术运算指令执行的速度。

本设计利用Verilog 语言,采用基于FPGA 自主设计的浮点数算术运算系统,进行浮点加减乘除运算验证和仿真，提高了运算的操作速度，具有较强的通用性和可操作性。

1 单精度浮点加减乘除运算1.1 单精度浮点数表示IEEE754标准中，一个规格化32位的浮点数表示为：X=(-1)S ×(1.M)×2e e=E-127其中用1位表示数字的符号S ，S 为0表示正数，S 为1表示负数。

IEEE754标准中规定的规格化浮点数的阶码是用移码表示，用8位来表示阶码E ，E 是带有偏移量的阶码，偏基于FPGA 单精度浮点数算术运算系统的设计与仿真文/谢四雄 李克俭 蔡启仲 潘绍明移量是127，e 是实际阶码，在计算实际阶码e 时，对阶码E 的计算采用源码的计算方式，32位浮点数的8位的阶码E 的取值范围是0到255，用23位来表示尾数M ，尾数用原码表示，其中尾数域值是1.M 。

单精度浮点数的存储格式如表1所示，因为规格化的浮点数的尾数域最左位总是1，故这一位不予存储，而认为隐藏在小数点的左边，使用的时候再恢复出来。

浮点乘法verilog fpga

man1<=flout_a[22:0];
end
end
end
always@(posedge clk) //尾数相乘
begin
if(man1==23'b0000000000_0000000000000)
begin
comeout=man1*man2;
temp=man1+man2; //1.m*1.n=1+(0.m+0.n)+(0.m*0.n)
all=temp[22:0]+comeout[45:23];
zheng=1'b1+temp[23];
s2<=1'b0;
exp2<=8'b00000000;
man2<=23'b0;
end
else if(flout_b==32'b1100000000000000000_0000000000000)
begin
begin
flout_c=32'b0;
yichu=2’b00;
end
else*/ flout_c={s3,exp3[7:0],man3[22:0]};
end
endmodule
n=1'b0;
else if(flout_b[31:23]==9'b110000000)
n=1'b0;
else
begin
man3=man2;
n=1'b1;
end
module mult1(flout_a,flout_b,clk,en,rst,flout_c,yichu); //浮点运算单元模块

基于FPGA的全流水浮点乘累加器的设计及实现


＝ ∑ｃ（ｆ）＋∑ ｃ（ｆ） ．＋ ∑ ｃ（ｏ＝∑ｃ（ｏ
Байду номын сангаас
（１）
喃 计 算较 复 杂 ，需要 经 历 对 阶 、尾 数运 算 、 规 格 化 、舍 入 处 理 和 溢 出 判 断 五 个 步 骤 ， 会有 ７～１４级 的流 水延迟 ，进而 会导致 流 阻 塞 ， 因 此 需 要 研 究采 用 合 理 的 累加 结 构 高 流水性 能。Ｌｉｎｇ Ｚｈｕｏ等人提 出了一种 日矩 阵 运 算 的 流 水 累 加 结 构 ， 提 高 了 流 水 性 但 该结构控制机制复杂，且缓存资源消耗 正 比于流水延迟量的平方 ；袁松等人采用 ｝级流水线方法 ，缓存消耗较小 ，但在 中小 矩 阵 累 加 时 会 出现 流 水 线 暂 停 ，而 且 输 出 ｌ较 大 ，与 矩 阵 总 数 据 个 数 成 正 比 。 本 文 提 出 了一 种 基 于 ＦＰＧＡ 的 全 流 水 乘 累加 器结 构，能够 实 时完成 任意 长度 青度 浮点 复 向量 的乘 累加 计 算，且相 邻两 量 之 间 无 流 水 间 隙 ， 该 累 加 器 在 Ｘｉｌｉｎｘ ＫＣ７ＶＸ６９０Ｔ ＦＰＧＡ 上 实 现 ， 乘 法 器 和 戽资 源消 耗 不 到 １％，最 高 运行 频 率 可达 ＭＨｚ， 目前 己 成 功 在 矩 阵 协 方 差 、 求 逆 等 实现过程 中推广应用 。
其 中 ， 显 然 ， 此 即 为 长 度 为 Ｎ 的 向 量 Ｃ 的 累 加 结 果 。 因 此 ， 在 第 Ｎ＋１０个 周 期 ， 当 前 环 形 存 储 器 的 写 地 址 和 待 累 加 的 数 据 个 数
（Ｎ≥１２时该 个数恒 为 １２）会被 写入 ＦＩＦＯ， 后 端 的 串 形 全 加 器 将 根 据 ＦＩＦＯ 中 的信 息 从 环 形存储器读出 ｌ２个数据 并完成累加。

单精度浮点乘法器

原创性声明郑重声明：此篇题为《基于FPGA的单精度浮点数乘法器设计》的论文，是作者在导师的指导下，于武汉大学攻读硕士学位期间，进行研究工作所取得的成果。

根据作者所知，论文中除了参考文献列举的地方外，不包含其他人已经发表或撰写过的研究成果。

本声明的一切法律结果由本文作者承担。

作者签名：旷捷毛雪莹彭俊淇导师签名：黄启俊常胜撰写日期：二零一零年三月十八日基于FPGA的单精度浮点数乘法器设计作者：旷捷毛雪莹彭俊淇导师：黄启俊常胜（武汉大学物理科学与技术学院，武汉，430072）摘要：本文设计了一个基于FPGA的单精度浮点数乘法器。

乘法器为五级流水线结构。

设计中采用了改进的带偏移量的冗余Booth3算法和跳跃式Wallace树型结构，减少了部分积的数目，缩短了部分积累加的耗时；提出了对尾数定点乘法运算中Wallace树产生的2个伪和采用部分相加的处理方式，有效地提高了的运算速度；并且加入了对特殊值的处理模块，完善了乘法器的功能。

单精度浮点数乘法器在Altera DE2开发板上进行了验证，其在Cyclone II EP2C35F672C6器件上的最高工作频率达到212.13 MHz。

关键词：改进的带偏移量的冗余Booth3算法；跳跃式Wallace树；单精度浮点数乘法器；FPGAAn FPGA Implementation of Single Precision Floating-point MultiplierAuthor: KUANG Jie, MAO Xueying, PENG JunqiTutor: HUANG Qijun, CHANG Sheng(Department of Physics Science and Technology, Wuhan University, Wuhan, 430072)Abstract：An FPGA implementation of single precision floating-point multiplier is introduced in this thesis. With the usage of modified redundant Booth3 with bias and leapfrog Wallace tree, and the application of partial addition in fixed-point multiplication, the efficiency of the 5-stage multiplier is promoted. Moreover, a module dealing with special values is introduced to perfect the function of the multiplier. The verification of the multiplier is accomplished on Altera DE2, and the Fmax on Cyclone II EP2C35F672C6 reaches 212.13 MHz.Key words: modified redundant Booth3 with bias; leapfrog Wallace tree; single precision floating-point multiplier; FPGA随着数字信号处理技术的不断发展，人们对数据的精确性和处理的实时性的要求日益提高，浮点数逐渐取代定点数，成为应用最广的数据格式。

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32位单精度浮点乘法器的FPGA实现
摘要: 采用Verilog HDL语言, 在FPGA上实现了32位单精度浮点乘法器的设计, 通过采用改进型Booth编码，和Wallace 树结构, 提高了乘法器的速度。

本文使用Altera Quartus II 4.1仿真软件, 采用的器件是EPF10K100EQ 240 -1, 对乘法器进行了波形仿真, 并采用0.5CMOS工艺进行逻辑综...
摘要: 采用Verilog HDL语言, 在FPGA上实现了32位单精度浮点乘法器的设计, 通过采用改进型Booth编码，和Wallace 树结构, 提高了乘法器的速度。

本文使用Altera Quartus II 4.1仿真软件, 采用的器件是EPF10K100EQ 240 -1, 对乘法器进行了波形仿真, 并采用0.5CMOS工艺进行逻辑综合。

关键词: 浮点乘法器; Boo th 算法; W allace 树; 波形仿真
随着计算机和信息技术的快速发展, 人们对微处理器的性能要求越来越高。

乘法器完成一次乘法操作的周期基本上决定了微处理器的主频, 因此高性能的乘法器是现代微处理器中的重要部件。

本文介绍了32 位浮点阵列乘法器的设计, 采用了改进的Booth 编码, 和Wallace树结构, 在减少部分积的同时, 使系统具有高速度, 低功耗的特点, 并且结构规则, 易于VLSI的实现。

1 乘法计算公式
32 位乘法器的逻辑设计可分为: Booth编码与部分积的产生, 保留进位加法器的逻辑, 乘法阵列的结构。

1.1 Booth编码与部分积的逻辑设计
尾数的乘法部分,本文采用的是基4 Booth编码方式, 如表1。

首先规定A m和B m 表示数据A和B的实际尾数,P 表示尾数的乘积, PP n表示尾数的部分积。

浮点32 位数, 尾数是带隐含位1 的规格化数, 即: A m=1×a22a21….a0和B m = 1
×b22b21.…b0, 由于尾数全由原码表示,相当于无符号数相乘, 24 × 24 位尾数乘积P 的公式为:
1.2 乘法器的阵列结构
本文采用的是3 -2 加法器, 输入3 个1 位数据: a, b,ci; 输出2 个1 位数据: s, Co。

运算式如下:
其逻辑表达式如下:
当每个部分积PP n产生之后, 将他们相加便得到每个乘法操作的结果。

相加的步骤有很多, 可采用的结构和加法器的种类也很多。

比如串行累加:
而Wallace 树的乘法阵列如下:
加法器之间的连接关系如图1, 图2 所示, 或者从公式(7) 与(8) 中可以看出, 图1中串行累加的方法延迟为11个3-2 加法器的延迟, 而图2中, Wallace树延迟为5个3 -2加法器的延迟。

图1的延迟比图2的延迟大。

图1 串行累
加图2 Wallace 树
2 32 位浮点乘法器的设计
本文是针对IEEE754 单精度浮点数据格式进行的浮点乘法器设计。

IEEE754 单精度浮点格为32位, 如图3 所示。

设A ,B均为单精度IEEE754格式, 他们的符号位, 有效数的偏移码和尾数部分分别用S , E 和M来表示。

双精度和单精度采用的运算规则是一致的, 只是双精度的位长增加了一倍, 双精度是64位, 其中尾数52位, 指数11位, 1位符号位。

所以提高了精度范围。

图3 32 位浮点数据格式
32 位浮点数据格式: A = (- 1) S×M ×2E-127。

其中乘法器运算操作分4步进行。

(1) 确定结果的符号, 对A 和B 的符号位做异或操作。

(2) 计算阶码, 两数相乘, 结果的阶码是两数的阶码相加, 由于A 和B 都是偏移码, 因此需要从中减去偏移码值127,得到A 和B 的实际阶码, 然后相加, 得到的是结果的阶码, 再把他加上127, 变成偏移码。

(3) 尾数相乘,A 和B 的实际尾数分别为24位数, 即1×M a 和1×M b, 最高位1是隐藏位, 浮点数据格式只显示后23位, 所以尾数相乘结果应为一个48位的数据。

(4) 尾数规格化, 需要把尾数相乘的48位结果数据变成24 位的数据, 分3步进行:
① 如果乘积的整数位为01, 则尾数已经是规格化了;如果乘积的整数位为10, 11, 则需要把尾数右移1位, 同时把结果阶码加1。

② 对尾数进行舍入操作, 使尾数为24位, 包括整数的隐藏位。

③ 把结果数据处理为32位符合IEEE浮点数标准的结果。

包括1位符号位, 8位结果阶码位, 结果23尾数位。

3 32 位浮点乘法器的实现与仿真
图4 列出本设计的FPGA 仿真结果。

图中data1是被乘数, data2是乘数, reset 是清零信号, 高有效。

start 是开始信号, 也是高有效。

dataout10是两个浮点32 位数相乘, 进行规格化以后的结果, 是一个32 位数。

Product 是24位尾数相乘的结果, 是一个48位数。

图4 32 位浮点乘法器的仿真结果
整个设计采用了VHDL和Verilog HDL语言进行结构描述, 如果采用的是上华0.5 的标准单元库, 并用Synopsys DC 进行逻辑综合, 其结果是完成一次32位浮点乘法的时间为30ns, 如果采用全定制进行后端版图布局布线, 乘法器性能将更加优越。

4 结语
本文给出了32 位浮点乘法器的设计, 浮点算法具有高精度性以及较宽的运算
范围, 使得乘法的设计更能够满足工程和科学计算的要求, 电路的设计、模拟和实现均采用Altera Quartus II 4.1开发工具。

采用的器件EPF10K100EQ 240-1, 逻辑单元是1914个, PIN的数量是147,本设计采用了一系列的算法和结构, 如采用Booth编码的方法和Wallace树的结构, 使得系统具有高速度特点, 并且易于ASIC的后端版图实现。