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华东师范大学期末试卷(A)2009 —2010学年第一学期课程名称：数字逻辑学生姓名：学号:专业年级/班级课程性质：公共必修、公共选修、专业必修、专业选修一、填空题 (20分，每空2分)1. ( 34.5)10 = ( (1) 11 0100.0101 ) 8421BCI= ((2) 100010.1 ) 2 = ( _( 3)22.8 ) 16。
2. Y = A(B +C) +CD 的对偶式为(4)Y' = AC+BC + AD 。
3. 在数字系统中，要实现线与功能可选用(5) OC/OD门；要实现总线结构可选用(6)传输门。
4. 化简F (A,B,C,D) =E m(3, 5, 6, 7, 10) + d (0, 1, 2, 4, 8)可得(7)F=A'+ B' D' 。
5. 已知某左移寄存器，现态为011001 ,若空位补0,则次态为(8)110010 ______ 。
6. 二进制数(一10110) 2的反码和补码分别为(9) 101001 和(10)101010 。
二、选择题(20分，每题2分)1. 在下列逻辑部件中•不属于组合逻辑部件的是 D 。
A. 译码器 B •编码器 C •全加器 D •寄存器2. 逻辑表达式A+BC = __B _______ 。
A . A + CB . (A + B)(A +C) C. A+B+ABC D. B+ C3. 能得出X= 丫的是CA. X+ Z= Y+ ZB.XZ=YZC. X+ Z= Y+ Z且XZ=YZD.以上都不能4. 为将D触发器转换为T触发器，图中所示电路的虚框内应是 A 。
A .同或门B .异或门C .与非5. 设A1、A2、A3为三个信号，则逻辑函数 C 能检测出这三个信号中是否含有奇数个高电平。
A . A1A2A3B . A1+A2+A3C . A1 ® A2 ®A3 D . A1+ A2A36. 以下说法正确的是_C ___A. TTL门电路和CMO门电路的输入端都可以悬空B. TTL门电路和CMOS］电路的输入端都不可以悬空C. TTL门电路的输入端可以悬空，而CMO门电路的输入端不可以悬空D. TTL门电路的输入端悬空时相当于接高电平，CMO门电路的输入端悬空时相当于接低电平。
电子科技大学2012 -2013学年第二学期期末考试 A 卷课程名称：_数字逻辑设计及应用__ 考试形式：闭卷考试日期：20 13 年07 月05 日考试时长：_120___分钟课程成绩构成：平时30 %，期中30 %，实验0 %，期末40 %本试卷试题由___七__部分构成，共__7___页。
I. Fill out your answers in the blanks (3’ X 10=30’)1. If a 74x138 binary decoder has 110 on its inputs CBA, the active LOW output Y5 should be ( 1 or high ).2. If the next state of the unused states are marked as “don’t-cares” when designing a finite state machine, this approach is called minimal ( cost ) approach.3.The RCO_L of 4-bit counter 74x169 is ( 0 or low ) when counting to 0000 in decreasing order.4. To design a "001010" serial sequence generator by shift registers, the shift register should need ( 4 ) bit at least.5. One state transition equation is Q*=JQ’+K’Q. If we use T flip-flop with enable to complete the equation，the enable input of T flip-flop should have the function EN=( JQ’+KQ ).6. A 4-bit Binary counter can have ( 16 ) normal states at most, 4-bit Johnson counter with no self-correction can have ( 8 ) normal states, 4-bit linear feedback shift-register (LFSR) counter with self-correction can have ( 16 ) normal states.7. If we use a ROM, whose capacity is 16 × 4 bits, to construct a 4-bit binary code to gray code converter, when the address inputs are 1001, ( 1101 ) will be the output.8. When the input is 10000000 of an 8 bit DAC, the corresponding output voltage is 2V. The output voltage is ( 3.98 ) V when the input is 11111111.II. Please select the only one correct answer in the following questions.(2’ X 5=10’)1. If a 74x85 magnitude comparator has ALTBIN=1, AGTBIN=0, AEQBIN=0, A3A2A1A0=1101, B3B2B1B0=0111 on its inputs, the outputs are ( D ).A) ALTBOUT=0, AEQBOUT=0, AGTBOUT=0 B) ALTBOUT=1, AEQBOUT=0, AGTBOUT=0C) ALTBOUT=1, AEQBOUT=0, AGTBOUT=1 D) ALTBOUT=0, AEQBOUT=0, AGTBOUT=12. As shown in Figure 1, what would the outputs of the 4-bit adder 74x283 be ( B ) when A3A2A1A0=0100, B3B2B1B0=1110 and S/A=1.A) C4=1, S3S2S1S0=0010 B) C4=0, S3S2S1S0=0110 C) C4=0, S3S2S1S0=1010D) C4=0, S3S2S1S0=1110Figure 13. Which of the following statements is INCORRECT? ( A )A) A D latch is edge triggered and it will follow the input as long as the control input C is activelow.B) A D flip flop is edge triggered and its output will not change until the edge of the controllingCLK signal.C) An S-R latch may go into metastable state if both S and R are changing from 11 to 00simultaneously.D) The pulse applying to any input of an S -R latch must meet the minimum pulse width requirement.4. The capacity of a memory that has 13 bits address bus and can store 8 bits at each address is ( B ).A) 8192 B) 65536 C) 104 D) 2565. Which state in Figure 2 is NOT ambiguous ( C ).A) A B) B C) C and D D) CABCD WX W+Y ZZ ’X ’+YYZ1X ’Z ’Figure 2III. Analyze the sequential-circuit as shown in Figure 3, D Flip-Flop with asynchronous presetand clear inputs. [15’]1.Write out the excitation equations, transition equations and output equation. [5’]2.Assume the initial state Q 2Q 1=00, complete the timing diagram for Q 2 ,Q 1 and Z. [10’]Figure 3参考答案：激励方程: D 1=Q 2/，D 2= Q 1转移方程：Q 1 *= D 1=Q 2/，Q 2 *=D 2= Q 1 输出方程：Z= (CLK+Q 2)/参考评分标准：1. 5个方程正确得5分；每错一个扣1分，扣完5分为止；2. Q 1、Q 2、Z 的波形边沿判断正确，得3分，错一个，扣1分，扣完3分为止；每个上升沿和下降沿各0.5分，错1处扣0.5分，扣完7分为止。
北京邮电大学2008——2009学年第一学期《数字逻辑与数字系统》期末考试试题（A ）考试注意事项一、学生参加考试须带学生证或学院证明，未带者不准进入考场。
学生必须按照监考教师指定座位就坐。
二、书本、参考资料、书包等物品一律放到考场指定位置。
三、学生不得另行携带、使用稿纸，要遵守《北京邮电大学考场规则》，有考场违纪或作弊行为者，按相应规定严肃处理。
四、学生必须将答题内容做在试题答卷上，做在草稿纸上一律无效。
五、学生的姓名、班级、学号、班内序号等信息由教材中心统一印制。
考试 课程 数字逻辑与数字系统 考试时间 2009年1月13日 题号 一 二 三 四 五 六 七 八 总分满分 10 20 10 10 10 12 14 14 得分 阅卷 教师一、选择题（每小题1分，共10分。
）1． )D C B (B )B A (A F ++++==( )A .B B . A+BC . 1D .AB2．同步时序电路和异步时序电路比较，其差异在于后者（ ） A . 没有稳定状态 B . 没有统一的时钟脉冲控制 C . 输入数据是异步的 D . 输出数据是异步的 3．（10000011）8421BCD 的二进制码为（ ）。
A .( 10000011)2B .(10100100)2C . (1010011)2D . (11001011)24． 74LS85为四位二进制数据比较器。
如果只进行4位数据比较，那么三个级联输入端a<b 、a>b 、a=b 应为（ ）。
A . a<b 接地，a>b 接地，a=b 接地B . a<b 接高电平，a>b 接高电平，a=b 接高电平C . a<b 接高电平，a>b 接高电平，a=b 接地5． N 个触发器可以构成能寄存（ ）位二进制数码的寄存器。
A. NB. 2NC. 2ND. N 26．时序电路中对于自启动能力的描述是（ ）。
A . 无效状态自动进入有效循环，称为具有自启动能力。
数字逻辑期末考试题及答案一、选择题（每题2分，共20分）1. 以下哪个是数字逻辑中的基本逻辑门？A. 与门B. 或门C. 非门D. 所有选项都是答案：D2. 一个三输入的与门，当输入全为1时，输出为：A. 0B. 1C. 随机D. 无法确定答案：B3. 一个异或门的真值表中，当输入相同时，输出为：A. 1B. 0C. 随机D. 无法确定答案：B4. 下列哪个不是触发器的类型？A. SR触发器B. JK触发器C. D触发器D. AND触发器答案：D5. 在数字电路中，同步计数器和异步计数器的主要区别在于：A. 计数范围B. 计数速度C. 计数精度D. 计数方式答案：B6. 一个4位二进制计数器，其最大计数值为：A. 15B. 16C. 32D. 64答案：A7. 以下哪个不是数字逻辑设计中常用的简化方法？A. 布尔代数简化B. 卡诺图简化C. 逻辑门替换D. 逻辑表简化答案：C8. 在数字电路中，一个信号的上升沿指的是：A. 信号从0变为1的瞬间B. 信号从1变为0的瞬间C. 信号保持不变D. 信号在变化答案：A9. 一个D触发器的Q输出端在时钟信号上升沿时：A. 保持不变B. 翻转状态C. 跟随D输入端D. 随机变化答案：C10. 以下哪个不是数字逻辑中的状态机？A. Moore机B. Mealy机C. 有限状态机D. 无限状态机答案：D二、填空题（每空2分，共20分）11. 在布尔代数中，逻辑与操作用符号______表示。
答案：∧12. 一个布尔函数F(A,B,C)=A∨B∧C的最小项为______。
答案：(1,1,1)13. 在数字电路设计中，卡诺图是一种用于______的工具。
答案：布尔函数简化14. 一个4位二进制加法器的输出端最多有______位。
答案：515. 一个同步计数器在计数时，所有的触发器都______时钟信号。
答案：接收16. 一个JK触发器在J=K=1时，其状态会发生______。
D0 D1 D2 D3 D6 D7 D4D5一、填空题1、1011， 11002、线与3、04、高阻5、B ，16、恒为17、B8、)12,9,7,2(M ∏9、CD BD + 10、一位半加器 11、扇出系数 12、1024 13、2N 二、解：设三位奇偶校验器的三个输入为A ，B ，C ，输出为Y ，由题意列出真值表如下：由此可画出用74LS138和与非门实现的逻辑电路如下：三、解：00 01 11 10 00 01 11 101 1 0 0 0 0 1 0 1 0 0 0 011将数据选择器的A2，A1，A0 分别接A ，B ，C ，并将Y 表示为FAB C00 01 11 10 0 0 1 0 1 111可见，7421)7,4,2,1(m m m m m Y =∑=CDAB()0)TF ABC DDDD =四、五、解：六、解：两个161构成模为256的可编程分频器，使用Oc 同步置数，所以有 预置值+分频系数=256， 因此：（1）若预置值I 7~I 0=11110000=240，则分频系数（即模值）M=16， （2）若要求分频系数M=80，则预置值I 7 ~I 0=176=10110000B000100 010 101 011 111110 001 状态图：时序图： ⎪⎩⎪⎨⎧↑=↓=↓=+++CP Q Q 01001111212n n n n n n Q Q Q Q Q Q 状态方程：2n Q 1n Q 0n Q 12+n Q 11+n Q 10n Q + 时钟条件0 0 0 0 0 1CP0 0 0 1 0 1 0 CP0 CP1 0 1 0 0 1 1CP00 1 1 1 0 0CP0 CP1 CP2 1 0 0 1 0 1CP0 1 0 1 1 1 0CP0 CP1 1 1 0 1 1 1 CP01 1 1 0 0 0 CP0 CP1 CP2状态表： 210Q Q Q七、解：电路中194移位寄存器的S0固定接1，而S1=Q0Q2，当Q0和Q2均为1时，S1=1，下个时钟到来后将置入0111状态，否则S1=0，下个时钟到来后进行右移操作，并且2Q S R 。
数字逻辑a 卷答案一、选择题（本大题共10小题，每小题2分，共20分）1-5 BBAAB6-10 CBAAD二、简答题（本大题共4小题，每小题7.5分，共30分）1、答：（1）、由实际问题列真值表（2）、列代数式或添卡诺图（3）、化简（4）、画逻辑图2、答：AB C A F +=3、答：由于竞争而在电路输出端可能产生尖峰脉冲的现象叫竞争－冒险现象。
消除竞争－冒险现象的常用方法有：接入滤波电容，引入选通脉冲，修改逻辑设计。
4、答：B A B A F +=三、分析题（本大题共3小题，每小题10分，共30分）1、分析以下电路，说明电路功能。
（10分）解： C A BC B A Y CB A S ++=⊕⊕= 2分该组合逻辑电路是全减器。
以上8分2、分析以下电路，说明电路功能。
（10分）解：该电路是异步2位二进制减法计数器（1分）3、分析以下电路，说明电路功能。
（10分）解：101Q Q D = ， 10Q D = ， 10Q Q Z = 3分4分2分该电路是3进制减法计数器1分四、设计题（本大题共2小题，每小题10分，共20分）1、设计一个带控制端的组合逻辑电路，控制端X=0时，实现F=A+B，控制端X=1时，F=，请用74LS138 和必要的门电路实现。
(10分)实现AB解：（1）、真值表（4分）（2）、代数式：（3分）∑，，，F，m=)651(，432（3）、画电路图：（3分）2、画出符合以下关系的010序列检测器的状态转换图，X为序列输入，Z为检测输出。
(10分)X：1010101010Z：0001000100解：设S0：输入1，S1：输入0，S2：输入01，S3：输入010这里：S3 与S2等价。
《数字逻辑设计及应用》期末考试卷一．单项选择题（每题1分，共10分）1．表示任意两位无符号十进制数需要( )二进制数。
A．6B．7C．8D．92．余3码10001000对应的2421码为( )。
A．01010101B.10000101C.10111011D.111010113．补码1．1000的真值是( )。
A． +1.0111B. -1.0111C. -0.1001D. -0. 10004．标准或-与式是由( )构成的逻辑表达式。
A．与项相或B. 最小项相或C. 最大项相与D.或项相与5.根据反演规则，的反函数为( )。
A.B.C.D.6．下列四种类型的逻辑门中，可以用( )实现三种基本运算。
A. 与门B. 或门C. 非门D. 与非门7．将D触发器改造成T触发器，图1所示电路中的虚线框内应是( )。
A.或非门B. B. 与非门C.C. 异或门D.D. 同或门8．实现两个四位二进制数相乘的组合电路，应有( )个输出函数。
A． 8B. 9C. 10D. 119．要使JK触发器在时钟作用下的次态与现态相反，JK端取值应为( )。
A．JK=00B. JK=01C. JK=10D. JK=1110．设计一个四位二进制码的奇偶位发生器（假定采用偶检验码），需要( )个异或门。
A．2B.3C. C. 4D. D. 5二．判断题（判断各题正误，正确的在括号内记“∨”,错误的在括号内记“×”,并在划线处改正。
每题2分，共10分）1．原码和补码均可实现将减法运算转化为加法运算。
对错2．逻辑函数则。
对错3．化简完全确定状态表时，最大等效类的数目即最简状态表中的状态数目。
对错4．并行加法器采用先行进位（并行进位）的目的是简化电路结构。
对错5. 图2所示是一个具有两条反馈回路的电平异步时序逻辑电路。
对错三．多项选择题(从各题的四个备选答案中选出两个或两个以上，并将其代号填写在题后的括号内，每题2分，共10分)1．小数“0”的反码形式有( )。
大学《数字电路与逻辑设计》试题一、选择、填空、判断题（30分，每空1分）1.和CMOS相比，ECL最突出的优势在于D 。
A.可靠性高B. 抗干扰能力强B.功耗低 D. 速度快2.三极管的饱和深度主要影响其开关参数中的C 。
A.延迟时间t dB. 上升时间t rC. 存储时间t sD. 下降时间t f3.用或非门组成的基本RS触发器的所谓“状态不确定”是发生在R、S 上加入信号D 。
A.R=0, S=0B. R=0, S=1C. R=1, S=0D. R=1, S=14.具有检测传输错误功能的编码是：C 。
A. 格雷码B. 余3码C. 奇偶校验码5.运用逻辑代数的反演规则，求函数F=A̅[B+(C̅D+E̅G)]的反函数F̅：B 。
A.A+B̅C+D̅E+GB.A+B̅(C+D̅)(E+G̅)C.A̅+B(C̅+D)(E̅+G)6.下列叙述中错误的有：C 。
A. 逻辑函数的标准积之和式具有唯一性。
B. 逻辑函数的最简形式可能不唯一。
C. 任意两不同的最小项之和恒等于1。
7. 函数F=(A+B+C̅)(A ̅+D)(C+D)(B+D+E)的最简或与式为：A 。
A.F=(A+B+C ̅)(A ̅+D)(C+D)B.F=(A+B+C ̅)(A ̅+D)C.F=ABC̅+A ̅D+CD 8. 逻辑函数F (A,B,C,D )=∑(1,3,4,5,6,8,9,12,14)，判断当输入变量ABCD 分别从(1) 0110→1100，(2) 1111→1010时是否存在功能冒险：B 。
A. 存在，存在 B. 不存在，存在C.不存在，不存在9. 对于K ＝3的M 序列发生器，反馈函数为Q 2⊕Q 0，则产生M 序列：C 。
A. 1010100 B. 1110101 C. 111010010. 在进行异步时序电路的分析时，由于各个触发器的时钟信号不同，因此我们应该把时钟信号引入触发器的特征方程，对于D 触发器，正确的是：A 。
………密………封………线………以………内………答………题………无………效……电子科技大学2012 -2013学年第二学期期末考试 A 卷课程名称：_数字逻辑设计及应用__ 考试形式：闭卷考试日期：20 13 年07 月05 日考试时长：_120___分钟课程成绩构成：平时30 %，期中30 %，实验0 %，期末40 %本试卷试题由___七__部分构成，共__7___页。
I. Fill out your answers in the blanks (3’ X 10=30’)1. If a 74x138 binary decoder has 110 on its inputs CBA, the active LOW output Y5 should be ( 1 or high ).2. If the next state of the unused states are marked as “don’t-cares” when designing a finite state machine, this approach is called minimal ( cost ) approach.3.The RCO_L of 4-bit counter 74x169 is ( 0 or low ) when counting to 0000 in decreasing order.4. To design a "001010" serial sequence generator by shift registers, the shift register should need ( 4 ) bit at least.5. One state transition equation is Q*=JQ’+K’Q. If we use T flip-flop with enable to complete the equation，the enable input of T flip-flop should have the function EN=( JQ’+KQ ).6. A 4-bit Binary counter can have ( 16 ) normal states at most, 4-bit Johnson counter with no self-correction can have ( 8 ) normal states, 4-bit linear feedback shift-register (LFSR) counter with self-correction can have ( 16 ) normal states.7. If we use a ROM, whose capacity is 16 × 4 bits, to construct a 4-bit binary code to gray code converter, when the address inputs are 1001, ( 1101 ) will be the output.8. When the input is 10000000 of an 8 bit DAC, the corresponding output voltage is 2V. The output voltage is ( 3.98 ) V when the input is 11111111.………密………封………线………以………内………答………题………无………效……II. Please select the only one correct answer in the following questions.(2’ X 5=10’)1. If a 74x85 magnitude comparator has ALTBIN=1, AGTBIN=0, AEQBIN=0, A3A2A1A0=1101, B3B2B1B0=0111 on its inputs, the outputs are (D ).A) ALTBOUT=0, AEQBOUT=0, AGTBOUT=0 B) ALTBOUT=1, AEQBOUT=0, AGTBOUT=0 C) ALTBOUT=1, AEQBOUT=0, AGTBOUT=1D) ALTBOUT=0, AEQBOUT=0, AGTBOUT=12. As shown in Figure 1, what would the outputs of the 4-bit adder 74x283 be ( B ) when A3A2A1A0=0100, B3B2B1B0=1110 and S/A=1. A) C4=1, S3S2S1S0=0010 B) C4=0, S3S2S1S0=0110C) C4=0, S3S2S1S0=1010D) C4=0, S3S2S1S0=1110Figure 13. Which of the following statements is INCORRECT? ( A )A) A D latch is edge triggered and it will follow the input as long as the control input C is activelow.B) A D flip flop is edge triggered and its output will not change until the edge of the controllingCLK signal.C) An S-R latch may go into metastable state if both S and R are changing from 11 to 00simultaneously.D) The pulse applying to any input of an S -R latch must meet the minimum pulse width requirement. 4. The capacity of a memory that has 13 bits address bus and can store 8 bits at each address is ( B ). A) 8192 B) 65536 C) 104 D) 256………密………封………线………以………内………答………题………无………效……5. Which state in Figure 2 is NOT ambiguous ( C ).A) A B) B C) C and D D) CFigure 2III. Analyze the sequential-circuit as shown in Figure 3,D Flip-Flop with asynchronous preset and clear inputs. [15’]1.Write out the excitation equations, transition equations and output equation. [5’]2.Assume the initial state Q2Q1=00, complete the timing diagram for Q2 ,Q1 and Z. [10’]Figure 3参考答案：激励方程: D1=Q2/，D2= Q1转移方程：Q1*= D1=Q2/，Q2*=D2= Q1输出方程：Z= (CLK+Q2)/………密………封………线………以………内………答………题………无………效……IV. Analyze the sequential-circuit as shown below, which contains two 74x163 4-bit binary counter.[15’]1. Write out the logic expression LD_L for U 1 and CLR_L for U2.[4’]2. Assume the initial state is 310, write out the state sequence for the circuit. [8’]3. Describe the modulus for the circuit. [3’]参考答案：………密………封………线………以………内………答………题………无………效……1. LD_L=Q3/, CLR_L=(Q5Q4Q3)/2. 状态序列：十六进制数表示：03,...08,13,...18,23,...28,33,...38,03, (08)或十进制数表示：3,...8,19,...24,35,...40,51,...56,3, (8)3. m=24V. Design a sequence signal generator with self-correcting to generate a serial output sequence of 101100, using a 74x194 and a 74x151.[15’]1.List the transition table .[4’]2.Write out the canonical sum of feedbackfunction LIN. [4’]3.Draw the circuit diagram.[7’]参考答案：1.转移表如右表所示。
2. 反馈函数LIN=D0=∑m(0,2,4,5)3. 电路图连接如下图所示。
………密………封………线………以………内………答………题………无………效……VI. Write out the state/output table for a Mealy machine that can detect the pattern 10101 or10111 . The output Z=1 when the pattern is detected. Your model should also be able to detect overlapping sequences. (10’)………密………封………线………以………内………答………题………无………效……VII. Design a code converter with 2421 code to 8421 code ，using a 74x85, a 74x283 and some gatesif needed. [10’]参考答案：电路图连接如下图所示。
