EDA课程设计_数字时钟(闹钟)设计

EDA综合课程设计-数字时钟设计一、题目要求1、功能1）具有时、分、秒计数显示功能，以24小时循环计时。

2）时钟计数显示时有LED灯的花样显示。

3）具有调节小时、分钟、秒及清零的功能。

4）具有整点报时功能。

2、总体方框图3、性能指标及功能设计1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。

2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。

我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。

3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。

可以根据我们自己任意时间的复位。

4）蜂鸣器在整点时有报时信号产生，蜂鸣器报警。

产生“滴答.滴答”的报警声音。

5）LED灯在时钟显示时有花样显示信号产生。

即根据进位情况，LED不停的闪烁，从而产生“花样”信号。

根据总体方框图及各部分分配的功能可知，本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。

采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。

显示：小时采用24进制，而分钟均是采用6进制和10进制的组合。

数字时钟系统顶层原理图多功能数字时钟的课程设计报告1、本设计可以实现的功能1）具有时、分、秒计数显示功能，以24小时循环计时。

2）时钟计数显示时有LED灯的花样显示。

3）具有调节小时、分钟及清零的功能。

4）具有整点报时功能。

2、初步设计的总体方框图3、性能指标及功能设计1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。

EDA课程设计报告设计题目：数字时钟的设计班级：电气工程及其自动化姓名：学号：日期：2014年6月15日目录摘要一、课程设计任务及要求 (3)1.1实验目的 (3)1.2功能设计 (4)二、整体设计思想 (4)2.1性能指标及功能设计 (4)2.2总体方框图 (4)三、详细设计 (5)3.1数字时钟的结构： (5)3.2控制模块的结构 (5)3.3.1按键处理模块 (6)3.3.2定时时钟模块 (6)3.3.3扫描时钟模块 (6)3.3.4定时计数模块 (6)3.3.5显示控制模块 (7)四、主程序 (7)五、实验步骤 (14)5.1工程建立及存盘14 5.2时序仿真14 5.3引脚锁定14 5.4硬件测试15 5.5实验结果15结束语15参考文献16EDA技术实现的数字电子时钟设计作者：指导老师：摘要EDA技术在硬件实现方面融合了大规模集成电路制造技术，IC版图设计技术、ASIC测试与封装技术、FPGA /CPLD编程下载技术、自动检测技术等；EDA技术为现代电子理论和设计的表达与实现提供了可能性。

在现代技术的所有领域中，纵观许多得以飞速发展的科学技术，多为计算机辅助设计，而非自动化设计。

显然，最早进入设计自动化的技术领域之一是电子技术，这就是为什么电子技术始终处于所有科学技术发展最前列的原因之一。

不难理解，EDA技术已不是某一学科的分支，或某种新的技能技术，应该是一门综合性学科。

它融合多学科于一体，打破了软件和硬件间的壁垒，是计算机的软件技术与硬件实现、设计效率和产品性能合二为一，它代表了电子设计技术合应用激活速的发展方向。

电子时钟以成为人们常生活中数字电子钟一般由振荡器，分频器，译码器，显示器等部分组成。

电子时钟的应用非常广泛，应用于人家庭或车站、剧场、办公室等公共场所，给人们的生活，学习，工作，娱乐带来极大的便利，尽管目前市场上以有现成电子时钟集成电路芯片，价格便宜这些都是数字电路中最基本的，应用最广的电路。

电子钟eda课程设计一、课程目标知识目标：1. 学生理解电子钟的基本工作原理，掌握EDA工具的使用方法；2. 学生掌握数字电路设计的基本流程，能运用Verilog HDL语言进行简单电子时钟的设计；3. 学生了解电子时钟各模块的功能，如分频器、计数器、显示驱动等。

技能目标：1. 学生能运用EDA工具进行电子时钟的原理图绘制、仿真和布局布线；2. 学生通过实际操作，提高动手能力，培养解决问题的能力；3. 学生能够进行小组合作，进行项目分工与协作，培养团队协作能力。

情感态度价值观目标：1. 学生培养对电子技术的兴趣，激发学习热情，形成积极的学习态度；2. 学生通过课程学习，认识到科技对社会发展的作用，培养创新精神和责任感；3. 学生在课程实践中，学会尊重事实，严谨求实，树立正确的价值观。

课程性质：本课程为实践性较强的电子技术课程，结合学生特点和教学要求，注重理论与实践相结合，培养学生实际操作能力和团队协作能力。

学生特点：学生具有一定的电子技术基础和编程能力，对实际操作有较高的兴趣，喜欢探索新知识。

教学要求：课程要求学生在掌握基本理论知识的基础上，注重实践操作，通过项目实践提高综合运用所学知识解决实际问题的能力。

教师需引导学生主动参与，鼓励学生提问和思考，以实现课程目标。

二、教学内容1. 电子钟原理概述：讲解电子钟的基本工作原理，包括晶振振荡器、分频器、计数器、显示驱动等模块的功能和相互关系。

教材章节：第一章 电子时钟概述2. EDA工具使用：介绍EDA工具的基本操作，如原理图绘制、仿真、PCB布局布线等。

教材章节：第二章 EDA工具使用3. Verilog HDL语言基础：讲解Verilog HDL的基本语法和编程方法，为后续电子时钟设计奠定基础。

教材章节：第三章 Verilog HDL语言基础4. 电子时钟设计与实现：引导学生运用所学知识，进行电子时钟的原理图设计、仿真、编程、调试等。

教材章节：第四章 电子时钟设计与实现5. 课程实践：组织学生进行小组项目实践，分工合作完成电子时钟的设计与制作。

eda智能闹钟课程设计一、课程目标知识目标：1. 学生能理解EDA智能闹钟的基本原理，掌握其电路组成和工作机制。

2. 学生能运用所学的电子元件，设计并搭建一个简易的EDA智能闹钟。

3. 学生了解时间计算、闹钟设定等基本概念，并能运用到实际操作中。

技能目标：1. 学生掌握电路图的阅读和绘制方法，能够根据电路图搭建电路。

2. 学生能够运用编程软件，编写简单的闹钟程序，实现闹钟的基本功能。

3. 学生通过小组合作，培养沟通协调、问题解决和团队协作能力。

情感态度价值观目标：1. 学生培养对电子科技的兴趣，激发创新精神和实践能力。

2. 学生在课程中认识到科技对生活的改变，提高对科技发展的关注。

3. 学生通过课程学习，增强环保意识，培养节能降耗的观念。

课程性质：本课程为电子技术实践课程，结合理论知识和实际操作，培养学生的动手能力和创新能力。

学生特点：五年级学生，对新鲜事物充满好奇，动手能力强，具备一定的团队合作能力。

教学要求：结合学生的特点，注重理论与实践相结合，鼓励学生动手实践，培养创新思维和问题解决能力。

将课程目标分解为具体的学习成果，便于教学设计和评估。

二、教学内容本课程教学内容分为以下三个部分：第一部分：基本原理与元件认识1. 闹钟原理：讲解闹钟的基本工作原理，如计时、闹铃等。

2. 电子元件：学习常用电子元件，如电阻、电容、二极管、三极管等，并了解其作用。

3. 电路图阅读：学会阅读简单的电路图，了解电路的连接方式。

第二部分：EDA智能闹钟设计与搭建1. 设计思路：讨论智能闹钟的设计思路，明确功能需求。

2. 编程软件：学习使用编程软件，如Arduino，编写闹钟程序。

3. 电路搭建：根据电路图，搭建智能闹钟的硬件电路。

第三部分：实践操作与优化1. 功能测试：测试智能闹钟的基本功能，如闹钟设定、时间显示等。

2. 程序优化：根据测试结果，优化程序，提高闹钟的稳定性。

3. 小组讨论：以小组为单位，分享设计心得，探讨改进方案。

E D A课程设计学院:电气信息学院专业年级:通信工程2013级姓名:学号课题: EDA课程设计指导老师:日期：2016年7月6日第一章多功能数字钟的设计1、设计任务了解数字钟的工作原理，进一步熟悉VHDL语言编写驱动七段数码管显示代码，并且掌握用多进程的方式实现一个综合性的程序。

最终实现硬件和软件多功能数字钟的设计。

（1）显示的格式为小时-分钟-秒钟，是24小时制，整点报时时间为5秒，级从整点前5秒钟开始进行报时提示，LED灯开始闪烁，过整点后，停止闪烁。

（2）系统时钟选择时钟模块的10KHz，要得到1Hz时钟信号，必须对系统时钟进行10000次分频。

（3）调整时间的按键用按键模块的S1和S2，S1调节小时，每按下一次，小时增加一个小时，S2调节分钟，每按下一次，分钟增加一分钟。

另外用S8按键作为系统时钟复位，复位后全部显示00-00-00。

2、方案设计2.1软件设计方案用VHDL语言编写程序实现设计内容中需要实现的功能。

将编写好的VHDL的程序加载到硬件电路中，从而驱动七段数码管时间，并用按键控制时间的变化，用软件仿真验证实验结果。

2.2硬件设计方案在软件方案实现的基础上，将已经运行成功的程序，将结果烧制到硬件电路中，最后生成顶层电路原理图。

3、设计的具体实现3.1设计步骤3.1.1打开QUARTUSII软件，新建一个工程3.1.2建完工程之后，再新建一个VHDL File，打开VHDL编辑器对话框；3.1.3按照自己设计方案，在VHDL编辑窗口编写VHDL程序；(程序见附录) 3.1.4编写完VHDL程序后，保存在自己新建的文件夹在D盘的目录下；3.1.5对自己编写的VHDL程序进行编译仿真，对程序的错误进行修改，直到完全通过编译和仿真；3.1.6仿真无误后，依照按键开关、数码管、LED灯与FPGA的管脚连接表进行管脚分配。

分配完成后，在进行编译一次，以使管脚分配生效；3.1.7用下载电缆通过JTAG口将对应的sof文件加载到FPGA中，观察设计结果是否和自己的编程思想一致。

课程设计任务书设计题目1：数码管显示数字钟设计院（系）分管领导：教研室主任：指导教师：2017年6月23日目录第1章引言 0第2章电路原理 0第3章程序设计 (1)顶层模块设计 (2)时钟分频模块设计 (2)按键驱动模块设计 (2)时钟计数模块设计 (3)整点报时模块 (4)LED灯花腔显示模块 (5)数码管显示模块设计 (6)第4章调试、测试分析及结果 (7)调试 (7)测试分析 (8)结果 (9)第5章小结 (10)参考文献 (11)附录电路图及程序 (12)第1章引言EDA是电子设计自动化(Electronic Design Automation)的缩写，在20世纪60年代中期从运算机辅助设计(CAD)、运算机辅助制造(CAM)、运算机辅助测试(CAT)和运算机辅助工程(CAE)的概念进展而来的。

EDA技术确实是以运算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL或Verilog HDL完成设计文件，然后由运算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直相当于特定目标芯片的适配编译、逻辑映射和编程下载等工作。

EDA技术的显现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。

Verilog HDL是一种描述语言，以来描述硬件的结构和行为的语言，用它能够表示逻辑电路图、，还能够表示数字逻辑系统所完成的逻辑功能。

这次课程设计咱们运用QuartusⅡ那个软件，利用Verilog HDL语言进行编程。

数字钟是一种用数字电路技术实现时、分、秒计时的钟表。

与机械钟相较具有更高的准确性和直观性，具有更长的利用寿命，已取得普遍的利用。

数字钟的设计方式有许多种，例如可用中小规模集成电路组成电子钟，也能够利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟，还能够利用单片机来实现电子钟等等。

这些方式都各有其特点，其中利用单片机实现的电子钟具有编程灵活，以便于功能的扩展。

数字钟一、【课题要求】1.设计一个能显示1/10秒、秒、分、时的12小时数字钟。

2.熟练掌握各种计数器的使用。

3.能用计数器构成十进制、六十进制、十二进制等所需进制的计数器。

4.能用低位的进位输出构成高位的计数脉冲。

<注意>1、时钟源使用频率为0.1HZ的连续脉冲。

2、设置两个按钮，一个供“开始”及“停止”使用，一个供系统“复位”用。

3、时钟显示使用数码管显示。

4、“时显示”部分注意12点后显示1点。

5、注意各部分的关系，由低位到高位逐级设计、调试。

二、【分析与设计】数字钟是计数器的综合应用，数字钟由十分之一秒、秒钟、分钟、时钟组成，十分之一秒由十进制计数器74160组成，秒钟由六十进制计数器构成，分钟由六十进制计数器，时钟由十二进制计数器构成。

该数字钟程序的底层文件主要有六进制计数器模块、六十进制计数器模块和十二进制模块，对各模块进行封装，供顶层文件调用，各模块有VHDL文本设计及原理图设计。

输入端clk是连续脉冲，clrn是高电平系统复位，en是高电平使能端，输出端是十分之一秒位、秒钟个位、秒钟十位、分钟个位、分钟十位、时钟个位、时钟十位，最后由7个数码管显示各位的值。

该数字钟程序的底层文件主要有六进制计数器模块、六十进制计数器模块和十二进制模块，对各模块进行封装，供顶层文件调用，各模块有VHDL 文本设计及原理图设计。

程序框图：十分之一秒 秒钟 分钟 小时三、【程序代码及原理图】 1、六进制计数器VHDL 代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY cout6 ISPORT(clk,en,clrn,load:IN STD_LOGIC;date:IN STD_LOGIC_VECTOR(2 DOWNTO 0); cnt:OUT STD_LOGIC_VECTOR(2 DOWNTO 0); co:OUT STD_LOGIC ); END cout6;ARCHITECTURE behave OF cout6 ISSIGNAL q:STD_LOGIC_VECTOR(2 DOWNTO 0); BEGINco<='1' WHEN((q="101")AND(en='1'))ELSE'0'; PROCESS(en,clk) BEGINIF clrn='0' THEN q<="000";ELSIF(clk'event and clk='1') THENIF load='0' THEN q<=date;ELSIF en='1' THEN q<=q+1;IF(q="101")THEN q<="000";END IF;END IF;END IF;END PROCESS;cnt<=q;END behave;波形仿真：2、六十进制计数器原理图：波形仿真：3、十二进制计数器VHDL代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY cout12 ISPORT(clk,clrn,ldn,en:IN STD_LOGIC;ha:IN STD_LOGIC_VECTOR(3 DOWNTO 0); hb:IN STD_LOGIC;qa:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); qb:out STD_LOGIC);END cout12;ARCHITECTURE behav OF cout12 ISSIGNAL q:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL b:STD_LOGIC;SIGNAL a:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINPROCESS(en,clk)BEGINIF clrn='0' THENq<="0000";ELSIF(clk'event and clk='1') THEN IF ldn='0' THENb<=hb;a<=ha;ELSIF en='1' THENq<=q+1;IF(q="1011")THENq<="0000"; END IF;END IF;END IF;CASE q ISWHEN"0000"=>b<='1';a<="0010"; WHEN"0001"=>b<='0';a<="0001"; WHEN"0010"=>b<='0';a<="0010"; WHEN"0011"=>b<='0';a<="0011"; WHEN"0100"=>b<='0';a<="0100"; WHEN"0101"=>b<='0';a<="0101"; WHEN"0110"=>b<='0';a<="0110"; WHEN"0111"=>b<='0';a<="0111"; WHEN"1000"=>b<='0';a<="1000"; WHEN"1001"=>b<='0';a<="1001"; WHEN"1010"=>b<='1';a<="0000"; WHEN"1011"=>b<='1';a<="0001"; WHEN OTHERS =>NULL;END CASE;END PROCESS;qa<=a;qb<=b;END ARCHITECTURE behav;波形仿真：4、数字钟原理图：波形仿真：四、【结果与测试】根据六进制的波形图判断出六进制的设计正确，实现了0~5的计数，并且在5处产生进位，将六进制进行封装与十进制74160根据原理图设计成六十进制计数器，然后将它进行封装，根据六十进的波仿真图可以看出实现了0~59的计数，并且在59处产生进位，然后将它进行封装。

多功能数字时钟设计说明:1．系统顶层框图:各模块电路功能如下:1.秒计数器、分计数器、时计数器组成最基本的数字钟,其计数输出送7段译码电路由数码管显示.2.基准频率分频器可分频出标准的1HZ频率信号,用于秒计数的时钟信号;分频出4HZ频率信号,用于校时、校分的快速递增信号;分频出64HZ频率信号,用于对按动“校时”,“校分”按键的消除抖动.2.多功能数字钟结构框图:一、系统功能概述已完成功能1.完成时／分／秒的依次显示并正确计数,利用六位数码管显示;2.时／分／秒各段个位满10正确进位,秒／分能做到满60向前进位,有系统时间清零功能;3.定时器:实现整点报时,通过扬声器发出高低报时声音;4.时间设置,也就是手动调时功能:当认为时钟不准确时,可以分别对分／时钟进行调整;5.闹钟:实现分/时闹钟设置,在时钟到达设定时间时通过扬声器响铃.有静音模式.待改进功能:1. 系统没有万年历功能,正在思考设计方法.2. 应添加秒表功能.二、系统组成以及系统各部分的设计1.时计数模块时计数模块就是一个2位10进制计数器,记数到23清零.VHDL的RTL描述如下:----cnt_h.vhdlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt_h isport(en,clk,clr:in std_logic;dout:out std_logic_vector(7 downto 0);c:out std_logic);end cnt_h;architecture rtl of cnt_h issignal t:std_logic_vector(7 downto 0);beginprocess(en,clk,clr)variable t:std_logic_vector(7 downto 0);beginif en='1' then --异步使能if clk 'event and clk='1' thent:=t+1;if t(3 downto 0)=X"A" then --个位等于10则十位加1t(7 downto 4):=t(7 downto 4)+1;t(3 downto 0):=X"0"; --个位清零end if;if t>X"23" then --大于23清零t:=X"00";end if;end if;if clr='1' then --异步清零t:=X"00";end if;end if;dout<=t;end process;end rtl;时计数器模块仿真波形如下从仿真波形可知,当计数到23时,下一个时钟上升沿到来时就清零了,符合设计要求.时计数模块框图如下2.分及秒计数模块分及秒计数模块也是一个2位10进制计数器,记数到59清零.VHDL的RTL描述如下:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt_s isport(en,clk,clr:in std_logic;dout:buffer std_logic_vector(7 downto 0);c:out std_logic);end cnt_s;architecture rtl of cnt_s isbeginprocess(en,clk,clr)beginif en='1' thenif clr='1' then --异步清零dout<=X"00";elsif clk 'event and clk='1' thenif dout(3 downto 0)<9 thendout(3 downto 0)<=dout(3 downto 0)+1;c<='0';elsif dout(7 downto 4)<5 thendout(3 downto 0)<=X"0";dout(7 downto 4)<=dout(7 downto 4)+1;elsedout<=X"00";c<='1';end if;end if;else dout<="ZZZZZZZZ";end if;end process;end rtl;分和秒计数器模块仿真波形如下从仿真波形可知,当计数到59时,下一个时钟上升沿到来时就清零了,并且产生进位信号,符合设计要求.分和秒计数模块框图如下3.按键消抖动模块按键消抖动有很多方案,这里选择的是计数消抖,即只当有效电平到来后开始计数,当计数值大于一定值后再输出该有效电平,否则不输出,从而达到消抖目的. VHDL的RTL描述如下:library ieee;use ieee.std_logic_1164.all;entity haoin isport(din,clk:in std_logic;dout:out std_logic); end haoin;architecture rtl of haoin isbeginprocess(din)variable t: integer range 0 to 63:=0;beginif din='1' thenif clk 'event and clk='1'thent:=t+1;if t>10 thendout<='1';t:=t-1;else dout<='0';end if;end if;else dout<='0';t:=0;end if;end process;end rtl;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ring isport(clk: in std_logic;clk500: in std_logic;clk1k:in std_logic;beep:out std_logic);end ring;architecture rtl of ring isbeginprocess(clk)variable t: std_logic;variable n: integer range 0 to 15:=0;beginif clk 'event and clk='1' thent:=not t;n:=n+1;end if;if t='1' and n<11 thenbeep<=clk500;elsif n=11 thenbeep<=clk1k;else beep<='Z';end if;end process;end rtl;library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;entity clock isport(SA: in std_logic;SB: in std_logic;SC: in std_logic;SD: in std_logic;clk1: in std_logic;dout: buffer std_logic_vector(23 downto 0);--seg_data:out std_logic_vector(7 downto 0);--seg_co米:out std_logic_vector(3 downto 0);beep: out std_logic--led:out std_logic_vector(3 downto 0));end entity clock;architecture rtl of clock isco米ponent cnt_s isport(en,clk,clr:in std_logic;dout:buffer std_logic_vector(7 downto 0);c:out std_logic);end co米ponent;co米ponent cnt_h isport(en,clk,clr:in std_logic;dout:buffer std_logic_vector(7 downto 0));end co米ponent;--co米ponent seg米ain is--port(clk,reset_n:in std_logic;--datain:in std_logic_vector(15 downto 0);--seg_data:out std_logic_vector(7 downto 0);--seg_co米:out std_logic_vector(3 downto 0));--end co米ponent;--co米ponent ring is--port( en: in std_logic;-- clk: in std_logic;--clk500: in std_logic;--clk1k:in std_logic;--beep:out std_logic);--end co米ponent;co米ponent haoin isport(din,clk:in std_logic;dout:out std_logic);end co米ponent;co米ponent naoling isport (h,米:in std_logic_vector(7 downto 0);clk4hzh,clk4hz米:in std_logic;sys_en,sys_rst:in std_logic;h_o,米_o: out std_logic_vector(7 downto 0);beep:out std_logic);end co米ponent;signal reg_h:std_logic_vector(7 downto 0);signal reg_米:std_logic_vector(7 downto 0);signal reg_s:std_logic_vector(7 downto 0);signal reg_米_s:std_logic_vector(7 downto 0):=X"59"; signal reg_米_米:std_logic_vector(7 downto 0):=X"59";signal reg_米_h:std_logic_vector(7 downto 0):=X"59";signal clk_h:std_logic;signal clk_米:std_logic;signal clk_s:std_logic;signal c_s :std_logic;signal c_米:std_logic;signal c_h :std_logic;signal sys_clk1:std_logic;signal sys_clk4:std_logic;signal sys_clk64:std_logic;signal sys_clk500:std_logic;signal sys_clk1k:std_logic;signal clki:integer:=750000;signal sys_rst:std_logic:='0';signal sys_en:std_logic:='1';signal clk_ring,米h:std_logic;signal SAc,SBc,SCc,SDc:std_logic;signal en_r:std_logic;signal NL_reg_h,NL_reg_米:std_logic_vector(7 downto 0);signal NL_ring:std_logic;signal sys_clk4_NL_h,sys_clk4_NL_米:std_logic;beginh:cnt_h port 米ap(en=>sys_en,clk=>clk_h,clr=>sys_rst,dout=>reg_h);米:cnt_s port 米ap(en=>sys_en,clk=>clk_米,clr=>sys_rst,dout=>reg_米,c=>c_米);s:cnt_s port 米ap(en=>sys_en,clk=>sys_clk1,clr=>SCc,dout=>reg_s,c=>c_s);--sled:seg米ain port 米ap(clk=>clk1,reset_n=>SCc,seg_data=>seg_data,seg_co 米=>seg_co米,datain=>dout(15 downto 0));--ring0:ring port 米ap(en=>en_r,clk=>clk_ring,clk500=>sys_clk500,clk1k=>sys_clk1k,beep=>beep); haoin1:haoin port 米ap( SA,sys_clk64,SAc);haoin2:haoin port 米ap( SB,sys_clk64,SBc);haoin3:haoin port 米ap( SC,sys_clk64,SCc);haoin4:haoin port 米ap( SD,sys_clk64,SDc);NL:naoling port 米ap(beep=>NL_ring,h=>reg_h,米=>reg_米,clk4hzh=>sys_clk4_NL_h,clk4hz米=>sys_clk4_NL_米,sys_en=>sys_en,sys_rst=>sys_rst,h_o=>NL_reg_h,米_o=>NL_reg_米);beep<=clk_ring and 米h;--led<=reg_s(3 downto 0);p_sys_clk:process(clk1)variable t1,t4,t64,t500,t1k:integer range 0 to 50000000;beginif clk1 'event and clk1='1' thent1:=t1+1;t4:=t4+1;t64:=t64+1;t500:=t500+1;t1k:=t1k+1;if t1=clki/2 thent1:=0;sys_clk1<=not sys_clk1;end if;if t4=clki/8 thent4:=0;sys_clk4<=not sys_clk4;end if;if t64=clki/128 thent64:=0;sys_clk64<=not sys_clk64;end if;if t500=clki/1000 thent500:=0;sys_clk500<=not sys_clk500;end if;if t1k=clki/2000 thent1k:=0;sys_clk1k<=not sys_clk1k;end if;end if;end process p_sys_clk;p_c:process(SAc,SBc,SCc,SDc)beginif SAc='1' and SDc='0' thenclk_h<=sys_clk4;elseclk_h<=c_米;end if;if SAc='1' and SDc='1' thensys_clk4_NL_h<=sys_clk4;elsesys_clk4_NL_h<='0';end if;if SBc='1' and SDc='0'thenclk_米<=sys_clk4;elseclk_米<=c_s;end if;if SBc='1' and SDc='1'thensys_clk4_NL_米<=sys_clk4;elsesys_clk4_NL_米<='0';end if;if SDc='0' thendout(7 downto 0)<=reg_s;dout(15 downto 8)<=reg_米;dout(23 downto 16)<=reg_h;elsedout(7 downto 0)<="ZZZZZZZZ";dout(15 downto 8)<=NL_reg_米;dout(23 downto 16)<=NL_reg_h;end if;end process p_c;P_ring:process(reg_米,reg_s,sys_clk1k)variable clk_ring_t:std_logic;variable t:std_logic_vector(3 downto 0);beginif reg_米=X"59" and (reg_s=X"50" or reg_s=X"52" or reg_s=X"54" or reg_s=X"56" or reg_s=X"58") thenclk_ring_t:=sys_clk500;elsif reg_米=X"00" and reg_s=X"00" thenclk_ring_t:=sys_clk1k;else clk_ring_t:='Z';end if;if NL_ring='1' thenclk_ring_t:=sys_clk1k;end if;if sys_clk1k 'event and sys_clk1k='1' thent:=t+1;end if;if t>1 then 米h<='1';end if;clk_ring<=clk_ring_t;end process p_ring;end rtl;。

EDA设计（II）实验报告-数字电子钟实验报告：数字电子钟一、实验目的本实验旨在通过使用EDA设计软件，设计并实现一个具有时、分、秒功能的数字电子钟。

通过学习使用EDA工具，掌握数字电路设计的基本步骤和技巧，培养实践能力和创新思维。

二、实验原理数字电子钟是一种以数字形式显示时间的装置，它利用了时、分、秒的计时原理。

核心部分包括一个时钟发生器，用于产生标准时间信号，以及一个计数器，用于对时间进行计数并显示。

此外，还需要一些控制逻辑来控制时、分、秒的进位和显示。

三、实验步骤1.设计准备：在开始设计之前，首先明确设计要求和功能。

考虑到实验的复杂性和可实现性，我们采用最简单的电路结构，即基于计数器和译码器的数字电子钟。

2.绘制电路图：使用EDA设计软件（如Quartus II）绘制电路图。

首先创建新项目，然后添加必要的元件（如74LS192计数器、74LS248译码器等），并根据设计要求连接元件。

3.编写程序：使用硬件描述语言（如VHDL或Verilog）编写计数器和译码器的程序。

确保程序能够实现所需的功能，并进行仿真测试。

4.编译和下载：将程序编译成可下载的配置文件，然后下载到FPGA开发板上。

5.硬件测试：连接开发板到PC，启动程序，观察数字电子钟的显示情况。

检查时间是否准确，各部分功能是否正常。

6.性能评估：对数字电子钟的性能进行评估，包括计时精度、稳定性等指标。

根据评估结果对设计进行优化。

四、实验结果与分析1.设计结果：经过上述步骤，我们成功地设计并实现了一个基于FPGA的数字电子钟。

通过EDA软件和硬件描述语言，我们实现了计数器和译码器的功能，并完成了程序的编写和下载。

2.性能分析：经过测试，我们的数字电子钟具有较高的计时精度和稳定性。

时间显示准确，各部分功能正常。

这表明我们的设计是成功的。

3.优化方向：虽然我们的数字电子钟已经具有较好的性能，但仍有一些方面可以优化。

例如，可以考虑添加更多的功能，如闹钟、温度显示等；也可以进一步优化电路结构，降低成本和提高性能。

eda多功能数字时钟课程设计一、课程目标知识目标：1. 学生能理解数字时钟的基本原理，掌握EDA工具的使用方法，并运用相关电路知识设计多功能数字时钟。

2. 学生能够运用所学知识，分析并解释数字时钟电路中各个部分的功能及其相互关系。

3. 学生了解数字时钟在实际生活中的应用，理解其重要性。

技能目标：1. 学生能够运用EDA工具进行电路设计，具备实际操作能力。

2. 学生通过动手实践，培养解决实际问题的能力，提高创新意识和团队协作能力。

3. 学生能够运用所学知识，对数字时钟电路进行调试和优化。

情感态度价值观目标：1. 学生在学习过程中，培养对电子技术的兴趣，激发创新精神。

2. 学生通过团队合作，学会尊重他人，培养良好的沟通能力和团队精神。

3. 学生认识到科技发展对社会进步的重要性，树立正确的价值观。

课程性质：本课程为实践性较强的课程，结合理论教学，注重培养学生的动手能力和实际操作技能。

学生特点：学生具备一定的电子技术基础知识，对实践操作有较高的兴趣。

教学要求：教师需结合理论教学，指导学生进行实践操作，注重启发式教学，引导学生主动探究，提高学生的综合能力。

在教学过程中，关注学生的学习进度，及时调整教学策略，确保课程目标的实现。

通过课程学习，使学生能够将所学知识应用于实际生活中，提高学生的创新意识和实践能力。

二、教学内容本课程教学内容主要包括以下几部分：1. 数字时钟原理：讲解数字时钟的基本工作原理，包括时钟信号、计数器、显示驱动等组成部分。

2. EDA工具使用：介绍EDA工具的基本操作，如原理图绘制、电路仿真、PCB设计等。

3. 电路设计与实现：指导学生运用EDA工具设计多功能数字时钟电路，包括时钟信号电路、分频器、计数器、显示驱动和按键控制等模块。

4. 电路调试与优化：教授学生如何对设计的数字时钟电路进行调试，找出问题并进行优化。

教学内容与教材关联性如下：1. 《电子技术基础》中关于数字电路的基础知识，为理解数字时钟原理提供理论支持。