基于FPGAHDL的随机读写I2C串行总线接口电路设计

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苏州大学 硕士学位论文 基于FPGA/HDL的随机读写I<'2>C串行总线接口电路设计 姓名：刘蓓 申请学位级别：硕士 专业：微电子与固体电子学 指导教师：毛凌峰 20080501
基于ＦＰＧＡ／ＨＤＬ的随机读写１２Ｃ串行总线接口电路设计
中文摘要
基于ＦＰＧＡ／ＨＤＬ的随机读写１２Ｃ串行总线接口电路设计
中文摘要
ｉ２ｃ（Ｉｎｔｅｒ Ｉｎｔｅｇｒａｔｅｄ
Ｃｉｒｃｕｉｔｓ）是Ｐｈｉｌｉｐｓ公司开发的用于芯片之间连接的串行总线，
以其严格的规范、卓越的性能、简便的操作和众多带１２Ｃ接口的外围器件而得到广泛 的应用并受到普遍的欢迎。 现场可编程门阵列（ＦＰＧＡ）设计灵活、速度快，在数字专用集成电路的设计中得 到了广泛的应用。本论文主要讨论了如何利用Ｖｅｒｉｌｏｇ／ＦＰＧＡ来实现一个随机读／写的 １２Ｃ接口电路，实现与外围ｉ：ｃ接口器件Ｅ２ＰＲＯＭ进行数据通信，实现读、写等功能， 传输速率实现为１００ＫＢｐｓ。在Ｍｏｄｅｌｓｉｍ６．０仿真软件环境中进行仿真，在Ｘｉｌｉｎｘ公司
的ＩＳＥ９．１ｉ开发平台上进行了下载，搭建外围电路，用Ａｇｉｌｅｎｔ逻辑分析仪进行数据采
集，分析测试结果。 首先，介绍了微电子设计的发展概况以及设计流程，重点介绍了ＨＤＬ／ＦＰＧＡ的设 计流程。其次，对１２Ｃ串行总线进行了介绍，重点说明了总线上的数据传输格式并对
所使用的ＡＴ２４Ｃ０２ Ｅ２ＰＲＯＭ存储器的读／写时序作了介绍。第三，基于Ｖｅｒｉｌｏｇ．ＨＤＬ
设计了随机读／写的１２Ｃ接口电路、测试模块和显示电路；接口电路由同步有限状态机 （ＦＳＭ）来实现；测试模块首先将数据写入到ＡＴ２４Ｃ０２的指定地址，接着将写入的数 据读出，并将两个数据显示在外围ＬＥＤ数码管和发光二极管上，从而直观地比较写入 和输出的数据的正确性。ＦＰＧＡ下载芯片为Ｘｉｌｉｎｘ
ＳＰＡＲＴＡＮ ＩＩＩ
ＸＣ３Ｓ２００。第四，用
Ａｇｉｌｅｎｔ逻辑分析仪进行传输数据的采集，分析数据传输的时序，从而验证电路设计的 正确性。最后，论文对所取得的研究成果进行了总结，并展望了下一步的工作。
关键诃：ＶＬＳＩ设计Ｖｅｒｉｌｏｇ＿ＨＤＬ
ＦＰＧＡ／ＣＰＬＤ
１２Ｃ总线接口 作 者：刘蓓
指导老师：毛凌峰、钱敏
望！！！鲤旦！墅垡２翌型堕！型墨曼型！三竺兰婴垒！曼竺

！也唑！竺！望旦！堡旦！竺垒２璺！￡鱼型坚望生
Ｄｅｓｉｇｎ ｏｆ Ｒａｎｄｏｍ
垒垒！型
Ｗｒｉｔｅ／Ｒｅａｄ
ｏｎ
ｉ２Ｃ Ｓｅｒｉａｌ Ｂｕｓ Ｉｎｔｅｒｆａｃｅ
Ｃｉｒｃｕｉｔｓ Ｂａｓｅｄ
ＦＰＧ枷ＤＬ
ｕｓｅ
Ａｂｓｔｒａｃｔ
１２Ｃ（Ｉｎｔｅｒ
Ｉｎｔｅｇｒａｔｅｄ
Ｃｉｒｃｕｉｔｓ）ｉｓ ａ
ｓｅｒｉａｌ ｂｕｓ ｕｓｅｄ ｔｏ ｃｏｎｎｅｃｔ ｃｈｉｐ ｃｏｍｐｏｎｅｎｔｓ ｄｅｖｅｌｏｐｅｄ
ｂｙ Ｐｈｉｌｉｐｓ Ｃｏｍｐａｎｙ．Ｗｉｔｈ ｉｔｓ ｓｔｒｉｎｇｅｎｔ ｓｐｅｃｉｆｉｃａｔｉｏｎｓ，ｅｘｃｅｌｌｅｎｔ ｐｅｒｆｏｒｍａｎｃｅｓ，ｅａｓｅ ｏｆ
ａｎｄ ｍａｎｙ ｅｘｔｅｒｎａｌ ｄｅｖｉｃｅｓ ｗｉｔｈ １２Ｃ ｉｎｔｅｒｆａｃｅ，ｉｔ ｉｓ ｗｉｄｅｌｙ ｕｓｅｄ
ａｎｄ ｗｅｌｃｏｍｅｄ． Ａｒｒａｙｓ（ＦＰＧＡ）ｉｓ ｗｉｌｄｌｙ
Ｄｉｇｉｔａｌ ＡＳＩＣ ｄｅｓｉｇｎ ｂａｓｅｄ
ａｐｐｌｉｅｄ
ｏｎ
Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ
ｗｉｔｈ
ｉｔｓ ｈｉｌｇｈ ｆｌｅｘｉｂｉｌｉｔｙ．Ｉｎ ｔｈｉｓ ｐａｐｅｒ，ａ ｒａｎｄｏｍ ｒｅａｄ／ｗｒｉｔｅ １２Ｃ ｉｎｔｅｒｆａｃｅ ｃｉｒｃｕｉｔｓ ｉｓ ｆｏｒ ｄａｔａ
ｄｉｓｃｕｓｓｅｄ
ａｌｌ
ａｎｄ ｉｍｐｌｅｍｅｎｔｅｄ ｕｓｉｎｇ Ｖｅｒｉｌｏｇ／ＦＰＧＡ
ａ
ｃｏｍｍｕｎｉｃａｔｉｏｎ（ｒｅａｄ／ｗｒｉｔｅ）ｗｉｔｌｌ
Ｅ２ｐＲＯＭ，ａｃｈｉｅｖｉｎｇ
ｏｆ
１ ００ＫＢｐｓ
ｔｒａｎｓｍｉｓｓｉｏｎ
ｒａｔｅ．Ｔｈｅ
ｄｅｓｉｇｎ
ｉｓ
ｓｉｍｕｌａｔｅｄ ｉｎ
ＩＳＥ９．１ ｉ ｏｆ
Ｍｏｄｅｌｓｉｍ６．０
Ｍｅｎｔｏｒ Ｃｏｍｐａｎｙ，ａｎｄ
ａｒｅ
ｄｏｗｎｌｏａｄｅｄ ｉｎ ｄｅｖｅｌｏｐｉｎｇ
ｐｌａｔｆｏｒｍ
Ｘｉｌｉｎｘ．Ｔｈｅ
ｅｘｔｅｒｎａｌ ｃｉｒｃｕｉｔｓ
ｃｏｎｓｔｒｕｃｔｅｄ ｆｏｒ
ｔｅｓｔｉｎｇ，ａｎｄ ｔｈｅ ｉｍｐｌｅｍｅｎｔｅｄ ｄａｔａ
ｉ２ｃ ｉｎｔｅｒｆａｃｅ
ａｒｅ
ｃｉｒｃｕｉｔ ｉｓ ｔｅｓｔｅｄ ｗｉｔｌｌ Ｌｏｇｉｃ Ａｎａｌｙｚｅｒ ｏｆ Ａｇｉｌｅｎｔ ｖｉａ
ａｃｑｕｉｓｉｔｉｏｎ．Ｔｈｅ
ｔｅｓｔｉｎｇ ｒｅｓｕｌｔｓ
ａｎａｌｙｚｅｄ，ｔｈｕｓ ｔｈｅ
ｄｅｓｉｇｎｅｄ ｒｅｓｕｌ

ｔ ｉｓ ｖｅｒｉｆｉｅｄ．
Ｆｉｒｓｔ ｏｆ ａｌｌ，ｔｈｅ
ｄｅｖｅｌｏｐｍｅｎｔ ｏｆ ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ ｄｅｓｉｇｎ ａｎｄ ｔｈｅ
ｏｎ
ｄｅｓｉｇｎ
ｆｌｏｗ ａｒｅ
ｉｌｌｕｓｔｒａｔｅｄ，ｆｏｃｕｓｉｎｇ
ｔｈｅ ＨＤＬ／ＦＰＧＡ ｄｅｓｉｇｎ ｆｌｏｗ．Ｓｅｃｏｎｄｌｙ，ｔｈｅ １２Ｃ ｓｅｒｉａｌ ｂｕｓ ｗｅｒｅ
ｏｎ
ｓｉｍｐｌｙ ｉｎｔｒｏｄｕｃｅｄ，ｆｏｃｕｓｉｎｇ
ｌｉｓｔｅｄ ｏｆ
ｄａｔａ ｔｒａｎｓｍｉｓｓｉｏｎ
ｆｏｒｍａｔｓ，ａｎｄ
１２Ｃ
ｔｈｅ
ｔｉｍｉｎｇ
ｓｅｑｕｅｎｃｅｓ ａｒｅ
ｗｒｉｔｉｎｇ／ｒｅａｄｉｎｇ
ＡＴ２４Ｃ０２
ＥｚＰＲＯＭ ｗｉｔｈ
ｉｎｔｅｒｆａｃｅ．Ｔｈｉｒｄｌｙ，ａ ｒａｎｄｏｍ
ｄｉｓｐｌａｙ ｃｉｒｃｕｉｔ
ａｒｅ
ｒｅａｄ／ｗｒｉｔｅ １２Ｃ ｉｎｔｅｒｆａｃｅ ｃｉｒｃｕｉｔｓ，ｔｅｓｔｉｎｇ ｍｏｄｕｌｅ 、航ｔｌｌ Ｖｅｒｉｌｏｇ＿ＨＤＬ．Ｔｈｅ
ａｎｄ ｉｎｓｐｅｃｔｉｎｇ
ｄｅｓｉｇｎｅｄ
Ｓｔａｔｅ
ｉｎｔｅｒｆａｃｅ ｃｉｒｃｕｉｔ ｉｓ ｒｅａｌｉｚｅｄ、历ｔｌｌ ｓｙｎｃｈｒｏｎｏｕｓ Ｌｉｍｉｔｅｄ
ｉｓ
Ｍａｃｈｉｎｅ（ＦＳＭ）．Ｔｅｓｔｉｎｇ ｍｏｄｕｌｅ ａｄｄｒｅｓｓ ｔｈｅｎ ｒｅａｄ
ｄｅｓｉｇｎｅｄ
ｔｏ ｗｒｉｔｅ
ｄａｔａ
ｉｎｔｏ ｔｈｅ
Ｅ２ｐＲＯＭ
ａｔ ａ ｄｅｓｉｇｎａｔｅｄ
ｉｔ ｏｕｔ．Ｆｉｎａｌｌｙ，ｔｈｅ ｗｒｉｔｅｄ／ｒｅａｄ
ｄａｔａ
ａｒｅ ｏｕｔｐｕｔｔｅｄ ｔｏ ｔｈｅ ｅｘｔｅｒｎａｌ ＬＥＤ
ｄｉｓｐｌａｙ ｃｉｒｃｕｉｔｓ，ｔｈｅｒｅｂｙ，ｔｈｅ ｃｏｒｒｅｃｔｎｅｓｓ ｏｆ ｔｈｅ ｔｗｏ ｄｉｓｐｌａｙｅｄ
ｄｅｓｉｇｎ
ｉｓ ｖｅｒｉｆｉｅｄ ｄｉｒｅｃｔｌｙ ｂｙ ｃｏｍｐａｒｉｎｇ ｔｈｅ
ｄａｔａ．ＦＰＧＡ
ｃｈｉｐｓ ｆｏｒ ｄｏｗｎｌｏａｄ ｉｓ Ｘｉｌｉｎｘ ＳＰＡＲＴＡＮ ＩＩＩ ＸＣ３ Ｓ２００．Ｆｏｕｒｔｈ，
Ａｇｉｌｅｎｔ Ｌｏｇｉｃ Ａｎａｌｙｚｅｒ ｉｓ ｕｓｅｄ ｔｏ ａｃｑｕｉｒｅ ｔｈｅ ｔｒａｎｓｍｉｓｓｉｏｎ
ｄａｍ，ａｎｄ
ｔｈｅ ｔｉｍｉｎｇ ｓｅｑｕｅｎｃｅｓ
ａｒｅ
ａｎａｌｙｚｅｄ
ｔｏ ｖｅｎｆｙ
ｔｈｅ ｃｏｒｒｅｃｔｎｅｓｓ ｏｆ ｔｈｅ ｃｉｒｃｕｉｔｓ

ｏｎ
ｄｅｓｉｇｎ．
Ｆｉｎａｌｌｙ，ａ ｓｕｍｍａｒｙ ｉｓ ｐｒｅｓｅｎｔｅｄ ｂａｓｅ ｓｔａｇｅ ａｒｅ ｐｒｏｍｏｔｅｄ．
ｔｈｅ ｒｅｓｅａｒｃｈ ｒｅｓｕｌｔｓ，ａｎｄ ｐｒｏｓｐｅｃｔｓ ｏｆ ｔｈｅ ｎｅｘｔ
Ｋｅｙｗｏｒｄｓ：
ＶＬＳＩ
Ｄｅｓｉｇｎ，Ｖｅｒｉｌｏｇ＿ＨＤＬ，ＦＰＧＡ／ＣＰＬＤ，１２Ｃ
Ｗｒｉｔｔｅｎ
Ｓｕｐｅｒｖｉｓｅｄ
Ⅱ
Ｉｎｔｅｒｆａｃｅ
ｂｙ：Ｐｅｉ Ｌｉｕ ｂｙ：Ｌｉｎｇｆｅｎｇ Ｍａｏ、Ｍｉｎ Ｑｉａｎ
苏州大学学位论文独创性声明及使用授权声明
学位论文独创性声明 本人郑重声明：所提交的学位论文是本人在导师的指导下，独立进 行研究工作所取得的成果。除文中已经注明引用的内容外，本论文不含 其他个人或集体已经发表或撰写过的研究成果，也不含为获得苏州大学．
或其它教育机构的学位证书而使用过的材料。．对本文的研究作出重要贡 献的个人和集体，均己在文中以明确方式标明。本人承担本声明的法律 责任。
研究生签名：
蛰溢
日
期：
逝！皇：ｆ羔
学位论文使用授权声明
苏州大学、中国科学技术信息研究所、国家图书馆、清华大学论文 合作部、中国社科院文献信息情报中心有权保留本人所送交学位论文的
复印件和电子文档，可以采用影印、缩印或其他复制手段保存论文。本． 人电子文档的内容和纸质论文的内容相一致。除在保密期内的保密论文 外，允许论文被查阅和借阅，可以公布（包括刊登）论文的全部或部分 内容。论文的公布（包括刊登）授权苏州大学学位办办理。
．研究生签名：．
导师签名：‘
这虚
日期：．２唑：篁：堡 型呈！兰：堕
圭茎签生日期：
’乞凌锋
基于ＦＰＧＡ／ＨＤＬ的随机读写１２Ｃ串行总线接口电路设计
第一章微电子设计概述
第一章微电子设计概述
四十年前，英特尔创始人之一的摩尔预言，集成电路的复杂度每１８个月翻一番。 到目前为止，此定理仍然支配着半导体工业的发展。当今微电子工业的产值占世界经 济总产值的４％，己经是全世界最大的产业。预测表明，在今后２５年里，更将占到世 界总产值的８％。象所有迅速发展的产业一样，发展导致了分工，细致的分工又推动着 更高速的发展。传统半导体工业在过去的４０年中急速地细化着，首先是派生出三个相 互基本独立的部分：微电子工艺、微电子设计、微电子检测【１１１２１。 八十年代中期以来，微电子学科的三个基本领

域以很高的速度继续细分下去，出 现了第三层、第四层甚至第五层的子领域。从我们涉及的领域来讲，这里只把微电子
设计的主要子领域罗列如下：
硬件描述语言（ＨＤＬ）： 仿真／综合工具（ＥＤＡＴｏｏｌｓ）； ＦＰＧＡ仿真工具（Ｓｉｍｕｌａｔｉｏｎ
Ｔｏｏｌｓ）； ｈａｇ）；
电路模块库（Ｒｅｕｓａｂｌｅ Ｍｏｄｅｌ
ＡＳＩＣ（专用ＩＣ）设计。
进入９０年代以来，ＡＳＩＣ设计又细分为：
数字逻辑电路设计（Ｄｉｇｉｔａｌ Ｌｏｇｉｃ Ｄｅｓｉｇｎ）
模拟电路设计（Ａｎａｌｏｇｕｅ
Ｃｉｒｃｕｉｔ
Ｄｅｓｉｇｎ）
混合电路设计（Ｍｉｘｉｎｇ Ｄｅｓｉｇｎ） 后端设计（Ｂａｃｋ．ｅｎｄ Ｄｅｓｉｇｎ）
当然，微电子工艺和微电子检测也在不断的细分中，并与微电子设计的各子领域 相互交叉。总之，微电子学己经发展成了庞大的多学科交叉体。几乎没有一个人可以 同时在它的两个第三层领域里工作，甚至同时涉足两个第四层领域也不是一件容易的 事情。由于本课题的工作主要是利用硬件描述语言进行数字逻辑电路的设计，下面将 就课题所涉及的几个方面作一概述。
基于ＦＰＧＡ／ＨＤＬ的随机读写１２ｃ串行总线接口电路设计
第一章微电子设计概述
１．１微电子设计发展概况
微电子设计是传统电子电路设计与半导体学科相结合产生的边缘学科。早期的集 成电路设计实际上仅是掩模设计，电路的规模非常小，电路的复杂度也很低，设计工 程师有一般的电路知识己足够用。设计部门只是半导体工厂的一个部门，甚至不是最 重要的部门，其工作方式主要依靠手工作业和个体劳动【３１。 ４０年后的今天，超大规模集成电路（ＶＬＳＩ）的电路规模都在百万门量级，专门的 电路知识领域和极高的设计难度已非以往半导体工厂所能及，也非一般电子设计部门 所能及。电路知识领域的划分不再停留在计算机一通讯一测量一工业控制等大的范围， 甚至也不再是个人机一大型机一工控机的水平。仅就ＰＣ机而言，一家微电子设计公司， 规模之大如英特尔，也很难同时插手ＣＰＵ，ＩＤＥ，ＶＧＡ，Ｃｈｉｐ．ｓｅｔ，ＭＰＥＧ等主要芯片 中的两个，其领域分工之细、电路知识之专精、设计难度之大由此可见一斑。就工作 方式而言，一块集成电路的设计需要多个团组协同工作１。 近一、二年来，微电子设计工业的分工仍在进一步细化和调整。典型的例子如：样 片的计算机测试已经从设计公司分离出去成为一个独立的产业，而布局布线等后端环 节

逐渐从设计部门转移到生产部门。在微电子设计工业的这一轮新的细化中有三个重 要动向尤其引人注目。
第一、功能块电路有明显的知识产权化、商品化和标准化的趋势。砷叫、型公司发
挥自己的长处，专攻一种电路的设计，为各大公司提供商业化的服务。 由于分工又细了一层，产品的性价比、生产周期、技术服务等指标必然又精了一 层。各大公司权衡利弊后已经开始遵从市场规律，订购一些辅助功能块的电路，如Ａ／Ｄ、 Ｄ／Ａ转换电路，锁相环（ＰＬＬ）振荡电路等。大设计公司开始向系统集成公司演变， 并发展出片上系统。 第二、直到目前为止，各晶片加工公司设计和使用自己的综合元件库；这不但增 加了本公司的生产成本，也为设计公司带来不便。以生产综合器著称的Ｓｙｎｏｐｓｙｓ公司 目前正在有计划地全力推动元件库标准化、商业化的过程，并希望抢先占领商业化元 件库的市场。这是一个符合技术、生产不断细化分工规律的行动，一定会形成一个潮 流，成为一个新兴领域。 第三、各ＥＤＡ工具大公司为了促销的目的，纷纷推出出租ＥＤＡ使用权的服务，
２
基于ＦＰＧＡ／ＨＤＬ的随机读写１２Ｃ串行总线接口电路设计
第一章微电子设计概述
费用相应便宜了很多。各小公司则推出适用于中、小规模设计的ＰＣ版本ＥＤＡ工具。 这样，不但ＥＤＡ工具本身的价格低廉很多，ＰＣ机及其配套硬件环境也比大型ＥＤＡ所 需的工作站环境便宜很多。 功能块电路基本上是中、小规模设计；元件库的设计工作量虽大，但每个元件的 规模则非常小。这都与我国目前的微电子设计能力有比较好的衔接。 因此，前两个动向为中国的微电子设计界提供了两个可能的进入国际市场的切入 点，而第三点则为我国中、小电子企业的升级提供了一个取得廉价设计工具的途径。
１．２超大规模集成电路的设计流程
超大规模集成电路设计的典型流程如图ｌ所示。
系统设计ｈ卜叫
行为仿真
二［ ＝［ ＝［ 二［
综合
网表
ＲＴＬ设计
篆赢
物理仿真 铡试
布局布线
。样片
图１超大规模集成电路设计的典型流程
芯片设计分类【４】【５Ｊ
芯片设计通常分为正向设计与逆向设计两大类。正向设计通常用来实现一个新的 设计，而逆向设计是在剖析别人设计的基础上进行某种修改或改进。在这两大类中可 分为“自顶向下＂（ｍｐ—ｄｏｗｎ）和“自底向上＂（ｂｏｔｔｏｍ—ｕｐ）不同的步骤，如表ｌ所示。 系统设计指的是框图设计，如同软件设计中的流程图设

计，包括写出设计规范， 即抽象地描述所设计电路的功能、接口以及整体结构。这时，不需要考虑如何用具体 电路来实现系统结构。 完成了系统设计与行为仿真之后，通常需要进行向寄存器传输级（ＲＴＬ）描述的 转换。ＲＴＬ设计如同软件设计中的编程，程序员按照系统设计的规定为每个方框编写
３
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第一章微电子设计概述
＼步骤 方法＼
正
表ｌ芯片设计分类
自顶向下
（Ｔｏｐ－Ｄｏｗｎ）
自底向下
（Ｂｏｔｔｏｍ—Ｕｐ）
版图分析 电路图提取
版图分析 电路图提取 功能分析 单元设计 功能块设计 子系统设计 系统设计 系统划分、分解 单元设计 功能块设计 子系统设计 系统总成
向 设 计
功能分析
结构修改 逻辑设计 电路设计 版图设计 行为设计
逆 向 设 计
结构设计 逻辑设计 电路设计 版图设计
程序，使之符合系统设计规定的外特性。同时程序员必须研究算法，以求编程的高质 量。当然，ＲＴＬ设计的结果同样需要经过功能仿真和ＦＰＧＡ验证，以保证源代码的逻 辑功能正确。在功能仿真中，所有的物理延时都为０，因此也称为０延时仿真。从这 步之后，设计过程是在计算机辅助设计工具的帮助下完成的。 经过方案论证、逻辑设计和相关的验证，逻辑综合开始了从逻辑设计走向电路实 现的第一步。综合是把Ｖｅｒｉｌｏｇ源代码映射到具体的工艺上加以实现生成网表的过程。 从这一步开始，设计过程与实现工艺相关联。 网表是对门级电路的描述，是纯粹的结构性描述，可以使用Ｖｅｒｉｌｏｇ ＨＤＬ语言实 现对网表的描述。网表中的所有器件都包含有必须的工艺参数，如固有门延时、输入 阻抗、驱动能力、温度特性、电压特性、上升时间、下降时间及面积等。 正是由于这些工业参数的存在，门级仿真十分接近于真实芯片的物理测试。门级 仿真中的组合测试验证芯片在不同工作环境中的性能。网表是产生版图的自动布局布 线工具的输入信息。对于设计者来说，这一步通常被称为后端设计。在版图生成之后， 把从版图中提取出的参数反标Ｎｔ＇－Ｊ级网表中，进行包含门延时、连线延时的门级仿真， 称作物理仿真。这一步主要是进行时序模拟，如果时序不能满足设计要求，通常需要 修改版图的布局布线、逻辑综合的约束条件，有时也有可能要回到ＲＴＬ描述、系统级 设计加以调整。
４
基于ＦＰＧＡ／ＨＤＬ的随机读写１２Ｃ串行总线接口电路设计
第一章微电子设计概述

１．３硬件描述语言
伴随着集成电路的设计规模日益增大，复杂程度日益增高，门级描述变得难以管 理，不得不采用更抽象层次的描述方法，并接受高层次的、自顶向下的设计方法。逻 辑图和布尔代数曾经是描述硬件的方法，但随着系统复杂程度的增加，这种描述变得 过于复杂，不便于使用。在高于逻辑的抽象层次上，这种方法很难以用简练的方式提 供精确的描述，在自顶向下的设计方法中不能再把它当作通常的描述手段，而硬件描 述语言ＨＤＬ（Ｈａｒｄｗａｒｅ
Ｄｅｓｃｒｉｐｔｉ０１１
Ｌａｎｇｕａｇｅ）则逐渐成为满足以上要求的新方法。
ＨＤＬ［６】描述电路的原则和方法与传统电原理图方式有着本质的区别。ＨＤＬ只对电 路的性状进行规定。正是由于ＨＤＬ的概性，其设计文件较电原理图精练得多，处理庞 大电路的能力也就增大很多。自项而下（Ｔｏｐ－．ｄｏｗｎ）与自底而上（Ｂｏｔｔｏｍ—ｕｐ）相结 合的设计方法是现代电子电路设计方法的组成部分，在大型电路的设计中尤其重要， ＨＤＬ与这种设计方法有着很好的配合。这是ＨＤＬ广泛应用于超大规模集成电路设计
的重要原因之一。
ＨＤＬ使用的另一个重要原因是ＨＤＬ设计的“分层结构＂（Ｈｉｅｒａｒｃｈｙ）为仿真 （Ｓｉｍｕｌａｔｉｏｎ）带来很大的方便。设计部门可以在任何一个需要的层次上，为不同目的 大型电路进行功能验证。ＨＤＬ设计结构使自上而下的分层仿真成为可能。一次百万门 以上的底层仿真常常耗时十几小时，自上而下的分层仿真使底层仿真的次数大大减少，
从而缩短生产周期。
ＨＤＬ的形式是普通文本，可以在任何文字处理环境中编辑。以电原理图为基础的 电路设计ＣＡＤ通常没有这种灵活性，它们必须在特定厂家生产的ＣＡＤ环境中编辑。 从文件管理的角度看，ＨＤＬ设计远较电原理图好管理。ＨＤＬ源程序的注释可以从 各个角度帮助设计工程师和文件管理员。与电原理图相比，ＨＤＬ文件包含更多的一目 了然的管理信息。所需要的是真实的电路，在ＨＤＬ文本设计与真实电路之间需要一个 特殊的转换环节一综合（Ｓｙｎｔｈｅｓｉｓ）。综合器使用预先设计好的元件库自动优化综合过 程，使百万门量级的庞大电路在十几个小时中得以实现。ＨＤＬ的广泛使用是建立在功
能强大的综合器的基础上的忉【引。
但是，人类的眼一脑系统更适应图形，而不适应于文字，ＨＤＬ的文本形式降低了 它的可读性。沿着“增加概括性、提高可读性＂的思路，一种更高层次的电

路描述方
５
基于ＦＰＧＡ／ＨＤＬ的随机读写１２Ｃ串行总线接口电路设计
第一章微电子设计概述
法，可视ＨＤＬ（Ｖｉｓｕａｌ ＨＤＬ），在学术界和工业界悄然而起。实际上，可视ＨＤＬ就是
流程图，是ＨＤＬ语言的上一个层次，它更概括、更直观，不久的将来必定在微电子设 计中扮演重要的角色。
１．４
Ｖｅｒｉｌｏｇ＿ＨＤＬ的发展与特点
Ｖｅｒｉｌｏｇ
ＨＤＬｉｇ］［１川是在Ｃ语言的基础上发展起来的。它最初是于１ ９８３年由ＧＤＡ
（Ｇａｔｅｗａｙ
ＤｅｓｉｇｎＡｕｔｏｍａｔｉｏｎ）公司为其模拟产品开发的硬件建模语言。那时它只是一
种专用语言。由于他们的模拟、仿真器产品的广泛使用，Ｖｅｒｉｌｏｇ＿ＨＤＬ作为一种便于 使用且实用的语言逐渐为众多设计者所接受。在一次努力增加语言普及性的活动中， Ｖｅｄｌｏｇ＿ＨＤＬ语言于１ ９９０年被推向公众领域。Ｏｐｅｎ
Ｖｅｒｉｌｏｇ
Ｉｎｔｅｒｎａｔｉｏｎａｌ（ＯＶｌ）是促
进Ｖｅｒｉｌｏｇ发展的国际组织。１９９２，ＯＶＩ决定致力于推广Ｖｅｆｉｌｏｇ ＯＶＩ标准成为ＩＥＥＥ 标准。这一努力最后获得成功，Ｖｅｒｉｌｏｇ语言于１９９５年成为ＩＥＥＥ标准，称为ＩＥＥＥ
ＳＴＤｌ３６４．１９９５。 Ｖｅｒｉｌｏｇ
ＨＤＬ简洁而优美，描述电路的语言结构简单易读。相比较而言，ＶＨＤＬ
的描述长度是Ｖｅｒｉｌｏｇ＿ＨＤＬ的两倍。与ＶＨＤＬ相比，Ｖｅｒｉｌｏｇ＿ＨＤＬ的最大优点为：它 是一种非常容易掌握的硬件描述语言，如果有Ｃ语言的编程经验，可以在一个较短的 时间内很快的学习和掌握，因而可以把Ｖｅｒｉｌｏｇ＿ＨＤＬ内容安排在与ＡＳＩＣ设计等相关 课程内部进行讲授。由于ＨＤＬ语言本身是专门面向硬件与系统设计的，这样的安排可 以使学习者同时获得设计实际电路的经验。与之相比，ＶＨＤＬ的学习要困难的多，很 难在较短的时间内真正掌握，而在似懂非懂的前提下进行实际电路的设计，对培养良
好的设计风格反而会产生不利的影响。
在美国，高层逻辑电路设计领域中Ｖｅｒｉｌｏｇ ＨＤＬ和ＶＨＤＬ的应用比例是６０％和 ４０％；在我国台湾地区各为５０％；在我国大陆目前由于它们的使用才刚刚开始，具体 应用比例还没有统计。Ｖｅｎｌｏｇ＿ＨＤＬ是专门为复杂数字逻辑电路和系统的设计仿真而 开发的，本身就非常适用复杂数字逻辑电路和系统的仿真和综合。目前，Ｖｅｆｉｌｏｇ
Ａ
标准

还支持模拟电路的描述，使得其不仅支持数字逻辑电路的描述还支持模拟电路的 描述，因此在混合信号电路系统的设计中，它必将会有更广泛的应用。在深亚微米 ＡＳＩＣ／ＳＯＣ已成为电子设计主流的今天，Ｖｅｒｉｌｏｇ ＨＤＬ的发展前景是非常大的。
６
基于ＦＰＧＡ／ＨＤＬ的随机读写１２Ｃ串行总线接口电路设计
第一章微电子设计概述
１．５可编程逻辑器件综述
ＦＰＧＡ［１１】【１２】验证在超大规模集成电路设计中占有重要地位，因此有必要介绍一下
可编程逻辑器件的知识。 可编程逻辑器件（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）也称为可编程ＡＳＩＣ，是７０年代发
展起来的一种新型逻辑器件，当初主要用以解决数字系统中各类存储问题，发展至今 已经成为实现数字系统的一种重要手段。可编程逻辑器件实现了设计阶段的硬件仿真 （Ｓｉｍｕｌａｔｉｏｎ），使得微电子设计实现了早期集成和软硬件联合验证。设计者可以快速 地创建一个芯片设计的硬件模型，利用仿真软件将设计映射到可重复编程的电路器件 中。由此产生的虚拟硅片与真实芯片的功能一致，可以确保正确的时序关系，运行真 实的软件。从而使得工程师们可以在制造ＩＣ之前，就能够快速地发现和改正故障，观 察芯片设计在它的目标环境中运行，减少甚至避免了以往反复制造样片的过程，最直 接的结果就是节省了开发时间和费用。因此当它面世之后，就一直快速地发展，已经 成为实现ＡＳＩＣ的一种日益重要的手段。
１．可编程逻辑器件的发展概况
可编程逻辑器件经历了以下三个主要发展阶段： （１）早期的可编程逻辑器件，如可编程只读存储器（ＰＲＯＭ）、紫外线可擦除只 读存储器（ＥＰＲＯＭ）和电可擦除只读存储器（Ｅ２ＰＲＯＭ）三种。由于结构的限制，它 们只能完成简单的数字逻辑功能。 （２）结构上稍为复杂的可编程芯片，即可编程逻辑器件（Ｐｒｏｇｒａｍｍａｂｌｅ
Ｌｏｇｉｃ
Ｄｅｖｉｃｅ），产品主要为ＰＡＬ（可编程阵列逻辑，Ｐｒｏｇｒａｍｍａｂｌｅ Ａｒｒａｙ Ｌｏｇｉｃ）、ＧＡＬ（通 用阵列逻辑，Ｇｅｎｅｒｉｃ
Ａｒｒａｙ
Ｌｏｇｉｃ）和ＰＬＡ（可编程逻辑阵列，Ｐｒｏｇｒａｍｍａｂｌｅ
Ｌｏｇｉｃ
Ａｒｒａｙ）。它们的设计具有很强的灵活性，但也只能实现较小规模的电路。 （３）２０世纪８０年代中期，出现了类似于ＰＡＬ结构的复杂型ＣＰＬＤ（Ｃｏｍｐｌｅｘ
Ｐｒｏｇｒａｍｍａｂｌｅ
Ｌｏｇｉ

ｃ Ｄｅｖｉｃｅ）和与标准门阵列类似的ＦＰＧＡ（Ｆｉｅｌｄ
Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ
Ａｒｒａｙ），它们都具有体系结构和逻辑单元灵活、集成度高以及适用范围广等特点。这 两种器件兼容了ＰＬＤ和通用门阵列的优点，可以实现较大规模的电路，编程也很灵活。 与全定制和半定制ＡＳＩＣ相比，它们又具有设计开发周期短、设计制造成本低、开发
７
基于ＦＰＧＡ／ＨＤＬ的随机读写１２Ｃ串行总线接口电路设计
第一章微电子设计概述
工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点，因此被广泛应 用于产品的原型设计和小批量的产品设计之中。 从可编程逻辑器件的发展来看，根据其结构的复杂程度的不同可以将其分为三类： （ａ）简单可编程逻辑器件（ＰＬＤ）
（ｂ）复杂可编程逻辑器件（ＣＰＬＤ） （ｃ）现场可编程门阵列（ＦＰＧＡ）
２．ＦＰＧＡ简介
现场可编程门阵列（ＦＰＧＡ）是近十年加入到用户可编程技术行列中的器件。现场 可编程门阵列在器件的选择和内部的互连上提供了更大的自由度。ＦＰＧＡ的结构类似 于掩膜可编程门阵列（ＭＰＧＡ），由逻辑功能块排列成阵列组成，并由可编程的内部连 线连接这些逻辑功能块来实现不同的设计【１３１。
ＦＰＧＡ［１１１【１２１是由掩膜可编程门阵列和可编程逻辑器件两者特性结合演变而来的，
所以ＦＰＧＡ既具有门阵列的高密度和通用性，又有可编程逻辑器件的用户可编程特性。 对于ＡＳＩＣ设计，采用ＦＰＧＡ在实现小型化、集成化和高可靠性的同时，还减少了风 险，降低了成本，缩短了周期。 ＦＰＧＡ可以达到比ＰＬＤ更高的集成度，但具有更为复杂的布线结构和逻辑实现。 ＰＬＤ与ＦＰＧＡ之间的主要差别是ＰＬＤ通过修改具有固定内连电路的逻辑来进行编程。 所有ＦＰＧＡ是在用户可编程的特性和它们的快速设计以及诊断能力上类似于可编程逻 辑器件。对于快速周转的样机，这些特性使得ＦＰＧＡ成为用户的首选，而且ＦＰＧＡ比 ＣＰＬＤ／１６Ｊ更适合于实现多级的逻辑功能。
３．可编程逻辑结构（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｓｔｒｕｃｔｕｒｅｓ）
尽管ＦＰＧＡ、ＣＰＬＤ和其他类型ＰＬＤ的结构各有其特点和长处，但总体来说，它 们由三大部分组成： 位于芯片中央的可编程逻辑块（逻辑单元）；． 位于芯片四周的可编程Ｉ／Ｏ； 分布在芯片各处的可编程布线资源。 可编程逻辑器件要实现芯片上集成系统，还需要具有第四种资源：

片内ＲＡＭ。
矗
基于ＦＰＧＡ／ＨＤＬ的随机读写１２Ｃ串行总线接口电路设计
第一章微电子设计概述
可编程逻辑器件的结构可以分为细粒度和粗粒度两类。根据逻辑块和输入／输出块 的功能大小不同，来决定此种结构是细粒度还是粗粒度的。 ．粗粒度：此种逻辑块和输入／输出块包含相对大数量的可编程性能。这些结构也倾 向于使用复杂的连线资源。． 细粒度：此种逻辑块为一小的，相对简单的核。 细粒度结构导致器件开始向门阵列发展。因为细粒度器件没有粗粒度器件那么复 杂，细粒度器件的预编译、布局与布线分析就比较简单，结果也比较容易预计。 根据布局布线前后的信号延时的计算，可编程逻辑器件也可分为可确定和不可确 定两大类。大多数情况时，布局布线前有一些不可预测的延迟，复杂的结构和连线资 源将使延迟的计算更加困难，常常难以预测。
４．ＦＰＧＡ设计流程【１７】
要设计一颗ＦＰＧＡ，其过程与一般的ＡＳＩＣ设计其实是大同小异的【１４】【１ ５１。在前端 设计方面，最终的目的是以ＦＰＧＡ厂商提供的库为基础，设计一组网表，这一阶段可 以选择使用Ｖｅｒｉｌｏｇ的高层次设计或者使用画电路图的方式设计，然后对其进行综合， 产生门级网表文件；在后端设计方面，即是以前述的网表去作布局与布线，再进行布 局后的模拟验证，最后将其结果烧录或者下载到ＦＰＧＡ中。各厂家的可编程逻辑器件 的设计流程大致一样，具体设计步骤如下： 第一步：按照“自顶向下一的设计方法进行系统划分。 第二步：利用Ｖｅｒｉｌｏｇ＿ＦＩＤＬ语言生成设计的源代码，这是高层次设计中最为普遍 的输入方式。此外，还可以采用图形输入方式（框图、状态图等），这种输入方式具有 直观、容易理解的优点。 第三步：将源代码进行编译，使之成为机器能识别的表达式。对于大型设计，要 进行代码级的功能仿真，主要是检验系统功能设计的正确性，因为对于大型设计，综 合、适配要花费数小时，在综合前要对源代码仿真，可以大大减少设计重复的次数和
时间。
第四步：利用综合器对Ｖｅｒｉｌｏｇ源代码进行综合优化处理，生成门级描述的网表文 件，这是将高层次描述转化为硬件电路的关键步骤。综合优化是针对ＡＳＩＣ芯片供 应商的某一产品系列进行的，所有综合的过程要在相应的厂家综合库支持下才能完成。
９
基于ＦＰＧＡｆｆｌＤＬ的随机读写１２Ｃ串行总线接口电路设计
第一章徽电子设计概述
综合后，可利用产生的网表文件进行适配

前的门级仿真，仿真过程不涉及具体器件的 硬件特性，较为粗略。 第五步：利用适配器将网表文件针对综合时确定的目标器件进行逻辑映射操作， 包括底层器件配置、逻辑分割、逻辑优化和布局布线。适配完成后，产生多项设计结 果：适配报告，包括芯片内部资源利用情况，设计的布尔方程描述状况等；适配后的 仿真模型；器件编程文件。根据适配后的仿真模型，可以进行适配后的门级仿真，因 为已经得到器件的实际硬件特性（如时延特性），所以仿真结果能比较精确地预期未来 芯片的实际性能。如果仿真结果达不到设计要求，就需要修改Ｖｅｒｉｌｏｇ源代码或选择不 同性能的器件，直至满足设计要求。 第六步：将适配器产生的器件编程文件通过编程器或者下载电缆下到目标芯片 ＦＰＧＡ中。如果是大批量产品开发，通过更换相应的厂家综合库，可以很容易转由ＡＳＩＣ 形式实现。
５．可编程逻辑器件的发展趋势
目前可编程逻辑器件正朝着为设计者提供系统内可再编程的能力方向发展，也就 是说，可编程逻辑器件不仅要具有可编程和可再编程能力，而且还要具有把器件插在 系统内或电路板上，就能对其进行编程或再编程。这就为设计者进行电子系统的设计
和开发提供了新的实现手段。采用系统内可再编程（ＩＳＰ，ｉｎ ｓｙｓｔｅｍ－ｐｒｏｇｒａｍｍａｂｌｅ
ｌｏｇｉｃ
ｄｅｖｉｃｅ）技术，使得系统内硬件的功能可以像软件一样被编程和配置，从而可以实时地 进行灵活和方便的更改和开发。这种称为“软’’硬件的全新的设计概念，使新一代的 电子系统具有极强的灵活性和适应性。它不仅使电子系统的设计和开发以及产品性能 的改进和扩充变得十分简易和方便，而且使电子系统具有多功能的适应能力，为实现 许多复杂的信号处理和信息加工提供新的思路和方法。 不断地提高集成电路工艺水平以及不断地改进器件本身的内部结构，都将使可编 程逻辑器件的性能得到提高。采用深亚微米技术和更多层的金属布线以及器件结构本 身的改进，使得可编程逻辑器件的集成度和运行速度有极大的提高。 在结构上，可编程逻辑器件也将有很大的改进，主要有下面几点： （１）芯片内将包含内置的逻辑分析装置，支持Ｄ／Ａ和Ａ／Ｄ，并包含达到５００ＭＨｚ的差 分接口；
ｌＯ
基于ＦＰＧＡ／ＨＤＬ的随机读写１２Ｃ串行总线接口电路设计
第一章微电子设计概述
（２）采用片内锁相环，支持高速时钟，并减少信号的畸变，实现时钟的复用； （３）提供更为丰富的布线资源，进一步

简化逻辑和Ｉ／Ｏ功能块； （４）随芯片线宽的缩小，芯片的工作电压相应降低，Ｉ／Ｏ块必须具有兼容几种电压标 准的能力，保证新的工作电压下器件能与前几代的器件在不同电压下兼容。
６．ＳＰＡＲＴＡＮ ３Ｓ４００
ＳＰＡＲＴＡＮ
ＦＰＧＡ芯片简介
３Ｓ４００是Ｘｉｌｉｎｘ［ｉｓ】公司生产的一款高性价比的ＦＰＧＡ芯片。ＳｐａｒｔａｎＴＭ．３Ｅ
平台ＦＰＧＡ系列将大量的可编程逻辑、知识产权（ＩＰ）核、高级时钟电路和嵌入式存 储器与多种快速互连结构整合在一起。Ｓｐａｒｔａｎ－３ ＦＰＧＡ为完善的片上系统（ＳＯＣ）设 计提供了一个单一的、可轻松定制的平台。其芯片外形如图２所示：
Ｍａｓｋ Ｒｅｖｉｓｉｏｎ Ｃｏｄｅ
Ｆａｂｒｉｃａｔｉｏｎ Ｃｏｄｅ
Ｐｒｏｃｅｓｓ Ｔｅｃｈｎｏｌｏｇｙ Ｄｅｖｉｃｅ Ｔｙｐｅ Ｐａｃｋａｇｅ Ｓｐｅｅｄ Ｇｒａｄｅ Ｔｅｍｐｅｒａｔｕ
ｒｅ
Ｄａｔｅ Ｃｏｄｅ ＬｏｌＣｏｄｅ
Ｒａｎｇｅ
Ｐｉｎ Ｐ
图２
ＱＦＰ封状的ＸＣ３Ｓ４００－４ＰＱ２０８Ｃ顶视图
其典型参数罗列如下： 系统门：４００Ｋ； 等效逻辑单元：８０６４；
ＣＬＢｓ：８９６：
分布式ＲＡＭ：５６Ｋ
Ｂｌｏｃｋ ＲＡＭ：２８８Ｋ；
ｂｉｔｓ；
ＤＣＭｓ：４：
Ｄｅｃｉｃａｔｅｄ
Ｍｕｘｓ：１６；
最大Ｉ／ｏ：２６４：
最大差分对数：１１６。 其配置模式包括：
１ｌ
基于ＦＰＧＡ／ＨＤＬ的随机读写１２Ｃ串行总线接Ｉ＝１电路设计
第一章微电子设计概述
主串模式、从串模式、主并模式、从并模式、ＪＴＡＧ模式；本开发系统提供主串 和ＪＴＡＧ两种配置模式。工作在主串模式时，需要外接存储器，本开发系统中采用了
ＸＣＦ０２Ｓ
２Ｍ容量的ＦＬＡＳＨ。
１．６
Ｘｉｌｉｎｘ
ＩＳＥ开发系统简介【１９】
Ｘｉｌｉｎｘ公司的ＩＳＥ Ｓｅｒｉｅｓ软件是一系列完全集成的、方便易用的ＥＤＡ工具，支持 所有的Ｘｉｌｉｎｘ ＦＰＧＡ和ＣＰＬＤ在Ｗｉｎｄｏｗｓ ＮＴ、Ｗｉｎ２０００、ＷｉｎＸＰ以及Ｌｉｎｕｘ操作系统 上的开发，主要分为：
输入工具、综合工具、仿真工具、实现工具和辅助设计工具等
５大类。其使用方法简单，仿真时可单步执行，便于仿真调试及验证电路。而且支持 目前比较流行的硬件描述语言ＶＨＤＬ和Ｖｅｒｉｌｏｇ＿ＨＤＬ等。
１．设计的输入工具
ＩＳＥ的设计输入工具主要包括ＨＤＬ编

辑器（ＨＤＬ Ｅｄｉｔｏｒ）、状态机编辑器（Ｓｔａｔｅ ＣＡＤ）、原理图编辑器（ＥＣＳ）、ＩＰ核生成器（Ｃｏｍ Ｇｅｎｅｒａｔｏｒ）和测试激励生成器（ＨＤＬ
Ｂｅｎｃｈｅｒ）等。 ＨＤＬ编辑器（ＨＤＬ Ｅｄｉｔｏｒ）可以完成设计电路的语言输入
状态机编辑器（Ｓｔａｔｅ ＣＡＤ）采用状态转移图方式设计状态机 原理图编辑器（ＥＣＳ）用于电路的原理图输入，提供强大的元件库 ＩＰ核生成器（Ｃｏｒｅ Ｇｅｎｅｒａｔｏｒ）提供大量设计成熟，高效邛核为用户所用 测试激励生成器（ＨＤＬ Ｂｅｎｃｈｅｒ）辅助用户设计测试激励文件
２．综合工具（Ｓｙｎｔｈｅｓｉｓ）
ＩＳＥ的综合工具为ＸＳＴ，可以外挂的常用综合工具有Ｓｙｎｐｌｉｓｉｔｙ公司的Ｓｙｎｐｌｉｆｙ
／Ｓｙｎｐｌｉｆｙ
Ｐｒｏ，Ｓｙｎｏｐｓｙｓ公司的ＦＰＧＡ
Ｃｏｍｐｌｉｅｒ ＩＩ／Ｅｘｐｒｅｓｓ，Ｅｘｅｍｐｌａｒ Ｌｏｇｉｃ公司的
Ｌｍｅｏｎａｒｄｏ Ｓｐｅｃｔｒｕｍ。
３．实现工具（Ｉｍｐｌｅｍｅｎｔｉｏｎ）
１２
基于ＦＰＧＡ／ＨＤＬ的随机读写１２Ｃ串行总线接口电路设计
第一章微电子设计概述
ＩＳＥ集成的实现工具主要有约束编辑器（Ｃｏｎｓｔｒａｉｎｔｓ Ｅｄｉｔｏｒ）、引脚与区域约束编 辑器（ＰＡＣＥ）、时序分析器（Ｔｉｍｉｎｇ Ａｎａｌｙｚｅｒ）、ＦＰＧＡ底层编辑器（ＦＰＧＡＥｄｉｔｏｒ）、 芯片观察窗（Ｃｈｉｐ Ｖｉｅｗｅｒ）和布局规划器（Ｆｌｏｏｒ ｐｌａｎｎｅｒ）等 约束编辑器（Ｃｏｎｓｔｒａｉｎｔｓ Ｅｄｉｔｏｒ）帮助工程师设计用户约束文件（ＵＣＦ），ＵＣＦ指 导实现过程。 引脚与区域约束编辑器（ＰＡＣＥ）可将信号指定到Ｉ／Ｏ管脚，并对设计进行面积约
束。
时序分析器（Ｔｉｍｉｎｇ Ａｎａｌｙｚｅｒ）分析实现结果是否满足约束条件、芯片的工作速 率以及关键路径等时延信息。 ＦＰＧＡ底层编辑器（ＦＰＧＡ Ｅｄｉｔｏｒ）读取ＦＰＧＡ的布线信息（ＮＣＤ）文件，用图 形化界面显示ＦＰＧＡ内部ＣＬＢ及ＩＯＢ模块结构，根据用户的设置与修改生成物理约 束。 布局规划器（Ｆｌｏｏｒ ｐｌａｎｎｅｒ）能够灵活的改变ＦＰＧＡ内部ＣＬＢ和ＩＯＢ的连接配置 情况。 在综合完成之后，对ＦＰＧＡ而言，设计实现可以分为以下几个流程：编译规划、 布局布线、程序比特流文件的产生。ＦＰＧＡ设计实现后产生的一系列报告文件用于设 计者了解实现过程的有关信息如编译报告、规

划映射报告、布线前静态时序时延报告、 布局布线报告引脚报告、布线后时序时延报告等。 如图３所示为开发工具软件运行时的界面：
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巨瞳墨■四■■皿口雹互暖囝孤墨互已墨墨互Ｅ曩翻■墨嚣舄瞄嘲嬲凝缀荔ｌ｛ｌ馨藩§驺搿÷。尊簪ｊ～，．捌捌
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图３
Ｘｉｌｉｎｘ
ＩＳＥ开发工具软件运行时的界面
基于ＦＰＧＡ／ＨＤＬ的随机读写１２Ｃ串行总线接口电路设计
第一章微电子设计概述
４．仿真工具（Ｓｉｍｕｌａｔｉｏｎ）
ＩＳＥ自带仿真工具，可以外挂的仿真工具主要有Ｍｏｄｅｌ Ｔｅｃｈ公司的仿真工具 ＭｏｄｅｌＳｉｍ和测试激励生成器ＨＤＬ Ｂｅｎｃｈｅｒ等。 ＭｏｄｅｌＳｉｍ仿真速度快、精度高，支持ＶＨＤＬ、Ｖｅｒｉｌｏｇ
ＨＤＬ Ｖｅｒｉｌｏｇ
ＬＤＨ＿。真仿合混及
Ｂｅｎｃｈｅｒ可根据电路设计输入，自动生生成测试激励。支持ＶＨＤＬ、
ＨＤＬ及ＨＤＬ原理图输入方式。 Ｅｘｐｒｅｓｓ用来完成布线和布局设计，它允许综合ＶＨＤＬ和Ｖｅｒｉｌｏｇ的混合设
ＦＰＧＡ
计。综合过程运行完整的综合流程之后产生必要的文件。 ＩＳＥ开发软件的设计仿真可以分为功能仿真和时序时延仿真功能仿真是在设计 输入之后且综合之前进行的可以用来验证设计逻辑时序。时延仿真在综合和布局布线 之后进行，能够得到包括目标器件的详细的时序。时延信息可以通过创建使用图标表 示工作台ＨＤＬ（不需要文字描述）的测试文件，或者通过修改模板文件（查看ＶＨＤＬ 或Ｖｅｒｉｌｏｇ的测试台模板）来运行时序时延仿真。 如图４所示为仿真工具软件运行时的界面： ■■■■———————■■●—黼
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图４仿真工具ＭｏｄｅｌＳｉｍ运行时的界面
１４
基于ＦＰＧＡ／ＨＤＬ的随机读写ＩＺｃ串行总线接口电路设计
第二章１２Ｃ串行总线简介
第二章１２Ｃ串行总线简介
２．１串行总线简介
广义上说ｊ计算机通信方式可以分为并行通信和串行通信，相应的通信总线被称 为并行总线（Ｐａｒａｌｌ

ｅｌ Ｂｕｓ）和串行总线（Ｓｅｒｉａｌ Ｂｕｓ）。并行通信在多条物理线路上同 时传输数据信号，因此具有速度快、实时性好的优点，但由于占用的通讯线多，不适 于小型化产品；串行总线，由于其在有限的几根信号线上传输数据，在远距离信息传 输中发挥着不可替代的作用。随着单片机的广泛应用，为适应各种系统对于外部扩展 及系统之间相互通信的要求，各种公司级串行接口应运而生，受到了广大用户的青睐。 常见的串行总线的结构如图５所示，主机通过适配器与串行总线相连，外设通过 外设控制器与总线相连。一个串行总线可以有一个或一个以上的主机，每个外设控制 器可以控制一个或多个外设。
●●◆ －外设控制器
网矧适配器除
旧Ｉ矧适配器除
●峥
外设控制器
由高南 Ｉ…’Ｉ Ｉ…一Ｊ
● ● ●
Ｉ
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囱囱
●｝◆ ‘外设控制器
●
●
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Ｉ：：＝：：Ｉ
图５串行总线系统结构示意图
如今，串行总线在数据传输速率方面有了明显进步，在短短数年内几乎全盘取代 了传统的并行技术，成为计算机总线的主导技术。串行总线主要包括ＲＳ．２３２Ｃ／４２２／４８５； 各种现场总线（Ｆｉｅｌｄ Ｂｕｓ）技术，如ＣＡＮ、ＳＥＲＣＯＳ、Ｐｒｏｆｉｂｕｓ、Ｌｏｎｗｏｒｋｓ、Ｉｎｔｅｒｂｕｓ等； 以及目前流行的１２Ｃ总线、通用串行总线（ＵＳＢ）、ＩＥＥＥｌ３９４等ｆ２３１。
１５
基于ＦＰＧＡ／ＨＤＬ的随机读写１２Ｃ串行总线接口电路设计
第二章１２ｃ串行总线简介
２．２
１２Ｃ总线发展及特点
１．］２Ｃ总线的概念【２０ｌ
Ｐｈｉｌｉｐｓ开发的１２Ｃ（Ｉｎｔｅｒ
Ｉｎｔｅｇｒａｔｅｄ
Ｃｉｒｃｕｉｔ，又称１２Ｃ）总线是一种廉价、优质的
串行总线，适用于消费电子、通讯电子和工业电子等领域的低速器件。Ｆｃ总线定义了 两根线：串行数据线ＳＤＡ和串行时钟线ＳＣＬ。如图６是Ｉ℃总线系统的示意图。挂在１２Ｃ
总线上的器件，无论是微处理器、ＬＣＤ（Ｌｉｑｕｉｄ
Ｃｒｙｓｔａｌ
Ｄｉｓｐｌａｙ）驱动器，还是存储器，
都有唯一的地址。在一个进程中，通讯的双方分别是数据发送端（Ｔｒａｎｓｍｉｔｔｅｒ）和数 据接收端（Ｒｅｃｅｉｖｅｒ），以及主１２Ｃ（１２Ｃ．Ｍａｓｔｅｒ）和从１２Ｃ（１２Ｃ．Ｓｌａｖｅ）瞄】【２３１。 目前为止，Ｐｈｉｌｉｐｓ公司开发了包括超过１５０种ＣＭＯＳ和双极性兼容１２Ｃ总线的Ｉ

Ｃ， 所有符合１２Ｃ总线接口标准的的器件通过简单的双向双线总线，实现有效的ＩＣ之间控制 和通讯【２¨。
图６使用微控制器的１２Ｃ总线配置举例
１２Ｃ总线支持任何ＩＣ－Ｆ艺（ＮＭＯＳ、ＣＭＯＳ、双极性）。两线～串行数据（ＳＤＡ） 和串行时钟（ＳＣＬ）线在连接到总线的器件间传递信息。每个器件都有一个唯一的地 址识别（无论是微控制器、ＬＣＤ驱动器、存储器或键盘接口），而且都可以作为一个 发送器或接收器（由器件的功能决定）。很明显，ＬＣＤ驱动器只是一个接收器，而存 储器则既可以接收又可以发送数据。除了发送器和接收器外，器件在执行数据传输时 也可以被看作是主机或从机（见表２）。主机是初始化总线的数据传输并产生允许传输 的时钟信号的器件。此时，任何被寻址的器件都被认为是从机。
１６
基于ＦＰＧＡ／ＨＤＬ的随机读写１２Ｃ串行总线接口电路设计
第二章１２Ｃ串行总线简介
表２
ＩｚＣ总线术语 术语 发送器 发送数据到总线盼器件 从总线接收数据的器件 初始化发送、产生时钟信号和终止发送的器件 被主机寻址的器件 同时有多于一个主机尝试控制总线，但不破坏报文 是一个在有多个主机同时尝试控制主线，但只允许其中一个控制总线并 使报文不被破坏的过程 两个或多个器件同步时钟信号的过程 描述
接收器 主机 从机 多主机 仲裁 同步
２．１２Ｃ总线特征
１２Ｃ总线是通过两条双向线（时钟线ＳＣＬ和数据线ＳＤＡ）在器件之间传递信息的。 ＳＤＡ、ＳＣＬ的输出级必须是开漏或者开集电极输出，并外接上拉电阻连接到正电源（如 图７），以实现“线与”功能。当总线空闲时，ＳＤＡ、ＳＣＬ均为高电平。总线上的每个器 件都有一个唯一的地址，既作为数据的发送者或接收者。Ｍａｓｔｅｒ用来控制总线，实现 数据传输，产生传输所需的时钟脉冲；被寻址的器件只能处于ｓｌａｖｅ模式。 １２Ｃ总线上数据的传输速率在标准模式下可达１００ｋｂｉｔ／ｓ，在快速模式下可达 ４００ｋｂｉｔ／ｓ，在高速模式下可达３．４Ｍｂｉｔ／ｓ，连接到总线的接口数量由总线电容决定
（４００ｐＦ）。
ＳＤＡ‘皇·电丑Ｒｐ０审Ｒｐ’’ｕｕ
丫 丫
ＳＣＬ
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ｌ
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｜件１
ＤＯＵＴ。ｒ－Ｉ－ ２ ｌ
男
Ｄ、广寸 ＩｌｌＩＮ寸一 ＤＡＴＡ卅 ＩＮ—Ｎ 垮寸
暑件２
一
Ｉ
图７

１２Ｃ标准模式器件和快速模式器件连接到１２Ｃ总线
３．１２Ｃ总线的一些优点
（１）在系统中增加或删除ＩＣ不会影响总线的其他电路；故障诊断和调试都很简单， 故障可被立即寻迹；极低的电流消耗：抗高噪声干扰；电源电压范围宽；工作的温度
１７
基于ＦＰＧＡ／ＨＤＬ的随机读写１２Ｃ串行总线接口电路设计
第二章１２Ｃ串行总线简介
范围广。 （２）由于简单的两线串行１２Ｃ总线将互联减到最小，因此ＩＣ的管脚更少而且ＰＣＢ的 线路也减少，结果使ＰＣＢ更小和更便宜；完全完整的１２Ｃ总线协议不需要地址译码器。 升级简易增加了系统设计的灵活性。
２．３
１２Ｃ总线数据传输
１．数据的有效性
ＳＤＡ线上的数据必须在时钟的高电平时保持稳定，在时钟信号ＳＣＬ低电平时才能 切换。每一个ＳＣＬ时钟脉冲传输一个数据位，如图８所示。
啦一一ｒ—飞．一．．ｒ…、一 ｄ岬ｌ
Ｉ
Ｉ Ｉ
Ｉ由妇Ⅵ喇Ｉ■涮ｌ
图８
ａｔａＭｅ ｓｔａｔ炯；
ｌ
ｌ
Ｉ
Ｉ耐由协Ｉ
１２Ｃ总线的位传输
２．起始和停止条件
在ＳＣＬ线是高电平时，ＳＤＡ线从高电平向低电平切换表示数据传送开始（Ｓ）； 当ＳＣＬ为高，ＳＤＡ线由低电平向高电平切换表示停止条件（Ｐ）。起始和停止条件一般 由主机产生，总线在起始条件后被认为处于忙的状态。在停止条件的某段时间后，总 线被认为再次处于空闲状态，如图９所示。
ＳＯ＾
一乱Ｌ［：：：二］
Ｉ ｌ
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Ｓ”喂Ｔ∞ａ蝴譬帕Ｐ∞●●懒
图９起始和停止条件
扑．厂一、厂廿～瓯
Ｉ Ｉ １８
ｌ门一一泓
１２Ｃ总线上的数据传输
发送至Ｉ］ＳＤＡ线上的每个字节必须为８位，每个字节后必须跟一个响应位，需要９ 个时钟脉冲传送。ＳＣＬ由主机产生，其传输过程为：首先主机产生起始位，然后传送
基于ＦＰＧＡ／ＨＤＬ的随机读写１２Ｃ串行总线接口电路设计
第二章１２Ｃ串行总线简介
第一个字节。８位数据中首先传送的是数据的最高位ＭＳＢ，最低位ＬＳＢ为读写指示位， ｌ表示主机读，０表示写，高７位地址可使主机寻址１２８个从器件），如图１０所示。
姒１
！Ｉ
１田Ｃ
Ｉ Ｉ
Ｉ
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从机发送响应位
／］［］口匹
从机的响应信号１ ３’：Ｉ
………。ｌ
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Ｉ ｌ
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ｌ
Ｉ ＩＩＩＩ Ｉ一字节结束．从机中·谊动 Ｉ Ｉ

中听■务期闩靶Ｄｌ持低 Ｉ
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ｉ爪瓜厂工、爪
Ｌ！ｒｊ响应位疆动时钟响应位疆动时钟Ｌ！Ｊ 图１０
何
开始安重新开始结柬袁重新开始
１２Ｃ总线的数据传输流程
从机收到后发响应位，主机收到响应位后接着发送第二个字节的数据。数据发送 完毕后产生结束位，数据传送结束。数据传送时，时钟ＳＣＬ为低电平时ＳＤＡ才允许 切换，ＳＣＬ为高时ＳＤＡ必须稳定，此时ＳＤＡ的电平就是总线转送的数值。 在ＳＣＬ为高电平时，ＳＤＡ线由高到低切换表示起始位，ＳＤＡ线由低到高切换表 示停止位。起始位和停止位由主机产生，在起始位产生后总线处于忙状态，停止位出 现并经过一定时间后总线进入空闲状态。发送器每发送一个字节后，接收器必须产生 一个响应位。响应位的驱动时钟由主机产生，接收器将ＳＤＡ线拉低产生响应位，在响 应的时钟脉冲期间，发送器释放ＳＤＡ线（高）。如果主机是接受器，接收最后一个 字节时，不产生响应位（响应位为１），以通知从机结束发送，否则响应位为Ｏ。当从 机不能响应从机地址（例如它正在执行一些实时函数，不能接收或发送）时，或响应 了从机地址，但是在传输了一段时间后不能接收更多的数据字节，此时从机可以通过 不产生响应位来通知主机终止当前的传输，于是主机产生一个停止位终止传输，或者 产生重复开始位开始新的传输。 ＳＤＡ线上传送的数据必须为８位，每次传送可以发送的字节数量不受限制，如果 从机要完成一些其他功能（例如执行一个内部中断服务程序）后，才能接收或发送下 一个数据字节，那么从机可以使ＳＣＬ维持低，迫使主机进入等待状态。从机准备好接 收或发送下一个数据字节后，释放ＳＣＬ，数据传输继续。 ＳＤＡ和ＳＣＬ都是双向线路，使用时通过上拉电阻连接到电源上，当总线空闲时这 两条线路都是高电平，连接到总线的器件输出级必须是漏极开路或集电极开路，这样
１９
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第二章１２Ｃ串行总线简介
总线才能执行线与的功能。 主机发完第一个字节后，数据传输方向的变化可能存在三种情况。１．传输方向不 变，如主机向从机写；２．传输方向改变，如主机从从机读数据；３．传输方向改变多次， 如主机对从机进行多次读写，如图１１所示。
囫－主叫啵
（ａ）
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Ｌ数据＋啦一 Ｌ数据＋响应——＿Ｊ
口从一）．主
Ａ＝响应（ＳＤＡＬＯＷ） 天＝不响应｛ＳＤＡ Ｈ