实验七 8位移位寄存器的设计
一、实验目的
熟悉QuartusⅡ仿真软件的基本操作，并用VHDL语言设计一个8位移位寄存器
二、实验内容
1．用VHDL语言设计由边沿触发式D触发器构成的8位移位寄存器，并进行仿真与分析；
三、实验原理
1.(1)8位移位寄存器逻辑电路的原理：
可以实现串行输出、并行输入，串行输出的功能。是能暂时存放二进制码的电路，被广泛的应用于各类数字系统和数字计算机中。寄存器的特点是存数方便。
abcdefgh为8个并行输入端，qa~qh为并行输出端，srsi为右移串行输入端,slsi为左移串行输入端,s1,s0为模式控制端,clrn为异步清零端,clk为时钟脉冲输入端
(2)通过实验实现逻辑的原理：
输入信号输出信
号
clk clrn S1 S0 sl sr abcdef
gh Q_abcde
fgh
↑1 1 1 0 0 000011
11
00001111
↑ 1 1 0 1 0 000011
11
00011111 ↑ 1 1 0 1 0 000111
11
00111111 ↑ 1 1 0 0 0 001111
11
01111110 ↑ 1 1 0 0 0 0111111
11111100 ↑ 1 0 0 0 0 1111110
11111100 ↑ 1 0 1 0 1 1111110
11111110 ↑ 1 0 1 0 1 1111111
11111111 ↑ 1 0 1 0 0 1111111
1
01111111 ↑ 1 0 1 0 0 0111111
1
00111111
↑0 0 0 0 0 001111
11 0000000
四、实验方法与步骤
实验方法：
采用基于FPGA进行数字逻辑电路设计的方法。
采用的软件工具是QuartusII软件仿真平台，采用的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱。
实验步骤：
1、编写源代码。打开QuartusⅡ软件平台，点击File中得New建立一
个文件。编写的文件名与实体名一致，点击File/Save as以“.vhd”为扩展名存盘文件。VHDL设计源代码如下：
2、按照实验箱上FPGA的芯片名更改编程芯片的设置。操作是点击Assign/Device,选取芯片的类型“Altera的EPF10K20TI144_4”
3、编译与调试。
确定源代码文件为当前工程文件，点击Complier进行文件编译。编译结果有错误或警告，则将要调试修改直至文件编译成功。
4、波形仿真及验证。
在编译成功后，点击Waveform开始设计波形。点击“insert the node”,按照程序所述插入clrn,clk,s0,s1,sl,sr,a，b，c，d，e，f，g，h,qa，qb,qc,qd,qe,qf,qg,qh共22个节点（clrn,clk,s0,s1,sl,sr, a，b，c，d，e，f，g，h为输入节点，qa，qb,qc,qd,qe,qf,qg,qh为输出节点）。设置s0,s1,sl,sr以不同的信号输入，abcdefgh输入初始数据，clk为时钟信号，点击保存按钮保存。然后进行功能仿真，选择菜单Processing->Generate Functional Netlist 命令产生功能仿真网表，选择菜单Assignments-->Setting下拉列表中选择Simulator input ,在右侧的Simulation mode下拉列表中选择Functional，完成设置；选择菜单中的Processing->Start Simulation启动功能仿真，然后查看波形报告中的结果
5、时序仿真。首先进行全编译，编译成功后，点击Assignments 的settings 的simulation mode：Timing，仿真成功后即出带延时的波形图。
6、FPGA芯片编程及验证。
（1）分配管脚：assignment—>Pins在Location中选择合适的输入输出管脚并进行编译。
（2）下载验证：Tools->Programmer进入下载窗口Hardware Setup
—>ByteBlaster->Start->OK
（3）初始化电路，根据设置好的管脚资源擦做实验电路板，完成数据测试。
五、实验结果与分析
1、编译过程
a)编译过程、调试结果
b)结果分析及结论：编译无错误，可进行下一步
2、功能仿真
a)功能仿真过程及仿真结果
b)结果分析及结论：
最开始是清零；
置数:当clrn=1时，S=11，输入01010101，输出01010101；
再清零，
右移：当S=01时，slsr=01时补1，因此输出10000000；
slsr=10时补0，因此输出01000000；
左移：当S=10时，slsr=10时补1，输出为10000001；
slsr=01补0，输出为00000010；
slsr=10时补1，输出为00000101；
3、时序仿真
a)时序仿真过程及仿真结果
b)结果分析及结论：仿真结果与逻辑存在偏差，因为时序仿真存在延迟现象，是正常现象。
4、Programming芯片编程
a)芯片编程过程
b)编程芯片FPGA验证结果
b)结果分析与结论
按图示顺序为
右移补一：
清零：
置数为01010101：
由于没有在代码中加入保持的代码，所以不能抓拍到所有的结果，信号变化的太快。
六、实验结论
1.实验结论：成功参照74198芯片，用VHDL语言设计由边沿触发式D 触发器构成的8位移位寄存器，并进行仿真与分析；根据功能仿真和时序仿真的波形图显示成功，且下载成功。
2.实验心得：移位寄存器通过对数据的移动来储存数据，存数方便，但是范围较小，要弄懂移位寄存器的原理首先要搞懂它的逻辑功能表，如此才能在仿真过程中了解结果的正确与否，然后有一段缺陷是没有在代码中加入保持的功能，在下载时结果变化的太快，导致不能抓拍到所有的变化结果。下载过程耗费了太多的时间，都是自己不熟悉过程导致的。以后会多加练习下载这一部分。
寄存器实验报告
一、实验目的 1. 了解寄存器的分类方法，掌握各种寄存器的工作原理； 2. 学习使用V erilog HDL 语言设计两种类型的寄存器。 二、实验设备 PC 微机一台，TD-EDA 实验箱一台，SOPC 开发板一块。 三、实验内容 寄存器中二进制数的位可以用两种方式移入或移出寄存器。第一种方法是以串行的方式将数据每次移动一位，这种方法称之为串行移位(Serial Shifting)，线路较少，但耗费时间较多。第二种方法是以并行的方式将数据同时移动，这种方法称之为并行移位(Parallel Shifting)，线路较为复杂，但是数据传送的速度较快。因此，按照数据进出移位寄存器的方式，可以将移位寄存器分为四种类型：串行输入串行输出移位寄存器(Serial In- Serial Out)、串行输入并行输出移位寄存器(Serial In- Parallel Out)、并行输入串行输出移位寄存器(Parallel In- Serial Out)、并行输入并行输出移位寄存器(Parallel In-Parallel Out)。 本实验使用V erilog HDL 语言设计一个八位并行输入串行输出右移移位寄存器(Parallel In- Serial Out)和一个八位串行输入并行输出寄存器(Serial In- Parallel Out)，分别进行仿真、引脚分配并下载到电路板进行功能验证。 四、实验步骤 1．并行输入串行输出移位寄存器实验步骤 1）. 运行Quartus II 软件，选择File New Project Wizard 菜单，工程名称及顶层文件名称为SHIFT8R，器件设置对话框中选择Cyclone 系列EP1C6Q240C8 芯片，建立新工程。 2.) 选择File New 菜单，创建V erilog HDL 描述语言设计文件，打开文本编辑器界面。 3.) 在文本编辑器界面中编写V erilog HDL 程序，源程序如下： module SHFIT8R(din,r_st,clk,load,dout); input [7:0]din; input clk,r_st,load; output dout; reg dout; reg [7:0]tmp; always @(posedge clk) if(!r_st) begin dout<=0; end else begin if(load) begin tmp=din; end else
电子科技大学电子工程学院标准实验报告（实验）课程名称EDA技术与应用 姓名:孙远 学号:2010021030002 指导教师:窦衡 电子科技大学教务处制表
实验一八位全加器的设计 一、预习内容 1.结合教材中的介绍熟悉QuartusⅡ软件的使用及设计流程； 2.八位全加器设计原理。 二、实验目的 1.掌握图形设计方法； 2.熟悉QuartusⅡ软件的使用及设计流程； 3.掌握全加器原理，能进行多位加法器的设计。 三、实验器材 PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干 四、实验要求 1、用VHDL设计一个四位并行全加器； 2、用图形方式构成一个八位全加器的顶层文件； 3、完成八位全加器的时序仿真。 五、实验原理与内容 1、原理： 加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实验表明，4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。因此本实验中的8 位加法器采用两个4位二进制并行加法器级联而成。
2、实现框图： 1）四位加法器 四位加法器可以采用四个一位全加器级连成串行进位加法器，实现框图如下图所示，其中CSA为一位全加器。显然，对于这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算肯定无法胜任。 通过对串行进位加法器研究可得：运算的延迟是由于进位的延迟。因此，减小进位的延迟对提高运算速度非常有效。下图是减少了进位延迟的一种实现方法。可见，将迭代关系去掉，则各位彼此独立，进位传播不复存在。因此，总的延迟是两级门的延迟，其高速也就自不待言。 2）八位加法器 用两个并行四位加法器实现一个八位加法器的框图如下：
实验四 一、实验名称 32位并进/并出移位寄存器设计 二、实验原理 用一个8位移位寄存器，再增加一些电路，如4个8位锁存器等，设计成为一个能为32位二进制数进行不同方式移位的移位寄存器。 三、实验步骤 1、建立一个工程项目，设置路径，项目名和顶层实体名一致； 2、设计一个8位移位寄存器电路； 3、设计一个8位锁存器电路； 4、运用元件调用声明语句和元件例化语句完成顶层设计。 四、实验程序 1、八位移位寄存器程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY jicun IS PORT ( CLK,CO: IN STD_LOGIC; --时钟和进位输入 MD : IN STD_LOGIC_VECTOR(2 DOWNTO 0); --移位模式控制字 D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); -- 待加载移位的数据 QB : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); --移位数据输出 CN : OUT STD_LOGIC); --- 进位输出 END jicun; ARCHITECTURE behav OF jicun IS SIGNAL REG : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL CY : STD_LOGIC; BEGIN
PROCESS(CLK,CO,MD) BEGIN IF CLK'EVENT AND CLK='1' THEN CASE MD IS WHEN "001"=> REG(0)<=CO; ---带进位循环左移 REG(7 DOWNTO 1)<= REG(6 DOWNTO 0);CY<=REG(7); WHEN "010" => REG(0)<=REG(7); ---自循环左移 REG(7 DOWNTO 1)<= REG(6 DOWNTO 0); WHEN "011"=>REG(7)<=REG(0); ---自循环右移 REG(6 DOWNTO 0)<=REG(7 DOWNTO 1); WHEN "100" =>REG(7)<=CO; ---带进位循环右移 REG(6 DOWNTO 0)<=REG(7 DOWNTO 1);CY<=REG(0); WHEN "101" =>REG(7 DOWNTO 0)<=D(7 DOWNTO 0); --加载待移数 WHEN OTHERS=>REG<=REG;CY<=CY;--保持 END CASE; END IF; END PROCESS; QB(7 DOWNTO 0)<=REG(7 DOWNTO 0);CN<=CY; END behav; 2、锁存器程序 library ieee ; use ieee.std_logic_1164.all ; entity suocun is port(d : in std_logic_vector(7 downto 0) ; q: out std_logic_vector(7 downto 0); clk : in std_logic ); end suocun ; architecture one of suocun is signal q1: std_logic_vector(7 downto 0);
大学物理自主设计性实验（FB716-Ⅱ型物理设计性（传感器） 实验装置） 实 验 指 导 书 杭州精科仪器有限公司
目录 第一、产品简介 (02) 第二、实验项目内容 (04) 实验一、应变片性能—单臂电桥 (04) 实验二、应变片：单臂、半桥、全桥比较 (06) 实验三、移相器实验 (08) 实验四、相敏检波器实验 (10) 实验五、应变片—交流全桥实验 (12) 实验六、交流全桥的应用—振幅测量 (14) 实验七、交流全桥的应用—电子秤 (14) 实验八、霍尔式传感的直流激励静态位移特性 (16) 实验九、霍尔式传感的应用——电子秤 (17) 实验十、霍尔片传感的交流激励静态位移特性 (17) 实验十一、霍尔式传感的应用研究—振幅测量 (18) 实验十二、差动变压器（互感式）的性能 (19) 实验十三、差动变压器（互感式）零点残余电压的补偿 (20) 实验十四、差动变压器（互感式）的标定 (21) 实验十五、差动变压器（互感式）的应用研究—振幅测量 (22) 实验十六、差动变压器（互感式）的应用—电子秤 (23) 实验十七、差动螺管式（自感式）传感器的静态位移性能 (24) 实验十八、差动螺管式（自感式）传感器的动态位移性能 (25) 实验十九、磁电式传感器的性能 (26) 实验二十、压电传感器的动态响应实验 (27) 实验二十一、压电传感器引线电容对电压放大器、电荷放大器的影响 (28) 实验二十二、差动面积式电容传感器的静态及动态特性 (29) 实验二十三、扩散硅压阻式压力传感实验 (30) 实验二十四、气敏传感器（MQ3）实验 (32) 实验二十五、湿敏电阻（RH）实验 (34) 实验二十六、热释电人体接近实验 (34) 实验二十七、光电传感器测转速实验 (36) 第三、结构安装图片和说明 (37) 第一、产品简介 一、FB716-II型物理设计性（传感器）实验装置 本实验装置主要由以下所述5个部分组成： 1．传感器实验台部分：装有双平行振动梁（包括应变片上下各2片、梁自由端的磁钢）、
实验四典型时序电路的功能测试与综合仿真报告 15291204张智博一．74LS290构成的24位计数器 方法：第一片74290的Q3与第二片的INB相连，R01，R02相连，INA，R91,R92悬空构成24位计数器。50Hz，5v方波电压源提供时钟信号，用白炽灯显示输出信号。 实验电路： 实验现象：
输出由000000变为000001，000010，000011，000100，001000，001001，001010，001011，001100，010001，010000，010010，010011，010100，011000，011001，011010，011011，011100，100000，100001，100010，100011，100100，最终又回到000000，实现一次进位。 二．74LS161构成的24位计数器 方法：运用多次置零法 用两片74LS161构成了24位计数器，两片计数器的时钟信号都由方波电压源提供，第一片芯片的Q3和第二片芯片的Q0通过与非门，构成两个74LS161的LOAD信号，第一片的CO接第二片的ENT，其他ENT和ENP接Vcc（5v）。输出接白炽灯。 电路图： 实验现象：以下为1—24的计数过程
三．74LS194构成的8位双向移位寄存器 方法：通过两片194级联，控制MA,MB的值，来控制左右移动 实验电路由两片74LS194芯片构成。两个Ma接在一起，两个Mb接在一起，第一片的Dr，第二片的Dl，分别通过开关接到Vcc（5v）上。第一片的Q3接到第二片的Dr，第二片的Q0接到第一片的Dl。8个输出端分别接白炽灯。 实验电路：
课程设计报告 课程名称数字逻辑课程设计 课题8位全加器的设计 专业计算机科学与技术 班级12０2 学号３4 姓名贺义君 指导教师刘洞波陈淑红陈多 2013年１2月13日
课程设计任务书 课程名称数字逻辑课程设计 课题8位全加器的设计 专业班级计算机科学与技术1202 学生姓名贺义君 学号3４ 指导老师刘洞波陈淑红陈多审批刘洞波 任务书下达日期：2013年12月1３日 任务完成日期：２０14年01月２1日
一、设计内容与设计要求 1.设计内容： 本课程是一门专业实践课程，学生必修的课程。其目的和作用是使学生能将已学过的数字电子系统设计、VＨDL程序设计等知识综合运用于电子系统的设计中,掌握运用VHDＬ或者Veｒiｌｏg HＤL设计电子系统的流程和方法,采用Quａrtｕs II等工具独立应该完成1个设计题目的设计、仿真与测试。加强和培养学生对电子系统的设计能力,培养学生理论联系实际的设计思想，训练学生综合运用数字逻辑课程的理论知识的能力，训练学生应用Ｑｕａrtus II进行实际数字系统设计与验证工作的能力,同时训练学生进行芯片编程和硬件试验的能力。 题目一４线-16线译码器电路设计； 题目二16选1选择器电路设计; 题目三4位输入数据的一般数值比较器电路设计 题目四10线-４线优先编码器的设计 题目五8位全加器的设计 题目六RS触发器的设计; 题目七JK触发器的设计; 题目八Ｄ触发器的设计; 题目九十进制同步计数器的设计； 题目十T触发器的设计; 每位同学根据自己学号除以1０所得的余数加一，选择相应题号的课题。 参考书目 1 EＤA技术与VHDL程 序开发基础教程 雷伏容，李俊,尹 霞 清华大学出版 社 ９７８－7-30２－２２ 41６－7 20１ TＰ３1２VＨ／ 36 2 VHDL电路设计雷伏容清华大学出版 社 7-302－１42２６-2 2006 TＮ702/１85 3 ＶHDL电路设计技术王道宪贺名臣? 刘伟 国防工业出版 社 ７-118-03３52-9 2004 TN7０２/6２ 4 ＶHＤL 实用技术潘松，王国栋７-8１06 5 7－８106５－2９０－7 2000 TＰ３１２VＨ/1 5 ＶＨＤL语言１０0 例详解 北京理工大学Ａ SIＣ研究所 7-9０0６25 7－90０6２5-0２-X 1９ 99 TP３12VＨ/3 6 ＶHDL编程与仿真王毅平等人民邮电出版 社 ７-１15-0864１-９ 2０ 00 ７ 3.9621/W38V 7 ＶＨDL程序设计教程邢建平?曾繁泰清华大学出版 社 7-302-116５２-０ 200 ５ ＴP312VＨ/27 ／3
姓名_____________________班级_____________________学号_____________________ 日期_____________节次______________成绩__________教师签字__________________ 哈尔滨工业大学模拟电路自主设计实验 实验名称：运算放大器在限幅电路中的应用 一、实验目的 1、深入了解运算放大器的放大作用和深度负反馈； 2、灵活运用运算放大器的多种应用； 二、总体技术路线 2.1 当输入信号电压进入某一范围内，其输出信号的电压不再跟随输入信号电压的变化。 串联限幅电路：当输入电压U i <0或U i为数值较小的正电压时，D1截止，运算放大器的输出电压U0=0；仅当输入电压U i>0且U i为数值大于或等于某一个的正电压U th时，D1才正偏导通，电路有输出，且U0跟随输入信号U i变化。 并联限幅电路：当输入信号U i较小时，输出电压U0也较小，D1和D2没有击穿，U0跟随输入信号U i变化而变化，传输系数为：A uf=-R1 /R2；当U i幅值增大，使U0的幅值增大，并使D1和D2击穿，输出U0的幅度保持+(U z+U D)值不变，电路进入限幅工作状态。 2.2绝对值电路 当输入电压U i>0,则运算放大器的输出电压U1，D1导通，D2截止，输出电压U0 =0；当输入电压U i <0，则运算放大器的输出电压U1 >0，D2导通，D1截止，输出电压U0 =-R1 U i/R2。并通过反向放大器将整流信号放大两倍，再增加一个同相加法器，让输入信号的另一极性电
压不经整流，而直接送到加法器，与来自整流电路的输出电压相加，便构成了绝对值电路。 三、实验电路图 1、串联限幅电路： 2、并联限幅电路：
8位移位寄存器的电路设计与版图实现 摘要 电子设计自动化，缩写为EDA，主要是以计算机为主要工具，而Tanner EDA则是一种在计算机windows平台上完成集成电路设计的一种软件，基本包括S-Edit，T-Spice，W-Edit，L-Edit与LVS等子软件，其S-Edit以及L-Edit为常用软件，前者主要实现电路设计，后者主要针对的是已知电路的版图绘制，而T-Spice主要可实现电路图及版图的仿真，可以用Tanner EDA实现电路的设计布局以及版图实现等一系列完整过程。本文用Tanner EDA工具主要设计的是8位移位寄存器，移位寄存器主要是用来实现数据的并行和串行之间的转换以及对数据进行运算或专业处理的工具，主要结构构成是触发器，触发器是具有储存功能的，可以用来储存多进制代码，一般N 位寄存器就是由N个触发器构成，移位寄存器工作原理主要是数据在其脉冲的作用下实现左移或者右移的效果，输入输出的方式表现为串行及并行自由组合，本设计就是在Tanner EDA的软件平台上进行对8位移位寄存器的电路设计仿真，再根据电路图在专门的L-Edit 平台上完成此电路的版图实现，直至完成的结果和预期结果保持一致。 关键词：Tanner EDA；L-Edit；移位寄存器，S-Edit
8 bits shift register circuit design and layout Abstract Electronic design automation,referred to as EDA,it is based on computers as the main tool,and Tanner EDA is a kind of software that complete the integrated circuit design on Windows platforms.Its Sub-Softwares include S-Edit，T-Spice，W-Edit，L-Edit and LVS and so on.S-Edit and L-Edit are commonly used software,S-Edit is primarily designed to achieve circuit,the latter is aimed primarily known circuit layout drawing,T-Spice can achieve schematic and layout simulation.We can achieve layout of the circuit design and a series of complete process layout used Tanner EDA tools.In this paper, Tanner EDA tools are mainly designed an 8-bit shift register.The shift register is mainly used for data conversion between parallel and serial, and the data processing tool operation or professional,its main structure is the trigger composition,flip-flop is a storage function,it can be used to store more hexadecimal code,In general N-bits register is composed of N trigger.Working principle of the shift register data under the action of the pulse, mainly the effect of the shift to the left or right,input and output of the way of serial and parallel free combination.This design is in Tanner on the EDA software platform to 8 bits shift register circuit design and simulation,then according to the circuit diagram on special L - Edit platform to complete the circuit layout implementation,until the finish is consistent with the results and expected results. Keywords：Tanner EDA；L-Edit；Shift register，S-Edit
实验六移位寄存器的设计 一、实验目的 1、掌握中规模4位双向移位寄存器逻辑功能及使用方法。 2、熟悉移位寄存器的应用—实现数据的串行、并行转换和构成环形计数器。 二、实验预习要求 1、复习有关寄存器及串行、并行转换器有关内容。 2、查阅CC40194、CC4011及CC4068 逻辑线路。熟悉其逻辑功能及引脚排列。 3、在对CC40194进行送数后，若要使输出端改成另外的数码，是否一定要使寄存器清零？ 4、使寄存器清零，除采用R C输入低电平外，可否采用右移或左移的方法？可否使用并行送数法？若可行，如何进行操作？ 5、若进行循环左移，图6－4接线应如何改接？ 6、画出用两片CC40194构成的七位左移串 /并行转换器线路。 7、画出用两片CC40194构成的七位左移并 /串行转换器线路。 三、实验设备及器件 1、＋5V直流电源 2、单次脉冲源 3、逻辑电平开关 4、逻辑电平显示器 5、CC40194×2（74LS194）CC4011(74LS00) CC4068(74LS30) 四、设计方法与参考资料 1、移位寄存器是一个具有移位功能的寄存器，是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。既能左移又能右移的称为双向移位寄存器，只需要改变左、右移的控制信号便可实现双向移位要求。根据移位寄存器存取信息的方式不同分为：串入串出、串入并出、并入串出、并入并出四种形式。 本实验选用的4位双向通用移位寄存器，型号为CC40194或74LS194，两者功能相同，可互换使用，其逻辑符号及引脚排列如图6－1所示。 其中D0、D1、D2、D3为并行输入端；Q0、Q1、Q2、Q3为并行输出端；S R为右移串行输 C为直接无条件清零端； 入端，S L为左移串行输入端；S1、S0为操作模式控制端；R
基于原理图的8位全加器设计 实验目的：熟悉利用Quartus II的原理图输入方法设计简单的组合电路，掌握层次化设 计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 实验原理：一个8位全加器可以由8个1位全加器串行构成，即将低位加法器的进位输 出cout与相临的高位加法器的最低位输入信号cin相接。 试验任务：1.完成半加器和全加器的设计。 2.建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，完成编译、综合、适配、仿真和硬件测试。 实验步骤： 一、1位全加器设计 1.建立工程文件夹adder,路径d:\adder。 2.输入设计项目和存盘 原理图编辑输入流程如下： （1）打开Quartus II，选择file—>new命令，在弹出的窗口中选择block diagram/schematic file 选项，单击ok按钮后将打开原理图编辑窗口。 （2）在编辑窗口中的任何一个位置上右击，将弹出快捷菜单，选择inset—>symbol命令，将弹出元件输入对话框。 （3）单击“…”按钮，找到基本元件库路径d:/altera/90/quartus/libraries/primitives/logic项（假设软件安装在D盘），选中需要的元件，单击“打开”按钮，此元件即显示在窗口中，然后单击symbol窗口中的ok按钮，即可将元件调入原理图编辑窗口中。也可以在name栏输入需要的元件名。调入好元件和引脚后，连接好电路，再输入各引脚名。 （4）选择file—>save as命令，选择刚才为自己的工程建立的目录d:\adder，将已设计好的原理图取名为h_adder.bdf，并存盘此文件夹内。 3.将设计好的项目设置成可调用的元件 为了构成全加器的顶层设计，必须将以上设计的半加器h_adder.bdf设置成可调用的元件。在打开半加器原理图文件的情况下，选择file—>create/update—>create symbol file for current file命令，即可将当前文件h_adder.bdf变成一个元件符号存盘，以待高层次设计中调用。4.设计全加器顶层文件 打开一个原理图编辑窗口，方法同前。在新打开的原理图窗口中双击，在弹出的窗口中选择project选项，选择h_adder.bdf，并调入其他元件，连接好电路。以f_adder.bdf名存在同一路径d:\adder中。 二、8位全加器设计 1.将刚设计好的1位全加器设置成可调用的元件，方法同上。 2.调入元件，连接电路图，以8f_adder.bdf保存于同一路径d:\adder中的文件夹中。 3.将顶层文件8f_adder.bdf设置为工程。 4.编译与仿真 原理图与仿真波形分析：
实验五自主设计实验 一、实验目的 （1）自主训练 （2）自主创新 二、实验内容 1、对已做实验功能进行改进或扩展，自拟题目，完成实验硬件电路图和软件程序的编写并进行相应的调试。 2、对已做作业或相关参考书上的设计实例自拟题目，完成硬软件设计，实现相关的硬软件调试。 3、如果试验箱上的硬件电路结构不能满足自选题目的硬件电路要求，请做步进电机的控制实验。 三、实验具体操作过程 1、题目的确定。（以步进电机的控制实验为例）要求：(1)掌握四相四拍步进电机的工作原理，说明电机正反转时的步进状态表。并说明如何控制步进电机旋转的角度和转速。 （2）编写并调试电机的正向步进子程序和反向步进子程序和主程序，使步进电机按图（见实验指导书相关的图）不断循环。（如果做的是自己找的题目，要写你自己找的题目的要求及相关的硬件电路和软件程序。） 2、硬件连接图 3、编写实验源程序并进行软件的编译，连接硬件进行调试。观测实验现象。 四、实验结果分析 调试程序看到的实验现象。步进电机伴随发光二极管的循环闪烁而转动，L7用于指示电机的旋转方向（可以自己发挥来写，开始不能正常转动的原因，将K10拨到上边即可，说明K10的分时复用功能）。 附步进电机的控制的程序： ORG 0 STRT: MOV SP,#6FH MOV 20H,#0 MOV P1,#0F1H MLP: MOV R7,#64H MOV 42H,#0C8H MLP0: MOV R6,42H MLP9: LCALL DEL DJNZ R6,MLP9 DEC 42H LCALL STEPS DJNZ R7,MLP0 MOV R7,#64H MLP1: MOV R6,42H MLPX: LCALL DEL DJNZ R6,MLPX LCALL STEPS DJNZ R7,MLP1 MOV R7,#64H
长安大学电子技术课程设计 课题名称______________ 班级______________ 姓名______________ 指导教师 日期______________
前言 8位二进制加法器，它的功能主要是实现两个8位二进制数的相加，其结果的范围应该在00000000到111111110之间，即000到510之间。加法器在实际应用中占据着十分重大的地位，从我们呱呱坠地起，到小学，到初中，到高中，到大学，到工作，等等。我们能离开加法吗，不能！加法可以说是一切运算的基础，因此8位二进制加法器的设计是很有必要的。 那么我们如何设计一个8位二进制加法器呢？在实际应用中，我们通常输入的是十进制数，一个八位二进制数所对应的最大的十进制数是255，于是输入两个范围在000到255之间的数，首先通过二-十进制编码器将输入的三位十进制数的个位、十位、百位分别转换为8421BCD码，得到两个十二位字码，再通过加法器将它们相加，逢10进1，得到一个新的十二位字码，再用7447数字显示译码器将这个十二位字码还原到原来的三位十进制数。最后输出的就是一个三位十进制数，其范围在000到510之间。通过上述方法我们实现了八位二进制数的相加，从而达到了题目的要求。 为实现上述目的，我们需要查阅相关资料。通过查阅，理解以及加以运用，我们认识到了收集资料的不易性，但同时也得到了不少收获，可以说是有苦有甜。同时，虽然我们基本设计出了这个八位二进制加法器，但是不必可避免地会产生一些问题，比如说在连线上可能有更简便的途径，在元件的选用上可能还有其它更简便的方法，在控制上可能还不够精简，等等。我们希望在以后的实践中能找出更好的方法，也希望能吸取这次设计中的不足，逐渐改善。另外，在电子设计的过程中，与同组同学之间的合作配和是十分重要的。我在此次设计中也充分认识到这一点的重要性，我相信这次的电子设计能够为我们将来的工作奠定一定的基础。
8 位串入、并出移位寄存器 1. 概述 74HC164、74HCT164 是高速硅门 CMOS 器件，与低功耗肖特基型 TTL (LSTTL) 器件的引脚兼容。74HC164、74HCT164 是 8 位边沿触发式移位寄存器，串行输入数据，然后并行输出。数据通过两个输入端（DSA 或 DSB）之一串行输入；任一输入端可以用作高电平使能端，控制另一输入端的数据输入。两个输入端或者连接在一起，或者把不用的输入端接高电平，一定不要悬空。 时钟 (CP) 每次由低变高时，数据右移一位，输入到 Q0， Q0 是两个数据输入端（D SA 和 DSB）的逻辑与，它将上升时钟沿之前保持一个建立时间的长度。 主复位 (MR) 输入端上的一个低电平将使其它所有输入端都无效，同时非同步地清除寄存器，强制所有的输出为低电平。 2. 特性 ?门控串行数据输入 ?异步中央复位 ?符合JEDEC 标准no. 7A ?静电放电(ESD) 保护： ·HBM EIA/JESD22-A114-B 超过2000 V ·MM EIA/JESD22-A115-A 超过200 V 。 ?多种封装形式 ?额定从-40 °C 至+85 °C 和-40 °C 至+125 °C 。 3. 功能图 图 1. 逻辑符号
图 2. IEC 逻辑符号 图 3. 逻辑图 图 4. 功能图 4. 引脚信息
图 5. DIP14、SO14、SSOP14 和 TSSOP14 封装的引脚配置 引脚说明 74HC164中文资料(功能,真值表,引脚图及电气参数介绍) SN54HC164,/SN74HC164是8位移位寄存器，当其中一个（或二个）选通串行输入端的低电平禁止进入新数据，并把第一个触发器在下一个时钟脉冲来后复位到低电平时，门控串行输入端（A 和B）可完全控制输入数据。一个高电平输入后就使另一个输入端赋能，这个输入就决定了第一个触发器的状态。虽然不管时钟处于高电平或低电平时，串行输入端的数据都可以被改变，但只有满足建立条件的信息才能被输入。时钟控制发生在时钟输入由低电平到高电平的跃变上。为了减小传输线效应，所有输入端均采用二极管钳位。 https://www.doczj.com/doc/ec14534646.html,/info/cmos/0083928.html H=高电平（稳定态）L=低电平（稳定态）×=不定↑=从低电平转换到高电平 QA0…QH0=在稳定态输入条件建立前QA…QH 的相应电平 QAn…QHn=在最近的时钟输入条件（↑）建立前QA…QH 的相应电平，表示移位一位
不同生境下植物茎或叶形态结构的观察研究[1] 张媛燕（2009083144），郑碧女（2009083145），郑运畅（2009083146）,钟群（2009083147）庄莉莉（2009083148），庄珊珊（2009083149）（龙岩学院生命科学学院） 文献编码：Q94 摘要：通过形态观察法和石蜡切片法，对两种不同类型植物叶片或茎进行形态学解剖学研究，结果表明，植物的形态，结构，功能与生态环境有密切的联系，这是是植物长期进化的结果。各种环境下的植物组织各不相同，所占比例也不一，其中水生植物有着较大的细胞间隙，叶面不存在角质层加厚、蜡质或栓质，但具有发达的通气孔，陆生植物仙人掌叶退化，分化出刺，对干旱环境形成了较强的适应性，其体表还有一层较厚的蜡质层，有效的减少了水分的蒸发，另外一种的陆生植物桂花其气孔密度增加，可等待水分充足时增加气体交换，提高光和效率。一般情况下旱生植物的下表皮的气孔较多，而水生植物的上表皮较多。经过对比研究进一步认识了植物形态结构、功能与环境的联系，这对以后农业生产园林绿化将有一定的参考意义和借鉴价值。[2] 关键词：组织，气孔，生境，水分，适应性 引言： 桂花（学名：Osmanthus fragrans，英文Sweet Olive），木犀科木犀属，又名“月桂”、“木犀”，俗称“桂花树”。常绿灌木或小乔木，为温带树种。叶对生，多呈椭圆或长椭圆形，树叶叶面光滑，革质，叶边缘有锯齿。花簇生，花冠分裂至基乳有乳白、黄、橙红等色。 仙人掌（Cactaceae）是被子植物门、双子叶植物纲、石竹亚纲、石竹目的一科。多数为多年生草本植物，少数为灌木或乔木状植物。该科有140属2000余种，大多原产美洲热带、亚热带沙漠或干旱地区，以墨西哥及中美洲为分布中心陆生，水生两类植物由于各自环境的不同产生了各自的适应方式，但其具体表现还有待进一步的探究，虽然一些学者对某种植物进行了研究，但对于两种植物的特征功能与环境的统一性的对比还尚不清楚，我们将通过形态学解剖，以及石蜡切片观察等方法进一步对其对环境的适应性的研究。[3] 实验方法： 一、实验材料与仪器 （1）实验材料：1）水生植物：水稻，到稻田里采集2）陆生植物：桂花，校园采集3）旱生植物：仙人掌，自培植物 （2）实验仪器：擦镜纸，放大镜，直尺，盖玻片，载玻片，培养皿，刀片，滴管，毛笔，吸水纸，烘箱，显微镜，染色缸，小培养皿，镊子，纱布，磅纸（3）实验试剂：蒸馏水，番红染液，明胶，卡诺氏固定液，10%番红水溶液、0.5%固绿（用95%的酒精配制）、酒精（100%、95%、80%、70%、50%）、二甲苯 二、方法与步骤 将水稻与仙人掌的茎，桂花的叶，制作石蜡切片。 1、固定:用卡诺氏液固定24小时左右，固定完后用95%酒精冲洗，组织不要立即处理时可用70%酒精保存。 2、脱水：以乙醇脱水为例具体操作程序如下： 70%、80%、90%、95% 、100%各级乙醇溶液脱水各40min，放入95%、100%各两次， 每次20min。 3、透明：纯酒精、二甲苯等量混合液15min→二甲苯0.5h→二甲苯0.5h
实验报告一 一、实验目的 熟悉利用QuartusII的原理图输入方法设计简单电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。 二、实验内容 1.根据工作原理，完成1位半加器和全加器的设计； 2.建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成 编译、综合、适配、仿真。 三、实验环境 计算机、QuartusII软件 四、实验步骤 1.根据半加器工作原理，建立电路并仿真，并将元件打包。 (1)电路 （2）仿真： 仿真结果分析：S为和信号，当A=1，B=0或A=0，B=1时，和信号S为1，否则为0.当A=B=1时，产生进位信号，及CO=1。 （3）打包后的文件：
2.利用半加器构成一位全加器，并打包。 （1）电路 （2）仿真 仿真结果分析：CI为来自低位的进位，S=A xor B xor CI,即：当A,B,CI中有一位为高电平‘1’或者三位同时高电平为‘1’，则S=1，否则S=0；当A,B,CI有两位或者三位同为高电平‘1’时，产生进位信号CO=‘1’。 （3）打包后的文件 3.利用全加器构成8位全加器，并完成编译、综合、适配、仿真。 （1）电路
（2）仿真 仿真结果分析：八位全加器，和S分别与A，B 对应。当来自第七位的进位信号为‘1’、A 的最高位和B的最高位三者有两个位高电平‘1’时，则产生进位信号CO=‘1’。 五、实验结果与讨论 实验的仿真结果与预计的结果一致，所以所设计的电路是正确的。不足的地方有： 1、对软件还不够熟悉，所以操作的有点慢；
2、设计电路时，由于数字电路的知识有些开始淡忘了，所以应当及时去补 缺补弱。 六、总结 思考题：为了提高加法器工作速度，如何改进以设计的进位方式？ 答：采用超前进位。串行加法器的第i位进位是由0~（i-1）决定的，而超前进位是事先得出每一位全加器的进位输出信号，而无需再从低位开始向高位逐位传递进位信号了，这就有效地提高了工作速度了。
目录 摘要 (1) 1 多功能双向移位寄存器 (2) 1.1 基本工作原理 (2) 1.2 基本实现方案 (2) 2 电路图设计 (4) 2.1 电路结构 (4) 2.2 真值表 (4) 3 Verilog描述8位双向移位寄存器 (6) 4 程序仿真 (8) 5 总结 (10) 参考文献 (11)
摘要 移位寄存器是基本的同步时序电路，基本的移位寄存器可以实现数据的串行/并行或并行/串行的转换、数值运算以及其他数据处理功能。在本设计中，使用硬件描述语言Verilog，在EDA工具QuartussII中，设计8位双向移位寄存器硬件电路，根据设计语言进行功能时序仿真，验证设计的正确性与可行性。 关键字：Verilog QuartusII 移位寄存器
8位双向移位寄存器电路设计 1 多功能双向移位寄存器 1.1 基本工作原理 移位寄存器是基本的同步时序电路，基本的移位寄存器可以实现数据的串行/并行或并行/串行的转换、数值运算以及其他数据处理功能。在本设计中定义移位寄存器中的数据从低位触发器移向高位为右移，移向低位为左移。 为了扩展逻辑功能和增加使用的灵活性，某些双向移位寄存器集成电路产品 又附加了并行输入、并行输出等功能。如图1所示是上述几种工作模式的简化示意图。 并行输入 并行输出 右移串行输入（D IR 左移串行输出（D OL 右移串行输出（D OR ） D IL ） 0123 图1 多功能移位寄存器工作模式简图 1.2 基本实现方案 图2所示是实现数据保持、右移、左移、并行置入和并行输出的一种电路方 案。图中的D 触发器m FF 是N 为移位寄存器中的第m 位触发器，在其数据输入端插入了一个4选1数据选择器m MUX ，用2位编码输入10S S 、控制m MUX ，来选择触发器输入信号m D 的来源。当100S S ==时，选择该触发器本身输出的m Q ， 次态为1m n n m m Q D Q +==，使触发器保持状态不变；当100,1S S ==时，触发器1m FF -的输出1m Q -被选中，故CP 脉冲上升沿到来时，m FF 存入1m FF -此前的逻辑值，即 1m 1n n m Q Q +-=，而1m +1n n m Q Q +=， 从而实现右移功能；类似地，当101,0S S ==时，m MUX 选择1m Q +，实现左移功能；而当101S S ==时，则选中并行输入数据m DI ，其次 态1 n m m Q DI +=，从而完成并行数据的置入功能。上述四种操作概述于表1，此外，
提取大豆异黄酮糖苷和苷元并比较其免疫 能力的强弱 实验设计 南方医科大学第二临床医学院 10级临床医学院（妇幼保健）石惠卿 10级临床医学院（妇幼保健）罗玉云 10级临床医学院（妇幼保健）林冬华 10级临床医学院（妇幼保健）彭书杰 10级临床医学院（妇幼保健）刘颖慧 摘要 大豆异黄酮是一种生理活性物质，更是人体生理生化中不可缺少的成分，它对调节人体新陈代谢，预防中老年疾病有一定的意义。研究和开发含有大豆异黄酮的各种新产品，不仅可以提高大豆的附加值，而且可创造出乐观的经济效益，经调查，市场对大豆异黄酮的年需求量在1500吨，而目前的年产量为500吨。因此大豆异黄酮的研究与开发就有很大的市场潜力。本次试验着重于异黄酮糖苷和苷元的提取，及其在免疫功能上的差异的研究。 关键词：大豆，异黄酮糖苷，异黄酮苷元，免疫 目录
1.前言 (2) 2.实验目的 (3) 3.实验原理 (4) 4.实验器材与试剂 (5) 5.实验步骤 (6) 6.结果预测及分析 (8) 7.可行性评估 (8) 8.注意事项 (9) 9.参考文献 (9) 1.前言 大豆是豆科植物的成熟种子，大豆异黄酮是大豆生长过程中形成的一类次生代谢产物，其结构与雌激素相似，是一类植物雌激素。大豆异黄酮有很多方面的药理活性，包括抗癌预防和治疗心血管疾病，预防和治疗骨质疏松和更年期综合症以及免疫调节作用。经研究发现，大豆异黄酮主要在肠道被吸收，吸收率为10%~40%。目前对大豆异黄酮功效性质的研究报道很多，但关于大豆异黄酮糖苷和苷元免疫功能对比实验研究尚少，为明确大豆异黄酮糖苷及其苷元组分的生理作用，本次实验对比研究大豆异黄酮糖苷和苷元对小鼠体液免疫功能的影响。 2.实验目的 2.1从大豆中提取异黄酮糖苷及苷元 2.2对大豆异黄酮糖苷及苷元进行定性鉴定 2.3对大豆异黄酮糖苷及苷元进行定量鉴定 2.4比较大豆异黄酮糖苷和异黄酮苷元对小鼠血液中溶血素含量的影响
摘要 Quartus II是最高级和复杂的，用于system-on-a-programmable-chip (SOPC)的设计环境。Quartus II提供完善的timing closure 和LogicLock 基于块的设计流程。QuartusII design是唯一一个包括以timing closure 和基于块的设计流为基本特征的programmable logic device (PLD)的软件。Quartus II 设计软件改进了性能、提升了功能性、解决了潜在的设计延迟等，在工业领域率先提供FPGA与mask-programmed devices开发的统一工作流程。 本文介绍了微机上的QuartusⅡ软件系统的使用，并用该软件分别设计半加器，全加器，并编译连接设计一个8位加法器的过程。 关键词：8位加法器；EDA（电子设计自动化）；QuartusⅡ（可编程逻辑软件）
目录 第1章概述 (1) 1.1EDA的概念 (1) 1.2硬件描述语言概述 (2) 第2章QUARTUS II (4) 2.1QUARTUSII概述 (4) 2.2QUARTUSII建立工程项目 (4) 2.3QUARTUSII建立原理图输入文件 (6) 2.4QUARTUSII层次化项目设计 (9) 第3章8位加法器设计 (12) 3.18位加法器分析 (12) 3.2设计过程 (12) 参考文献 (15) 结论 (16)
第1章概述 1.1 EDA的概念 EDA是电子设计自动化（Electronic Design Automation）的缩写，从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。 由于它是一门刚刚发展起来的新技术，涉及面广，内容丰富，理解各异，所以目前尚无一个确切的定义。但从EDA技术的几个主要方面的内容来看，可以理解为EDA技术就是以计算机为工具，设计者在EDA软件平台上，以硬件描述语言为系统逻辑描述的主要表达方式完成设计文件，然后由计算机自动地完成逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化，逻辑布局布线、逻辑仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度[1]。 利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。 EDA技术是伴随着计算机、集成电路、电子系统的设计发展起来的，至今已有30多年的历程。大致可以分为三个发展阶段。20世纪70年代的CAD(计算机辅助设计)阶段：这一阶段的主要特征是利用计算机辅助进行电路原理图编辑，PCB 布同布线，使得设计师从传统高度重复繁杂的绘图劳动中解脱出来。20世纪80年代的QAE(计算机辅助工程设计)阶段：这一阶段的主要特征是以逻辑摸拟、定时分析、故障仿真、自动布局布线为核心，重点解决电路设计的功能检测等问题，使设计能在产品制作之前预知产品的功能与性能[2]。20世纪90年代是EDA(电子设计自动化)阶段：这一阶段的主要特征是以高级描述语言，系统级仿真和综合技术为特点，采用“自顶向下”的设计理念，将设计前期的许多高层次设计由EDA工具来完成[3]。 1.1.1 EDA的发展 从目前的EDA技术来看，中国EDA市场已渐趋成熟，不过大部分设计工程师面向的是PC主板和小型ASIC领域，仅有小部分的设计人员工发复杂的片上系