数字IC设计经典笔试题
- 格式:docx
- 大小:30.89 KB
- 文档页数:37
数字化业务设计师笔试题 3华为2019数字芯片设计笔试题目与解析(单选第三部分)21.异步FIFO读写地址编码常采用独热码,以便于读写地址跨异步时钟域处理()【A】正确【B】错误解析:独热码:有多少状态就有多少比特,只有一个比特为1,其余比特都为0。
格雷码:又称循环码,相邻两个码之间只有一位发生变化。
异步FIFO读写地址编码常采用格雷码,然后打两拍跨时钟域处理。
正确答案:B22.两个同源时钟之间可能是同步时钟,也可能是异步时钟()【A】正确【B】错误解析:由同一个时钟源产生的时钟相位关系是固定的,为同步时钟;由不同时钟源产生的时钟相位关系不确定,为异步时钟。
(个人理解,参考虞希清版《专用集成电路设计实用教程》p56“同步电路是指电路的所有时钟来自同一时钟源;异步电路是指电路的时钟来自不同时钟源”)参考答案:B23.形式验证技术需要外界提供测试向量和时钟激励()【A】正确【B】错误解析:验证有动态验证和静态验证,动态验证需要外界提供测试向量和时钟激励,而形式验证技术属于静态验证,使用基于数学变换的静态分析来确定硬件或软件行为的正确性,不需要外界提供测试向量和时钟激励。
正确答案:B24.下列跨时钟域设计存在问题的是()【A】FIFO设计地址跨时钟域,可以通过格雷码转换+打2拍方式【B】希望得到C = A & B,A、B在clkx域,C在clky时钟域,则单独用clky对A和B分别打2拍产生Adly2和Bdly2,然后再让C = Adly2& Bdly2【C】单bit数据跨时钟域,在目的时钟域打3拍后使用,打拍过程中不带组合逻辑【D】一组数据线跨时钟域,如果数据有足够的持续不变时间,可以通过握手机制实现同步化解析:希望得到C = A & B,A、B在clkx域,C在clky时钟域,则先在clkx域进行A & B的运算,然后将结果在clky域打两拍处理得到C。
正确答案:B25.异步时钟数据采样的方法错误的是()【A】使用FIFO隔离进行多bit采样【B】高频时钟直接采样低频时钟的多bit数据【C】单bit高频时钟脉冲展宽后给低频时钟进行采样【D】握手信号后再采样解析:多bit信号采样一般采用异步FIFO的方法,A正确;跨时钟域即便是高频时钟采样低频时钟也不可以直接采样,直接采样可能会造成亚稳态的传播,严重影响电路的性能,B错误;低频时钟采样高频信号,必须先对高频信号进行展宽处理,否则采样不完全,会丢失数据,C正确。
2022全志数字IC笔试题目-图文一(10分):某,y,z位宽为8bit,c位宽为4bit,a=1’b1;b=8’h12;如果c=~a;某=b+{~a};y=b+~a;z=b+c;则某,y,z用2进制数表示分别是多少?二(10分)用基本门电路(与,或,非)画出2个bit的数据相加的加法器。
三(10分)请阐述下PVT三项因素对数字电路的影响四:(10分)下面一段组合逻辑,改错moduleelect(el,a,b,c,out);input[1:0]el;input[1:0]a,b,c;output[2: 0]out;reg[2:0]out;1:数字电路设计中竞争和冒险会带来电路上的毛刺,需要加入RC滤波电路滤除2:如果DFF的Hold时间不满足,通常可以通过降低时钟运行速度来解决3:DFF的etup时间是根据DFF与DFF之间的时序路径分析出来的,把时钟变慢可以有效增加DFF的etup时间4:同步电路和异步电路区分的主要方式是看是否使用的同一个时钟5.异步reet信号因为和时钟是异步的,因此不需要加时序约束六(15分)现有如下电路,信号A,B,C都是1bit信号,假设一级门延时为0.5n,组合逻辑L1、L2的延时分别为5级门延时、7级门延时(注:不可拆分);各DFF的延时,Setup和Hold时间都是相当于1级门延时;如果D和E等其他路径为非关键路径,请问:该电路最高速度为多少?如果该电路设计目标分别是200MHz,该如何修改电路?七:时序报告分析:原来拍的看不清类似于这种类型的题目:题目:(1)该分析路径的时钟约束为多少MHz?(2)该路径分析是否有violation存在?请给出结果和计算过程(3)改分析路径ignoff最快能运行Mhz,请给出计算过程这是原图:八(15分)假设某PLL输入时钟为24MHz,4bitfactorn,其输出公式为24某(n+1),PLL在开启及factor变化时会出现一段时间的失锁状态(输出不稳定),用verilog设计一个检测电路,产生PLL的锁定信号。
电子公司IC设计基础笔试题电子公司ic设计基础笔试题:一、fpga和asic的概念,他们的区别。
(未知)答案:fpga是可编程asic。
asic:专用集成电路,它是面向专门用途的电路,专门为一个用户设计和制造的。
按照一个用户的特定要求,能以低研制本钱,短、交货周期供货的全定制,半定制集成电路。
与门阵列等其它asic(application specific ic)相较,它们又具有设计开发周期短、设计制造本钱低、开发工具先进、标准产品无需测试、质量稳定和可实时在线查验等长处二、咱们公司的产品是集成电路,请描述一下你对集成电路的熟悉,列举一些与集成电路相关的内容(如讲清楚模拟、数字、双极型、cmos、mcu、risc、cisc、dsp、asic、fpga等的概念)。
(仕兰微面试题目)3、什么叫做otp片、掩膜片,二者的区别安在?(仕兰微面试题目)4、你知道的集成电路设计的表达方式有哪几种?(仕兰微面试题目)五、描述你对集成电路设计流程的熟悉。
(仕兰微面试题目)六、简述fpga等可编程逻辑器件设计流程。
(仕兰微面试题目)7、ic设计前端到后端的流程和eda工具。
(未知)八、从rtl synthesis到tape out之间的设计flow,并列出其中各步利用的tool.(未知)九、asic的design flow。
(威盛via 上海笔试试题)10、写出asic前期设计的流程和相应的工具。
(威盛)1一、集成电路前段设计流程,写出相关的工具。
(扬智电子笔试)先介绍下ic开发流程:1.)代码输入(design input)用vhdl或是verilog语言来完成器件的功能描述,生成hdl代码语言输入工具:summit visualhdlmentor renior图形输入: composer(cadence);viewlogic (viewdraw)2.)电路仿真(circuit simulation)将vhd代码进行先前逻辑仿真,验证功能描述是不是正确数字电路仿真工具:verolog:cadence verolig-xlsynopsys vcsmentor modle-simvhdl : cadence nc-vhdlsynopsys vssmentor modle-sim模拟电路仿真工具:***anti hspice pspice,spectre micro microwave: eesoft : hp3.)逻辑综合(synthesis tools)逻辑综合工具可以将设计思想vhd代码转化成对应必然工艺手腕的门级电路;将低级仿真中所没有考虑的门沿(gates delay)反标到生成的门级网表中,返回电路仿真阶段进行再仿真。
第1篇引言:集成电路(IC)设计是一项复杂而精细的工作,要求设计者具备深厚的理论知识、丰富的实践经验以及出色的逻辑思维能力。
为了帮助您了解自己在IC设计领域的智力水平,我们特别设计了以下智力测试题。
请您认真作答,完成后可对自己的设计能力有一个初步的认识。
第一部分:基础知识1. 选择题- 下列哪个选项不是IC设计中所使用的制造工艺?A. CMOSB. TTLC. ECLD. LED2. 填空题- 在IC设计中,版图(Layout)是电路的__________,而原理图(Schematic)则是电路的__________。
3. 简答题- 简述CMOS工艺的基本原理。
第二部分:逻辑分析与设计1. 选择题- 下列哪个电路可以实现逻辑与功能?A. OR门B. AND门C. NOT门D. XOR门- 在组合逻辑电路中,如果某一输入变量经过不同途径传输后,到达电路中某一汇合点的时间有先有后,这种现象称为__________。
3. 简答题- 解释竞争与冒险现象,并说明如何消除它们。
第三部分:版图设计1. 选择题- 下列哪个工具常用于IC版图设计?A. Altium DesignerB. CadenceC. OrCADD. Pro/ENGINEER2. 填空题- 在版图设计中,为了防止寄生效应,通常需要将__________与__________保持一定的距离。
3. 简答题- 简述版图设计中的规则检查(DRC)和设计规则约束(DRC)。
第四部分:IC制造1. 选择题- 下列哪个步骤是IC制造过程中的关键步骤?A. 光刻B. 化学气相沉积C. 离子注入D. 刻蚀- 在IC制造中,__________是将电路图形转移到硅片上的关键步骤。
3. 简答题- 简述IC制造过程中可能遇到的问题及解决方法。
第五部分:模拟IC设计1. 选择题- 下列哪个电路属于模拟电路?A. 741运算放大器B. 555定时器C. 74LS00D. 74HC002. 填空题- 在模拟IC设计中,__________是放大信号的关键元件。
芯片设计试题及答案解析一、单项选择题(每题2分,共20分)1. 在数字电路设计中,以下哪个选项是CMOS技术的主要优点?A. 高功耗B. 低功耗C. 高成本D. 低速度答案:B2. 以下哪种类型的存储器是易失性存储器?A. ROMB. RAMC. EPROMD. EEPROM答案:B3. 在芯片设计中,以下哪个阶段是进行电路的逻辑设计?A. 系统设计阶段B. 电路设计阶段C. 物理设计阶段D. 测试阶段答案:B4. 以下哪种技术是用于提高芯片的集成度?A. 微米技术B. 纳米技术C. 毫米技术D. 厘米技术答案:B5. 在芯片设计中,以下哪个参数是衡量芯片性能的重要指标?A. 功耗B. 面积C. 频率D. 所有选项答案:D6. 以下哪种类型的逻辑门是基本的数字逻辑门?A. 与门B. 或门C. 非门D. 所有选项答案:D7. 在芯片设计中,以下哪个软件工具用于电路仿真?A. MATLABB. PhotoshopC. AutoCADD. Protel答案:A8. 以下哪种类型的存储器是只读存储器?A. SRAMB. DRAMC. ROMD. Flash答案:C9. 在芯片设计中,以下哪个阶段是进行电路的布线?A. 系统设计阶段B. 电路设计阶段C. 物理设计阶段D. 测试阶段答案:C10. 以下哪种技术是用于提高芯片的可靠性?A. 热设计B. 机械设计C. 光学设计D. 化学设计答案:A二、多项选择题(每题3分,共15分)1. 以下哪些因素会影响芯片的性能?A. 工艺技术B. 电路设计C. 电源电压D. 环境温度答案:A, B, C, D2. 在芯片设计中,以下哪些是常见的设计错误?A. 逻辑错误B. 布局错误C. 时序错误D. 电源错误答案:A, B, C3. 以下哪些是数字电路设计中常用的仿真工具?A. HSPICEB. CadenceC. SynopsysD. MATLAB答案:A, B, C, D4. 以下哪些是芯片设计中常用的测试方法?A. 功能测试B. 性能测试C. 时序测试D. 热测试答案:A, B, C, D5. 以下哪些是芯片设计中常用的封装技术?A. BGAB. QFPC. QFND. DIP答案:A, B, C, D三、简答题(每题10分,共30分)1. 简述芯片设计的基本流程。
数字芯片后端设计笔试题
数字芯片后端设计是集成电路设计中的一个重要领域,涉及到
电路设计、物理设计、时序分析等多个方面。
笔试题通常涉及以下
几个方面的内容:
1. 电路设计,包括逻辑门的设计、寄存器、计数器、存储器等
电路的设计原理和方法,以及常用的电路优化技术。
2. 物理设计,主要包括布局设计和布线设计,要求考生熟悉常
见的工艺库,对电路的布局和布线进行合理规划,保证电路的性能
和可靠性。
3. 时序分析,要求考生了解时序分析的基本原理,包括时序路
径的定义和时序收敛等概念,以及时序收敛的方法和技巧。
4. 工艺知识,要求考生了解常见的半导体工艺和工艺参数对电
路设计的影响,以及工艺对电路性能的限制和要求。
5. 设计工具,要求考生熟练掌握常见的数字芯片后端设计工具,如Cadence、Synopsys等,能够熟练使用这些工具进行电路设计和
物理设计。
总的来说,数字芯片后端设计笔试题主要考察考生对数字电路设计的基本原理和方法的掌握程度,以及对常见工艺和工具的熟练应用能力。
希望以上内容能够满足你的要求。
数字IC找工作常考笔试题1、状态机要注意的是状态机采用的编码、组合逻辑与时序逻辑的编写规则;2、分频器偶数分频、奇数分频以及小数分频;3、时序分析会分析时序逻辑电路的时序,计算关健路径的slack,包括存在锁存器的情况下的时序分析,metastability、竞争冒险以及这些现象的解决方法;4、perl编程比如perl统计出一段字母中每个字母的重复次数;5、小题一般都是IC方面的基本常识,比如棍图,systemverilog的优点,ASIC与FPGA之间代码如何移植等等。
6、国民的面试题:给出一个配置信号C,范围是0~15。
同时给出一个待毛刺的信号A和时钟信号clk。
毛刺的定义是持续时间小于等于C拍。
要求是滤掉毛刺,设计一个系统,要求细化到能写verilog的程度,并说明优缺点。
比如C=3,即是滤掉持续时间小于等于3拍的突变信号7、同步电路和异步电路的区别是什么?(仕兰微电子)8、什么是同步逻辑和异步逻辑?(汉王笔试)9、什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?(汉王笔试)10、setup time和hold time(1)什么是Setup和Holdup时间?(汉王笔试)(2)setup和holdup时间,区别.(南山之桥)(3)解释setup time和hold time的定义和在时钟信号延迟时的变化。
(4)解释setup和hold time violation,画图说明,并说明解决办法。
(威盛VIA2003.11.06上海笔试试题)(5)给了reg的setup,hold时间,求中间组合逻辑的delay范围。
(飞利浦-大唐笔试)(6)时钟周期为T,触发器D1的建立时间最大为T1max,最小为T1min。
组合逻辑电路最大延迟为T2max,最小为T2min。
问,触发器D2的建立时间T3和保持时间应满足什么条件。
(华为)(7)给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有clock的delay,写出决定最大时钟的因素,同时给出表达式。
1. 什么是数字IC验证?
2. RTL设计中常见的问题有哪些?如何解决这些问题?
3. UVM是什么?它的作用是什么?
4. UVM的组件有哪些?它们各自的作用是什么?
5. 什么是UVM测试套件(Test Suite)?如何编写一个UVM测试套件?
6. 什么是UVM环境(Environment)?它的作用是什么?
7. 什么是UVM代理(Agent)和驱动器(Driver)?它们之间的区别是什么?
8. 什么是UVM事务(Transaction)?如何编写一个UVM事务?
9. 什么是UVM报告(Report)?如何使用UVM报告进行结果分析?
10. 什么是覆盖率(Coverage)?为什么覆盖率对于数字IC验证很重要?
11. 什么是断言(Assertion)?如何使用断言来验证设计的正确性?
12. 什么是随机激励生成器(Randomizer)?如何使用随机激励生成器进行测试?
13. 什么是回归测试(Regression Testing)?为什么要进行回归测试?
14. 什么是仿真(Simulation)和调试(Debugging)?它们之间的关系是什么?
15. 什么是形式化验证(Formal Verification)?它与数字IC验证有什么关系?。
各大公司IC设计笔试试题1、我们公司的产品是集成电路,请描述一下你对集成电路的认识,列举一些与集成电路相关的内容(如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSp、ASIC、FpGA等的概念)。
(仕兰微面试题目)2、FpGA和ASIC的概念,他们的区别。
()答案:FpGA是可编程ASIC。
ASIC:专用集成电路,它是面向专门用途的电路,专门为一个用户设计和制造的。
根据一个用户的特定要求,能以低研制本钱,短、交货周期供货的全定制,半定制集成电路。
与门阵列等其它ASIC(Application Specific IC)相比,它们又具有设计开发周期短、设计制造本钱低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点3、什么叫做OTp片、掩膜片,两者的区别何在?(仕兰微面试题目)4、你知道的.集成电路设计的表达方式有哪几种?(仕兰微面试题目)5、描述你对集成电路设计流程的认识。
(仕兰微面试题目)6、简述FpGA等可编程逻辑器件设计流程。
(仕兰微面试题目)7、IC设计前端到后端的流程和eda工具。
()8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.()9、Asic的design flow。
(威盛VIA xx.11.06 上海笔试试题)10、写出asic前期设计的流程和相应的工具。
(威盛)11、集成电路前段设计流程,写出相关的工具。
(扬智电子笔试)先介绍下IC开发流程:1.)代码输入(design input)用vhdl或者是verilog语言来完成器件的功能描述,生成hdl代码语言输入工具:SUMMIT VISUALHDLMENTOR RENIOR图形输入: poser(cadence);viewlogic (viewdraw)2.)电路仿真(circuit simulation)将vhd代码进行先前逻辑仿真,验证功能描述是否正确数字电路仿真工具:Verolog: CADENCE Verolig-XLSYNOpSYS VCSMENTOR Modle-simVHDL : CADENCE NC-vhdlSYNOpSYS VSSMENTOR Modle-sim模拟电路仿真工具:***ANTI HSpice pspice,spectre micro microwave: eesoft : hp3.)逻辑综合(synthesis tools)逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路;将初级仿真中所没有考虑的门沿(gates delay)反标到生成的门级网表中,返回电路仿真阶段进行再仿真。
数字IC设计经典笔试题
数字IC设计经典笔试题
张戎王舵蒋鹏程王福生袁波
摘要
本文搜集了近年来数字IC设计公司的经典笔试题目,内容涵盖FPGA、VerilogHDL编程和IC设计基础知识。
Abstract
This article includes some classical tests which have been introduced into interview by companies in digital IC designing in recent years. These tests are varied from FPGA,verlog HDL to base knowledge in IC designing.
关键词
FPGA VerilogHDL IC设计
引言
近年来,国内的IC设计公司逐渐增多,IC 公司对人才的要求也不断提高,不但反映在对相
关项目经验的要求,更体现在专业笔试题目难度的增加和广度的延伸。
为参加数字IC设计公司的笔试做准备,我们需要提前熟悉那些在笔试中出现的经典题目。
IC设计基础
1:什么是同步逻辑和异步逻辑?
同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。
同步时序逻辑电路的特点:各触发器的时钟端全部连接在一起,并接在系统时钟端,只有当时钟脉冲到来时,电路的状态才能改变。
改变后的状态将一直保持到下一个时钟脉冲的到来,此时无论外部输入 x 有无变化,状态表中的每个状态都是稳定的。
异步时序逻辑电路的特点:电路中除能够使用带时钟的触发器外,还能够使用不带时钟的触发器和延迟元件作为存储元件,电路中没有统一的时钟,电路状态的改变由外部输入的变化直接引起。
2:同步电路和异步电路的区别:
同步电路:存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源,因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。
异步电路:电路没有统一的时钟,有些触发器的时钟输入端与时钟脉冲源相连,只有这些触发器的状态变化与时钟脉冲同步,而其它的触发器的状态变化不与时钟脉冲同步。
3:时序设计的实质:
时序设计的实质就是满足每一个触发器的建立/保持时间的要求。
4:建立时间与保持时间的概念?
建立时间:触发器在时钟上升沿到来之前,其数据输入端的数据必须保持不变的最小时间。
保持时间:触发器在时钟上升沿到来之后,其数据输入端的数据必须保持不变的最小时间。
5:为什么触发器要满足建立时间和保持时间?
因为触发器内部数据的形成是需要一定的时间的,如果不满足建立和保持时间,触发器将进入亚稳态,进入亚稳态后触发器的输出将不稳定,在0和1之间变化,这时需要经过一个恢复时间,其输出才能稳定,但稳定后的值并不一定是你的输入值。
这就是为什么要用两级触发器来同步异步输入信号。
这样做能够防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中,导致亚稳态的传播。
(比较容易理解的方式)换个方式理解:需要建立时间是因为触发器的D端像一个锁存器在接受数据,为了稳定的设置前级门的状态需要一段稳定时间;需要保持时间是因为在时钟沿到来之后,触发器要经过反馈来锁存状态,从后级门传到前级门需要时间。
6:什么是亚稳态?为什么两级触发器能够防止亚稳态传播?
这也是一个异步电路同步化的问题。
亚稳态是指触发器无法在某个规定的时间段内到达一个能够确认的状态。
使用两级触发。