常用40、45、74系列标准数字电路简单介绍
常用4000系列标准数字电路的中文名称
资料
型号器件名称厂牌备注
CD4000 双3输入端或非门+单非门TI CD4001 四2输入端或非门
HIT/NSC/TI/GOL
CD4002 双4输入端或非门NSC
CD4006 18位串入/串出移位寄存器NSC CD4007 双互补对加反相器NSC
CD4008 4位超前进位全加器NSC
CD4009 六反相缓冲/变换器NSC
CD4010 六同相缓冲/变换器NSC
CD4011 四2输入端与非门HIT/TI
CD4012 双4输入端与非门NSC
CD4013 双主-从D型触发器
FSC/NSC/TOS
CD4014 8位串入/并入-串出移位寄存器NSC
CD4015 双4位串入/并出移位寄存器TI CD4016 四传输门FSC/TI
CD4017 十进制计数/分配器
FSC/TI/MOT
CD4018 可预制1/N计数器NSC/MOT CD4019 四与或选择器PHI
CD4020 14级串行二进制计数/分频器FSC
CD4021 08位串入/并入-串出移位寄存器PHI/NSC
CD4022 八进制计数/分配器NSC/MOT CD4023 三3输入端与非门
NSC/MOT/TI
CD4024 7级二进制串行计数/分频器NSC/MOT/TI
CD4025 三3输入端或非门
NSC/MOT/TI
CD4026 十进制计数/7段译码器
NSC/MOT/TI
CD4027 双J-K触发器NSC/MOT/TI CD4028 BCD码十进制译码器
NSC/MOT/TI
CD4029 可预置可逆计数器
NSC/MOT/TI
CD4030 四异或门NSC/MOT/TI/GOL CD4031 64位串入/串出移位存储器
NSC/MOT/TI
CD4032 三串行加法器NSC/TI
CD4033 十进制计数/7段译码器NSC/TI CD4034 8位通用总线寄存器
NSC/MOT/TI
CD4035 4位并入/串入-并出/串出移位寄存NSC/MOT/TI
CD4038 三串行加法器NSC/TI
CD4040 12级二进制串行计数/分频器NSC/MOT/TI
CD4041 四同相/反相缓冲器
NSC/MOT/TI
CD4042 四锁存D型触发器
NSC/MOT/TI
CD4043 4三态R-S锁存触发器("1"触发) NSC/MOT/TI
CD4044 四三态R-S锁存触发器("0"触发) NSC/MOT/TI
CD4046 锁相环NSC/MOT/TI/PHI
CD4047 无稳态/单稳态多谐振荡器
NSC/MOT/TI
CD4048 4输入端可扩展多功能门
NSC/HIT/TI
CD4049 六反相缓冲/变换器
NSC/HIT/TI
CD4050 六同相缓冲/变换器
NSC/MOT/TI
CD4051 八选一模拟开关NSC/MOT/TI CD4052 双4选1模拟开关NSC/MOT/TI CD4053 三组二路模拟开关
NSC/MOT/TI
CD4054 液晶显示驱动器NSC/HIT/TI CD4055 BCD-7段译码/液晶驱动器
NSC/HIT/TI
CD4056 液晶显示驱动器NSC/HIT/TI CD4059 “N”分频计数器NSC/TI
CD4060 14级二进制串行计数/分频器NSC/TI/MOT
CD4063 四位数字比较器NSC/HIT/TI CD4066 四传输门NSC/TI/MOT
CD4067 16选1模拟开关NSC/TI
CD4068 八输入端与非门/与门
NSC/HIT/TI 74系列芯片功能大全
7400 TTL 2输入端四与非门7401 TTL 集电极开路2输入端四与非门
7402 TTL 2输入端四或非门7403 TTL 集电极开路2输入端四与非门
7404 TTL 六反相器
7405 TTL 集电极开路六反相器7406 TTL 集电极开路六反相高压驱动器
7407 TTL 集电极开路六正相高压驱动器
7408 TTL 2输入端四与门
7409 TTL 集电极开路2输入端四与门
7410 TTL 3输入端3与非门7411 TTL 3输入端3与门
7412 TTL 开路输出3输入端三与非门
7413 TTL 4输入端双与非施密特触发器
7414 TTL 六反相施密特触发器7415 TTL 开路输出3输入端三与门
7416 TTL 开路输出六反相缓冲/驱动器
7417 TTL 开路输出六同相缓冲/驱动器
7420 TTL 4输入端双与非门7421 TTL 4输入端双与门
7422 TTL 开路输出4输入端双与非门
7427 TTL 3输入端三或非门7428 TTL 2输入端四或非门缓冲器
7430 TTL 8输入端与非门
7432 TTL 2输入端四或门
7433 TTL 开路输出2输入端四或非缓冲器
7437 TTL 开路输出2输入端四与非缓冲器
7437 TTL 开路输出2输入端四与非缓冲器
7438 TTL 开路输出2输入端四与非缓冲器
7438 TTL 开路输出2输入端四与非缓冲器
7439 TTL 开路输出2输入端四与非缓冲器
7439 TTL 开路输出2输入端四与非缓冲器
7440 TTL 4输入端双与非缓冲器7440 TTL 4输入端双与非缓冲器7442 TTL BCD—十进制代码转换器
7442 TTL BCD—十进制代码转换器
7445 TTL BCD—十进制代码转换/驱动器
7446 TTL BCD—7段低有效译码/驱动器
7447 TTL BCD—7段高有效译码/驱动器
7448 TTL BCD—7段译码器/内部上拉输出驱动
7450 TTL 2-3/2-2输入端双与或非门
7451 TTL 2-3/2-2输入端双与或非门
7454 TTL 四路输入与或非门7455 TTL 4输入端二路输入与或非门
7473 TTL 带清除负触发双J-K 触发器
7474 TTL 带置位复位正触发双D触发器
7476 TTL 带预置清除双J-K触发器
7483 TTL 四位二进制快速进位全加器
7485 TTL 四位数字比较器7486 TTL 2输入端四异或门7490 TTL 可二/五分频十进制计数器
7493 TTL 可二/八分频二进制计数器
常用74系列标准数字电路的
中文名称资料
器件代号器件名称74 74LS 74HC
00 四2输入端与非门√ √ √
01 四2输入端与非门(OC) √ √
02 四2输入端或非门√ √ √
03 四2输入端与非门(OC) √ √
04 六反相器√ √ √
05 六反相器(OC) √ √
06 六高压输出反相器(OC,30V) √ √
07 六高压输出缓冲,驱动器(OC,30V) √ √ √
08 四2输入端与门√ √ √
09 四2输入端与门(OC) √ √ √
10 三3输入端与非门√ √ √
11 三3输入端与门√ √
12 三3输入端与非门(OC) √ √ √
13 双4输入端与非门√ √ √
14 六反相器√ √ √
15 三3输入端与门(OC) √ √
16 六高压输出反相器(OC,15V) √
17 六高压输出缓冲,驱动器(OC,15V) √
20 双4输入端与非门√ √ √
21 双4输入端与门√ √ √
22 双4输入端与非门(OC) √ √25 双4输入端或非门(有选通端) √ √ √
26 四2输入端高压输出与非缓冲器√ √ √
27 三3输入端或非门√ √ √
28 四2输入端或非缓冲器√ √ √
30 8输入端与非门√ √ √
32 四2输入端或门√ √ √
33 四2输入端或非缓冲器(OC) √ √
37 四2输入端与非缓冲器√ √
38 四2输入端与非缓冲器(OC) √ √
40 双4输入端与非缓冲器√ √ √
42 4线-10线译码器(BCD输入) √ √
43 4线-10线译码器(余3码输入) √
44 4线-10线译码器(余3葛莱码输入) √
48 4线-7段译码器√
49 4线-7段译码器√
50 双2路2-2输入与或非门√ √ √
51 2路3-3输入,2路2-2输入与或非门√ √ √
52 4路2-3-2-2输入与或门√
53 4路2-2-2-2输入与或非门√
54 4路2-3-3-2输入与或非门√ √
55 2路4-4输入与或非门√
60 双4输入与扩展器√ √
61 三3输入与扩展器√
62 4路2-3-3-2输入与或扩展器√
64 4路4-2-3-2输入与或非门√
65 4路4-2-3-2输入与或非门(OC) √
70 与门输入J-K触发器√
71 与或门输入J-K触发器√
72 与门输入J-K触发器√
74 双上升沿D型触发器√ √78 双D型触发器√ √
85 四位数值比较器√
86 四2输入端异或门√ √ √
87 4位二进制原码/反码√
95 4位移位寄存器√
101 与或门输入J-K触发器√102 与门输入J-K触发器√107 双主-从J-K触发器√108 双主-从J-K触发器√109 双主-从J-K触发器√110 与门输入J-K触发器√
CD4069 六反相器 NSC/HIT/TI CD4070 四异或门 NSC/HIT/TI CD4071 四2输入端或门 NSC/TI CD4072 双4输入端或门 NSC/TI CD4073 三3输入端与门 NSC/TI CD4075 三3输入端或门 NSC/TI CD4076 四D 寄存器
CD4077 四2输入端异或非门 HIT CD4078 8输入端或非门/或门 CD4081 四2输入端与门 NSC/HIT/TI CD4082 双4输入端与门 NSC/HIT/TI CD4085 双2路2输入端与或非门 CD4086 四2输入端可扩展与或非门 CD4089 二进制比例乘法器 CD4093 四2输入端施密特触发器 NSC/MOT/ST
CD4094 8位移位存储总线寄存器 NSC/TI/PHI
CD4095 3输入端J-K 触发器 CD4096 3输入端J-K 触发器 CD4097 双路八选一模拟开关
CD4098 双单稳态触发器 NSC/MOT/TI CD4099 8位可寻址锁存器 NSC/MOT/ST CD40100 32位左/右移位寄存器 7495 TTL 四位并行输入\输出移位寄存器
7497 TTL 6位同步二进制乘法器 74107 TTL 带清除主从双J-K 触发器 74109 TTL 带预置清除正触发双J-K 触发器 74112 TTL 带预置清除负触发双J-K 触发器
74121 TTL 单稳态多谐振荡器 74122 TTL 可再触发单稳态多谐振荡器 74123 TTL 双可再触发单稳态多谐振荡器 74125 TTL 三态输出高有效四总线缓冲门
74126 TTL 三态输出低有效四总线缓冲门
74132 TTL 2输入端四与非施密特触发器
74133 TTL 13输入端与非门
74136 TTL 四异或门
74138 TTL 3-8线译码器/复工器 74139 TTL 双2-4线译码器/复工器 74145 TTL BCD —十进制译码/驱动器 74150 TTL 16选1数据选择/多路
开关
74151 TTL 8选1数据选择器 74153 TTL 双4选1数据选择器 74154 TTL 4线—16线译码器 74155 TTL 图腾柱输出译码器/
分配器
74156 TTL 开路输出译码器/分配器 74157 TTL 同相输出四2选1数
据选择器
74158 TTL 反相输出四2选1数据选择器
74160 TTL 可预置BCD 异步清除计数器
74161 TTL 可予制四位二进制异步清除计数器
74162 TTL 可预置BCD 同步清除计数器
74163 TTL 可予制四位二进制同步清除计数器
74164 TTL 八位串行入/并行输出移位寄存器 74165 TTL 八位并行入/串行输出移位寄存器 74166 TTL 八位并入/串出移位寄存器 74169 TTL 二进制四位加/减同步计数器 74170 TTL 开路输出4×4寄存器堆
74173 TTL 三态输出四位D 型寄存器
74174 TTL 带公共时钟和复位六D 触发器 74175 TTL 带公共时钟和复位四D 触发器 74180 TTL 9位奇数/偶数发生器/校验器
74181 TTL 算术逻辑单元/函数发生器
74185 TTL 二进制—BCD 代码转换器
74190 TTL BCD 同步加/减计数器 74191 TTL 二进制同步可逆计数
器
74192 TTL 可预置BCD 双时钟可逆计数器
74193 TTL 可预置四位二进制双时钟可逆计数器
74194 TTL 四位双向通用移位寄存器
74195 TTL 四位并行通道移位寄存器
74196 TTL 十进制/二-十进制可
预置计数锁存器
74197 TTL 二进制可预置锁存器/计数器
74221 TTL 双/单稳态多谐振荡器
74240 TTL 八反相三态缓冲器/线驱动器
111 双主-从J-K 触发器 √ √ 112 双下降沿J-K 触发器 √
113 双下降沿J-K 触发器 √ 114 双下降沿J-K 触发器 √ 116 双4位锁存器 √ 120 双脉冲同步驱动器 √ 121 单稳态触发器 √ √ √ 122 可重触发单稳态触发器 √ √ √
123 可重触发双稳态触发器 √ √ √ 125 四总线缓冲器 √ √ √ 126 四总线缓冲器 √ √ √ 128 四2输入端或非线驱动器 √ √ √
132 四2输入端与非门 √ √ √
CD40101 9位奇偶较验器 CD40102 8位可预置同步BCD 减法计数器 CD40103 8位可预置同步二进制减法计数器
CD40104 4位双向移位寄存器 CD40105 先入先出FI-FD 寄存器 CD40106 六施密特触发器 NSC\TI CD40107 双2输入端与非缓冲/驱动器 HAR\TI
CD40108 4字×4位多通道寄存器 CD40109 四低-高电平位移器 CD40110 十进制加/减,计数,锁存,译码驱动 ST
CD40147 10-4线编码器 NSC\MOT CD40160 可预置BCD 加计数器 NSC\MOT
CD40161 可预置4位二进制加计数器 NSC\MOT
CD40162 BCD 加法计数器 NSC\MOT CD40163 4位二进制同步计数器 NSC\MOT
CD40174 六锁存D 型触发器 NSC\TI\MOT
CD40175 四D 型触发器 NSC\TI\MOT CD40181 4位算术逻辑单元/函数发生器 CD40182 超前位发生器 CD40192 可预置BCD 加/减计数器(双时钟) NSC\TI CD40193 可预置4位二进制加/减计数器 NSC\TI CD40194 4位并入/串入-并出/串出移位寄存 NSC\MOT CD40195 4位并入/串入-并出/串出移位寄存 NSC\MOT
CD40208 4×4多端口寄存器 CD4501 4输入端双与门及2输入端或非门
CD4502 可选通三态输出六反相/缓冲器 CD4503 六同相三态缓冲器 CD4504 六电压转换器
CD4506 双二组2输入可扩展或非门 CD4508 双4位锁存D 型触发器 CD4510 可预置BCD 码加/减计数器 CD4511 BCD 锁存,7段译码,驱动器 CD4512 八路数据选择器
CD4513 BCD 锁存,7段译码,驱动器(消隐) CD4514 4位锁存,4线-16线译码器 CD4515 4位锁存,4线-16线译码器 CD4516 可预置4位二进制加/减计数器 CD4517 双64位静态移位寄存器 CD4518 双BCD 同步加计数器 CD4519 四位与或选择器
CD4520 双4位二进制同步加计数器 CD4521 24级分频器
CD4522 可预置BCD 同步1/N 计数器 CD4526 可预置4位二进制同步1/N 计数器
CD4527 BCD 比例乘法器 CD4528 双单稳态触发器 CD4529 双四路/单八路模拟开关 CD4530 双5输入端优势逻辑门 CD4531 12位奇偶校验器 CD4532 8位优先编码器
CD4536 可编程定时器
CD4538 精密双单稳
CD4539 双四路数据选择器
CD4541 可编程序振荡/计时器
CD4543 BCD七段锁存译码,驱动器
CD4544 BCD七段锁存译码,驱动器
CD4547 BCD七段译码/大电流驱动器CD4549 函数近似寄存器
CD4551 四2通道模拟开关
CD4553 三位BCD计数器
CD4555 双二进制四选一译码器/分离器CD4556 双二进制四选一译码器/分离器CD4558 BCD八段译码器
CD4560 "N"BCD加法器
CD4561 "9"求补器
CD4573 四可编程运算放大器
CD4574 四可编程电压比较器
CD4575 双可编程运放/比较器
CD4583 双施密特触发器
CD4584 六施密特触发器
CD4585 4位数值比较器
CD4599 8位可寻址锁存器74241 TTL 八同相三态缓冲器/线驱动器
74243 TTL 四同相三态总线收发器
74244 TTL 八同相三态缓冲器/线驱动器
74245 TTL 八同相三态总线收发器
74247 TTL BCD—7段15V输出译码/驱动器
74248 TTL BCD—7段译码/升压输出驱动器
74249 TTL BCD—7段译码/开路输出驱动器
74251 TTL 三态输出8选1数据选择器/复工器
74253 TTL 三态输出双4选1数据选择器/复工器
74256 TTL 双四位可寻址锁存器74257 TTL 三态原码四2选1数据选择器/复工器
74258 TTL 三态反码四2选1数据选择器/复工器
74259 TTL 八位可寻址锁存器/3-8线译码器
74260 TTL 5输入端双或非门74266 TTL 2输入端四异或非门74273 TTL 带公共时钟复位八D 触发器
74279 TTL 四图腾柱输出S-R锁存器
74283 TTL 4位二进制全加器74290 TTL 二/五分频十进制计数器
74293 TTL 二/八分频四位二进制计数器
74295 TTL 四位双向通用移位寄存器
74298 TTL 四2输入多路带存贮开关
74299 TTL 三态输出八位通用移位寄存器
74322 TTL 带符号扩展端八位移位寄存器
74323 TTL 三态输出八位双向移位/存贮寄存器
74347 TTL BCD—7段译码器/驱动器
74352 TTL 双4选1数据选择器/复工器
74352 TTL 双4选1数据选择器/复工器
74353 TTL 三态输出双4选1数据选择器/复工器
74353 TTL 三态输出双4选1数据选择器/复工器
74365 TTL 门使能输入三态输出六同相线驱动器
74365 TTL 门使能输入三态输出六同相线驱动器
74365 TTL 门使能输入三态输出六同相线驱动器
74366 TTL 门使能输入三态输出六反相线驱动器
74366 TTL 门使能输入三态输出六反相线驱动器
74367 TTL 4/2线使能输入三态六同相线驱动器
74367 TTL 4/2线使能输入三态六同相线驱动器
74368 TTL 4/2线使能输入三态六反相线驱动器
74368 TTL 4/2线使能输入三态六反相线驱动器
74373 TTL 三态同相八D锁存器74373 TTL 三态同相八D锁存器反相八D锁存器
74374 TTL 三态7426
74374 TTL 三态反相八D锁存器74375 TTL 4位双稳态锁存器74375 TTL 4位双稳态锁存器74377 TTL 单边输出公共使能八D锁存器
74377 TTL 单边输出公共使能八D锁存器
74378 TTL 单边输出公共使能六D锁存器
74378 TTL 单边输出公共使能六D锁存器
74379 TTL 双边输出公共使能四
D锁存器
74379 TTL 双边输出公共使能四D锁存器
74380 TTL 多功能八进制寄存器74380 TTL 多功能八进制寄存器74390 TTL 双十进制计数器74390 TTL 双十进制计数器74393 TTL 双四位二进制计数器74393 TTL 双四位二进制计数器74447 TTL BCD—7段译码器/驱动器
74450 TTL 16:1多路转接复用器多工器
74451 TTL 双8:1多路转接复用器多工器
74453 TTL 四4:1多路转接复用器多工器
74460 TTL 十位比较器
74461 TTL 八进制计数器74465 TTL 三态同相2与使能端八总线缓冲器
74466 TTL 三态反相2与使能八总线缓冲器
74467 TTL 三态同相2使能端八总线缓冲器
74468 TTL 三态反相2使能端八总线缓冲器
74469 TTL 八位双向计数器74490 TTL 双十进制计数器74491
74498 TTL 八进制移位寄存器74502 TTL 八位逐次逼近寄存器74503 TTL 八位逐次逼近寄存器74533 TTL 三态反相八D锁存器74534 TTL 三态反相八D锁存器74540 TTL 八位三态反相输出总线缓冲器
74563 TTL 八位三态反相输出触发器
74564 TTL 八位三态反相输出D 触发器
74573 TTL 八位三态输出触发器74574 TTL 八位三态输出D触发器
74645 TTL 三态输出八同相总线传送接收器
74670 TTL 三态输出4×4寄存器堆
数字IC设计经典笔试题 张戎王舵蒋鹏程王福生袁波 摘要 本文搜集了近年来数字IC设计公司的经典笔试题目，内容涵盖FPGA、V erilogHDL编程和IC设计基础知识。 Abstract This article includes some classical tests which have been introduced into interview by companies in digital IC designing in recent years. These tests are varied from FPGA，verlog HDL to base knowledge in IC designing. 关键词 FPGA VerilogHDL IC设计 引言 近年来，国内的IC设计公司逐渐增多，IC公司对人才的要求也不断提高，不仅反映在对相关项目经验的要求，更体现在专业笔试题目难度的增加和广度的延伸。为参加数字IC 设计公司的笔试做准备，我们需要提前熟悉那些在笔试中出现的经典题目。 IC设计基础 1：什么是同步逻辑和异步逻辑？ 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。 2：同步电路和异步电路的区别： 同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。 3：时序设计的实质： 时序设计的实质就是满足每一个触发器的建立/保持时间的要求。 4：建立时间与保持时间的概念？
IC设计完整流程及工具 IC的设计过程可分为两个部分，分别为：前端设计（也称逻辑设计）和后端设计（也称物理设计），这两个部分并没有统一严格的界限，凡涉及到与工艺有关的设计可称为后端设计。 前端设计的主要流程： 1、规格制定 芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。 2、详细设计 Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。 3、HDL编码 使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。 4、仿真验证 仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。仿真验证工具Mentor公司的Modelsim，Synopsys的VCS，还有Cadence的NC-Verilog均可以对RTL级的代码进行设计验证，该部分个人一般使用第一个-Modelsim。该部分称为前仿真，接下来逻辑部分综合之后再一次进行的仿真可称为后仿真。 5、逻辑综合――Design Compiler 仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基
浅谈数字ＩＣ设计技术(一) 摘要:随着数字电路设计的规模以及复杂程度的提高，对其进行设计所花费的时间和费用也随之而提高。根据近年来的统计，对数字系统进行设计所花的时间占到了整个研发过程的60%以上。所以减少设计所花费的实践成本是当前数字电路设计研发的关键，这就必须在设计的方法上有所突破。 关键词:数字系统；IC；设计 一、数字IC设计方法学 在目前CI设计中，基于时序驱动的数字CI设计方法、基于正复用的数字CI设计方法、基于集成平台进行系统级数字CI设计方法是当今数字CI设计比较流行的3种主要设计方法，其中基于正复用的数字CI设计方法是有效提高CI设计的关键技术。它能解决当今芯片设计业所面临的一系列挑战:缩短设计周期，提供性能更好、速度更快、成本更加低廉的数字IC芯片。 基于时序驱动的设计方法，无论是HDL描述还是原理图设计，特征都在于以时序优化为目标的着眼于门级电路结构设计，用全新的电路来实现系统功能;这种方法主要适用于完成小规模ASIC的设计。对于规模较大的系统级电路，即使团队合作，要想始终从门级结构去实现优化设计，也很难保证设计周期短、上市时间快的要求。 基于PI复用的数字CI设计方法，可以满足芯片规模要求越来越大，设计周期要求越来越短的要求，其特征是CI设计中的正功能模块的复用和组合。采用这种方法设计数字CI，数字CI包含了各种正模块的复用，数字CI的开发可分为模块开发和系统集成配合完成。对正复用技术关注的焦点是，如何进行系统功能的结构划分，如何定义片上总线进行模块互连，应该选择那些功能模块，在定义各个功能模块时如何考虑尽可能多地利用现有正资源而不是重新开发，在功能模块设计时考虑怎样定义才能有利于以后的正复用，如何进行系统验证等。基于PI复用的数字CI的设计方法，其主要特征是模块的功能组装，其技术关键在于如下三个方面:一是开发可复用的正软核、硬核;二是怎样做好IP复用，进行功能组装，以满足目标CI的需要;三是怎样验证完成功能组装的数字CI是否满足规格定义的功能和时序。 二、典型的数字IC开发流程 典型的数字CI开发流程主要步骤包含如下24方面的内容: (1)确定IC规格并做好总体方案设计。 (2)RTL代码编写及准备etshtnehc代码。 (3)对于包含存储单元的设计，在RTL代码编写中插入BIST(内建自我测试)电路。 (4)功能仿真以验证设计的功能正确。 (5)完成设计综合，生成门级网表。 (6)完成DFT(可测试设计)设计。 (7)在综合工具下完成模块级的静态时序分析及处理。 (8)形式验证。对比综合网表实现的功能与TRL级描述是否一致。 (9)对整个设计进行Pre一layout静态时序分析。 (10)把综合时的时间约束传递给版图工具。 (11)采样时序驱动的策略进行初始化nooprlna。内容包括单元分布，生成时钟树 (12)把时钟树送给综合工具并插入到初始综合网表。 (13)形式验证。对比插入时钟树综合网表实现的功能与初始综合网表是否一致。 (14)在步骤(11)准布线后提取估计的延迟信息。 (15)把步骤(14)提取出来的延迟信息反标给综合工具和静态时序分析工具。 (16)静态时序分析。利用准布线后提取出来的估计延时信息。 (17)在综合工具中实现现场时序优化(可选项)。
1：什么是同步逻辑和异步逻辑？（汉王） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x 有无变化，状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。 2：同步电路和异步电路的区别： 同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。 3：时序设计的实质： 时序设计的实质就是满足每一个触发器的建立/保持时间的要求。 4：建立时间与保持时间的概念？ 建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。 5：为什么触发器要满足建立时间和保持时间？ 因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。 （比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的D端像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要通过反馈来锁存状态，从后级门传到前级门需要时间。 6：什么是亚稳态？为什么两级触发器可以防止亚稳态传播？ 这也是一个异步电路同步化的问题。亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。使用两级触发器来使异步电路同步化的电路其实叫做“一位同步器”，他只能用来对一位异步信号进行同步。两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。同步器有效的条件：第一级触发器进入亚稳态后的恢复时间+ 第二级触发器的建立时间< = 时钟周期。
2017年数字IC设计工程师招聘面试笔试100 题附答案 1：什么是同步逻辑和异步逻辑？（汉王） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x 有无变化，状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。 2：同步电路和异步电路的区别： 同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。 3：时序设计的实质： 时序设计的实质就是满足每一个触发器的建立/保持时间的要求。
4：建立时间与保持时间的概念？ 建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。 保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。 5：为什么触发器要满足建立时间和保持时间？ 因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。 （比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的D端像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要通过反馈来锁存状态，从后级门传到前级门需要时间。 6：什么是亚稳态？为什么两级触发器可以防止亚稳态传播？
COMPOSER - CADENCE 逻辑图输入 这个工具主要针对中小规模的ASIC以及MCU电路的逻辑设计,大的东西可能需要综合了。虽然现在电路越设计越大，有人言必称SYNOPSYS，但只要仔细到市场上端详一下，其实相当大部分真正火暴卖钱的东西还是用CADENCE的COMPOSER加VIRTUOSO加VERILOG—XL加DRACULA流程做的。原因很简单，客户可不买你什么流程的帐，什么便宜性能又好就买什么。备用PC上的工具：WORKVIEW OFFICE DC - SYNOPSYS 逻辑综合 这个不用说了，最经典的。但老实说在我们现在的设计流程里用得还不多，最关键问题还是一个市场切入问题。备用工作站上的工具：AMBIT，这个工具其实很不错，它和SE都是CADENCE出的，联合起来用的优势就很明显了。PC上用的备用工具可以选NT版的SYNOPSYS，SYNPILIFY也不错，但主要是用做FPGA综合的。其实最终你拿到的库有时最能说明问题，它不支持某工具，转换？急吧。 VIRTUOSO - CADENCE 版图设计 这个大家比较熟了，但个人还是喜欢用PC上的TANNER。原因是层与层之间的覆盖关系用调色的模式显示出来比直接覆盖显示就是舒服。可惜人家老大，国产的《熊猫》也学了这个模式。倒是以前有个COMPASS，比较好用，可惜现在不知哪去了。 SE - CADENCE 自动布局布线 有了它，很多手工版图的活儿就可以不用做的，实在是一大进步。可惜残酷市场上如果规模不大的东西人家手画的东西比你自动布的小40%，麻烦就大了。APOLLO用的人还不是很多吧。PC上的TANNER 据说也能做，针对线宽比较粗，规模不太大的设计。 VERILOG—XL - CADENCE 逻辑仿真 VERILOG就是CADENCE的发明，我们的版本比较老，现在该工具是不是停止开发了？CADENCE 新推都叫NC-VERILOG。SYNOPSYS的VCS是不是比NC强，反正两公司喊的挺凶，哪位对这个两个东西都比较了解，不妨对比一下。PC上的Model Sim也很不错。我一直觉得仿真是数字逻辑设计的核心，DEGUG 靠脑子和手推是不够用的。可惜往往有时候还不能过分依赖仿真结果，因为一些因素还是不能完全包罗进去。如果哪天真的仿真完芯片就必定OK了，做芯片的乐趣也没了。 DRACULA - CADENCE LVS、DRC、ERC、LPE 虽然比较老，已经成了CADENCE搭售的产品，但是经典了。 STAR—SIM - SYNOPSYS（原A VANT！）后仿真 如果你对小规模的电路不放心（尤其是自建库的设计），用这个做一次FULL-CHIP的后仿真，问题就不大了。还有一个是查电路的故障，一个芯片所有逻辑设计都对的，东西就出不来，可以针对性的仿真内部的关键信号。不看过就不知道，其实内部信号的传输远不如你在数字仿真时漂亮。 以上都是传统工具，还有好多新出的工具，因为只是停留在概念基础上，不敢评论了。 以下是几个硬件工具： 示波器、信号发生器、逻辑分析仪： 尤其是逻辑分析仪，查找硬件故障，甚至分析简单的通讯协议，好东西。
数字集成电路设计 实验报告 实验名称二输入与非门的设计 一．实验目的 a)学习掌握版图设计过程中所需要的仿真软件
b)初步熟悉使用Linux系统 二．实验设备与软件 PC机，RedHat,Candence 三．实验过程 Ⅰ电路原理图设计 1.打开虚拟机VMware Workstation，进入Linux操作系统RedHat。 2.数据准备，将相应的数据文件拷贝至工作环境下，准备开始实验。 3.创建设计库，在设计库里建立一个schematic view，命名为，然后进入电路 图的编辑界面。 4.电路设计 设计一个二输入与非门，插入元器件，选择PDK库（xxxx35dg_XxXx）中的nmos_3p3、 pmos_3p3等器件。形成如下电路图，然后check and save，如下图。 图1.二输入与非门的电路图 5.制作二输入与非门的外观symbol Design->Create Cellview -> From Cellview，在弹出的界面，按ok后出现symbol Generation options，选择端口排放顺序和外观，然后按ok出现symbol编辑界面。按照需 要编辑成想要的符号外观，如下图。保存退出。
图2.与非门外观 6.建立仿真电路图 方法和前面的“建立schemtic view”的方法一样，但在调用单元时除了调用analogL 库中的电压源、（正弦）信号源等之外，将之前完成的二输入与非门调用到电路图中，如下图。 图3.仿真电路图 然后设置激励源电压输出信号为高电平为3.5v，低电平为0的方波信号。 7.启动仿真环境 在ADE中设置仿真器、仿真数据存放路径和工艺库，设置好后选择好要检测的信号在电路中的节点，添加到输出栏中，运行仿真得到仿真结果图。
摘要:随着数字电路设计的规模以及复杂程度的提高，对其进行设计所花费的时间和费用也随之而提高。根据近年来的统计，对数字系统进行设计所花的时间占到了整个研发过程的60%以上。所以减少设计所花费的实践成本是当前数字电路设计研发的关键，这就必须在设计的方法上有所突破。 关键词:数字系统；IC；设计 一、数字IC设计方法学 在目前CI设计中，基于时序驱动的数字CI设计方法、基于正复用的数字CI设计方法、基于集成平台进行系统级数字CI设计方法是当今数字CI设计比较流行的3种主要设计方法，其中基于正复用的数字CI设计方法是有效提高CI设计的关键技术。它能解决当今芯片设计业所面临的一系列挑战:缩短设计周期，提供性能更好、速度更快、成本更加低廉的数字IC芯片。 基于时序驱动的设计方法，无论是HDL描述还是原理图设计，特征都在于以时序优化为目标的着眼于门级电路结构设计，用全新的电路来实现系统功能;这种方法主要适用于完成小规模ASIC的设计。对于规模较大的系统级电路，即使团队合作，要想始终从门级结构去实现优化设计，也很难保证设计周期短、上市时间快的要求。 基于PI复用的数字CI设计方法，可以满足芯片规模要求越来越大，设计周期要求越来越短的要求，其特征是CI设计中的正功能模块的复用和组合。采用这种方法设计数字CI，数字CI包含了各种正模块的复用，数字CI的开发可分为模块开发和系统集成配合完成。对正复用技术关注的焦点是，如何进行系统功能的结构划分，如何定义片上总线进行模块互连，应该选择那些功能模块，在定义各个功能模块时如何考虑尽可能多地利用现有正资源而不是重新开发，在功能模块设计时考虑怎样定义才能有利于以后的正复用，如何进行系统验证等。 基于PI复用的数字CI的设计方法，其主要特征是模块的功能组装，其技术关键在于如下三个方面:一是开发可复用的正软核、硬核;二是怎样做好IP复用，进行功能组装，以满足目标CI的需要;三是怎样验证完成功能组装的数字CI是否满足规格定义的功能和时序。 二、典型的数字IC开发流程 典型的数字CI开发流程主要步骤包含如下24方面的内容: (1)确定IC规格并做好总体方案设计。 (2)RTL代码编写及准备etshtnehc代码。 (3)对于包含存储单元的设计，在RTL代码编写中插入BIST(内建自我测试)电路。 (4)功能仿真以验证设计的功能正确。 (5)完成设计综合，生成门级网表。 (6)完成DFT(可测试设计)设计。 (7)在综合工具下完成模块级的静态时序分析及处理。 (8)形式验证。对比综合网表实现的功能与TRL级描述是否一致。 (9)对整个设计进行Pre一layout静态时序分析。 (10)把综合时的时间约束传递给版图工具。 (11)采样时序驱动的策略进行初始化nooprlna。内容包括单元分布，生成时钟树 (12)把时钟树送给综合工具并插入到初始综合网表。 (13)形式验证。对比插入时钟树综合网表实现的功能与初始综合网表是否一致。 (14)在步骤(11)准布线后提取估计的延迟信息。 (15)把步骤(14)提取出来的延迟信息反标给综合工具和静态时序分析工具。 (16)静态时序分析。利用准布线后提取出来的估计延时信息。
数字IC必读书籍 本文将从简单到复杂的顺序依次列出数字IC设计需要阅读的书籍。 1、数字电路基础 数字IC设计最基础的书籍了，相关书籍比较多，可以随意挑选：主要是为了弄清楚与或门电路，触发器、译码器、脉冲产生、逻辑化简等待。 读书策略: 用时短、打基础、必读 认真阅读、把书中的习题都做一遍、每章节重点必须要掌握。 书籍选择: 数字电路与系统（第3版）戚金清，王兢编 2、《数字集成电路--电路、系统与设计》 经典书籍：畅销书、本书详细地介绍了MOS管原理、CMOS组合逻辑、时序逻辑、加法器乘法器等运算单元、存储结构、以及时序、互连、电路寄生效应，包含充分的理论分析和电路结构图。掌握此书能为数字IC设计打下非常坚固的基础。 读书策略：非常重要、堪称数字IC设计基石、慢慢研读---基础书籍此书耗时较长，不必一口气看完，慢慢研读即可、掌握其中的理论知识、理论推导不必非常了解，能够知道公式的结论即可。 3、《Verilog数字系统设计教程（第4版）》 Verilog语言学习经典书籍，教你学会使用Verilog编写电路，实现
常见功能。Verilog是IC设计必须掌握的语言、常备此书，时常查阅。 读书策略：必读、时常查阅----基础书籍 第一遍可以快速阅读、知道知识点含义以及相应的位置、忘记的时候翻一翻书籍。 4、《Verilog编程艺术》 本书介绍了大量verilog实现实例、包含计算单元、分频电路、状态机等，并且介绍了verilog设计的良好习惯，可以称之为初学者的Verilog规范与素材库。 读书策略：verilog进阶书籍、常备---进阶书籍 对于初学者来说，此书很使用，Verilog数字系统设计教程知识介绍了verilog的设计语法与少量实例，此书能够帮助我们更扎实的掌握verilog语言、能够教会我们如何使用verilog语言设计电路。 5、《专用集成电路设计实用教程》 此书介绍了集成电路设计的整个流程，其中重点介绍了综合原理、电路优化、最后还介绍了后端各流程的知识点。学完此书，对电路设计流程以及综合原理、建立时间、保持时间等知识点会有深刻的了解。读出策略：系统而全面的书籍，有助于个人提升--基础书籍 6、《SOC设计方法与实现》
数字IC设计流程及工具介绍 IC的设计过程可分为两个部分，分别为：前端设计（也称逻辑设计）和后端设计（也称物理设计），这两个部分并没有统一严格的界限，凡涉及到与工艺有关的设计可称为后端设计。 前端设计的主要流程： 1、规格制定 芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。 2、详细设计 Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。 3、HDL编码 使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。 4、仿真验证 仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。仿真验证工具Mentor 公司的Modelsim，Synopsys的VCS，还有Cadence的NC-Verilog均可以对RTL 级的代码进行设计验证，该部分个人一般使用第一个-Modelsim。该部分称为前仿真，接下来逻辑部分综合之后再一次进行的仿真可称为后仿真。 5、逻辑综合――Design Compiler 仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）逻辑综合工具Synopsys的Design Compiler，仿真工具选择上面的三种仿真工具均可。 6、静态时序分析——STA Static Timing Analysis（STA），静态时序分析，这也属于验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。STA工具有Synopsys的Prime Time。 7、形式验证
数字集成电路设计流程数字集成电路设计流程 数字集成电路设计流程 1. 设计输入 电路图或硬件描述语言 2. 逻辑综合 处理硬件描述语言，产生电路网表 3. 系统划分 将电路分成大小合适的块 4. 功能仿真 State Key Lab of ASIC & Systems, Fudan University 数字集成电路设计流程 5.布图规划 芯片上安排各宏模块的位置 6.布局 安排宏模块中标准单元的位置 7.布线 宏模块与单元之间的连接 8.寄生参数提取 提取连线的电阻、电容 9.版图后仿真 检查考虑连线后功能和时序是否正确 State Key Lab of ASIC & Systems, Fudan University 数字集成电路设计工具 . 主要的EDA vendor
– Synopsys：逻辑 综合，仿真器， DFT – Cadence：版图 设计工具，仿真 器等 – Avanti：版图设 计工具 – Mentor：DFT， 物理验证工具 – Magma: BlastRTL, Blast Fusion State Key Lab of ASIC & Systems, Fudan University 选择设计工具的原则 ..只用“sign-off”的工具 –保证可靠性，兼容性 ..必须针对芯片的特点 –不同的芯片需要不同的设计工具 ..了解设计工具的能力 –速度、规模等 State Key Lab of ASIC & Systems, Fudan University 设计工具的选择 ..设计输入 –任何文本编辑工具 – Ultraedit, vi, 仿真器自带编辑器…
Harbin Institute of Technology 数字集成电路设计 实验报告 实验名称二输入与非门的设计 学生姓名：李嘉慧 学号：1132120128 班级：1321201 专业：电子信息科学与技术 任课教师：来逢昌
2016年5月 一．实验目的 a)学习掌握版图设计过程中所需要的仿真软件 b)初步熟悉使用Linux系统 二．实验设备与软件 PC机，RedHat,Candence 三．实验过程 Ⅰ电路原理图设计 1.打开虚拟机VMware Workstation，进入Linux操作系统RedHat。 2.数据准备，将相应的数据文件拷贝至工作环境下，准备开始实验。 3.创建设计库，在设计库里建立一个schematicview，命名为，然后进入电路图 的编辑界面。 4.电路设计 设计一个二输入与非门，插入元器件，选择PDK库（xxxx35dg_XxXx）中的nmos_3p3、pmos_3p3等器件。形成如下电路图，然后check and save，如下图。
图1.二输入与非门的电路图 5.制作二输入与非门的外观symbol Design->Create Cellview -> From Cellview，在弹出的界面，按ok后出现symbol Generation options，选择端口排放顺序和外观，然后按ok出现symbol编辑界面。按照需 要编辑成想要的符号外观，如下图。保存退出。 图2.与非门外观
6.建立仿真电路图 方法和前面的“建立schemtic view”的方法一样，但在调用单元时除了调用analogL 库中的电压源、（正弦）信号源等之外，将之前完成的二输入与非门调用到电路图中，如下图。 图3.仿真电路图 然后设置激励源电压输出信号为高电平为3.5v，低电平为0的方波信号。 7.启动仿真环境 在ADE中设置仿真器、仿真数据存放路径和工艺库，设置好后选择好要检测的信号在电路中的节点，添加到输出栏中，运行仿真得到仿真结果图。
数字集成电路设计整理 一、概念 1. ASIC——Application Specific Integrated Circuit专用集成电路 ASIC在批量生产时与通用集成电路(IC)相比具有体积更小、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。 ASIC分为全定制和半定制。全定制设计需要设计者完成所有电路的设计，半定制使用库里的标准逻辑单元(Standard Cell)，设计时可以从标准逻辑单元库中选择SSI(门电路)、MSI(如加法器、比较器等)、数据通路(如ALU、存储器、总线等)、存储器甚至系统级模块(如乘法器、微控制器等)和IP核，这些逻辑单元已经布局完毕，而且设计得较为可靠，设计者可以较方便地完成系统设计。 全定制能够比半定制的ASIC芯片运行速度更快。 2.IP——Intellectual Property知识产权 3.数字后端 指将前端设计产生的门级网表通过EDA设计工具进行布局布线和进行物理验证并最终产生供制造用的GDSII数据的过程。其主要工作职责有：芯片物理结构分析、逻辑分析、建立后端设计流程、版图布局布线、版图编辑、版图物理验证、联络代工厂并提交生产数据。作为连接设计与制造的桥梁，合格的版图设计人员既要懂得IC 设计、版图设计方面的专业知识，还要熟悉制程厂的工作流程、制程原理等相关知识。 4.Standard Cell——标准单元库 5.RTL——寄存器传输级 描述通过一个寄存器到另一个寄存器的逻辑变换和传输来描述设计。逻辑值被存储在寄存器中，通过一些组合逻辑对其要求值，随后将结果存储于下一个寄存器。 RTL的功能类似于软件与硬件之间的桥梁。是与工艺无关的网表的文本结构描述。 6.布局（Place）布线(Route) 布图规划floorplan比布局更重要。规划包括指令，macro的放置，电源线的设计power plan。floorplan一旦确定，芯片的面积就定下来了，也与整个设计的timming和布通率有很大关系。
数字ic设计流程 1. 首先是使用HDL语言进行电路描述，写出可综合的代码。然后用仿真工具作前仿真，对理想状况下的功能进行验证。这一步可以使用Vhdl或Verilog作为工作语言，EDA工具方面就我所知可以用Synopsys的VSS（for Vhdl）、VCS （for Verilog）Cadence的工具也就是著名的Verilog-XL和NC Verilog 2.前仿真通过以后，可以把代码拿去综合，把语言描述转化成电路网表，并进行逻辑和时序电路的优化。在这一步通过综合器可以引入门延时，关键要看使用了什么工艺的库这一步的输出文件可以有多种格式，常用的有EDIF格式。综合工具Synopsys的Design Compiler，Cadence的Ambit 3，综合后的输出文件，可以拿去做layout，将电路fit到可编程的片子里或者布到硅片上这要看你是做单元库的还是全定制的。全定制的话，专门有版图工程师帮你画版图，Cadence的工具是layout editor单元库的话，下面一步就是自动布局布线,auto place & route，简称apr cadence的工具是Silicon Ensembler,Avanti的是Apollo layout出来以后就要进行extract,只知道用Avanti 的Star_rcxt,然后做后仿真，如果后仿真不通过的话，只能iteration，就是回过头去改。 4,接下来就是做DRC,ERC,LVS了,如果没有什么问题的话，就tape out GDSII 格式的文件，送制版厂做掩膜板，制作完毕上流水线流片，然后就看是不是work 了做DRC,ERC,LVSAvanti的是Hercules,Venus,其它公司的你们补充好了btw:后仿真之前的输出文件忘记说了，应该是带有完整的延时信息的设计文件如：*.VHO,*.sdf RTL->SIM->DC->SIM-->PT-->DC---ASTRO--->PT----DRC,LVS--->TAPE OUT 1。PT后一般也要做动态仿真，原因：异步路径PT是做不了的 2。综合后加一个形式验证，验证综合前后网表与RTL的一致性 3。布版完成后一般都会有ECO，目的手工修改小的错误 SPEC->ARCHITECTURE->RTL->SIM->DC->SIM-->PT-->DC---ASTRO--->P T----DRC,LVS--->TAPE OUT SPEC：specification，在进行IC设计之前，首先需要对本IC的功能有一个基
数字ic设计流程与模拟IC 1. 首先是使用HDL语言进行电路描述，写出可综合的代码。然后用仿真工具作前仿真，对理想状况下的功能进行验证。这一步可以使用Vhdl或Verilog作为工作语言，EDA工具方面就我所知可以用Synopsys的VSS（for Vhdl）、VCS（for Verilog）Cadence的工具也就是著名的Verilog-XL和NC Verilog 2.前仿真通过以后，可以把代码拿去综合，把语言描述转化成电路网表，并进行逻辑和时序电路的优化。在这一步通过综合器可以引入门延时，关键要看使用了什么工艺的库这一步的输出文件可以有多种格式，常用的有EDIF格式。综合工具Synopsys的Design Compiler，Cadence的Ambit 3，综合后的输出文件，可以拿去做layout，将电路fit到可编程的片子里或者布到硅片上这要看你是做单元库的还是全定制的。全定制的话，专门有版图工程师帮你画版图，Cadence的工具是layout editor单元库的话，下面一步就是自动布局布线,auto place & route，简称apr cadence的工具是Silicon Ensembler,Avanti的是Apollo layout出来以后就要进行extract,只知道用Avanti的Star_rcxt,然后做后仿真，如果后仿真不通过的话，只能iteration，就是回过头去改。 4,接下来就是做DRC,ERC,LVS了,如果没有什么问题的话，就tape out GDSII 格式的文件，送制版厂做掩膜板，制作完毕上流水线流片，然后就看是不是work 了做DRC,ERC,LVSAvanti的是Hercules,Venus,其它公司的你们补充好了 btw:后仿真之前的输出文件忘记说了，应该是带有完整的延时信息的设计文件如：*.VHO,*.sdf RTL->SIM->DC->SIM-->PT-->DC---ASTRO--->PT----DRC,LVS--->TAPE OUT 1。PT后一般也要做动态仿真，原因：异步路径PT是做不了的 2。综合后加一个形式验证，验证综合前后网表与RTL的一致性 3。布版完成后一般都会有ECO，目的手工修改小的错误 SPEC->ARCHITECTURE->RTL->SIM->DC->SIM-->PT-->DC---ASTRO--->PT----DRC, LVS--->TAPE OUT SPEC：specification，在进行IC设计之前，首先需要对本IC的功能有一个基本的定义。 ARCHITECTURE：IC的系统架构，包括算法的设计，算法到电路的具体映射，电路的具体实现方法，如总线结构、流水方式等。 在IC前端的设计中，ARCHITECTURE才是精华，其他的大部分都是EDA工具的使用，技术含量不高。 dv, design verification,验证 和前端、后端并列。 DFT, design for test. 前后端合作，并与tapeout 后测试合作。 ir-drop. 后端和验证合作。 SI, 后端。 low-power design ,前后端合作.
数字IC设计经典笔试题
数字IC设计经典笔试题 张戎王舵蒋鹏程王福生袁波 摘要 本文搜集了近年来数字IC设计公司的经典笔试题目，内容涵盖FPGA、VerilogHDL编程和IC设计基础知识。 Abstract This article includes some classical tests which have been introduced into interview by companies in digital IC designing in recent years. These tests are varied from FPGA，verlog HDL to base knowledge in IC designing. 关键词 FPGA VerilogHDL IC设计 引言 近年来，国内的IC设计公司逐渐增多，IC 公司对人才的要求也不断提高，不但反映在对相
关项目经验的要求，更体现在专业笔试题目难度的增加和广度的延伸。为参加数字IC设计公司的笔试做准备，我们需要提前熟悉那些在笔试中出现的经典题目。 IC设计基础 1：什么是同步逻辑和异步逻辑？ 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点：电路中除能够使用带时钟的触发器外，还能够使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。