电路图识图技巧之计数器与分频器
电路图看似复杂，但实际上却并不困难。只要将电路图划分为多个部分，并从每个部分进行阅读理解，这样就能快速准确的进行电路图阅读。本文将对数字逻辑电路中的计数器和分频器电路进行介绍，感兴趣的朋友来看一看吧。
?数字电子电路中的后起之秀是数字逻辑电路。把它叫做数字电路是因为电路中传递的虽然也是脉冲，但这些脉冲是用来表示二进制数码的，例如用高电平表示“ 1 ”，低电平表示“ 0 ”。声音图像文字等信息经过数字化处理后变成了一串串电脉冲，它们被称为数字信号。能处理数字信号的电路就称为数字电路。
?计数器和分频器
?（1）计数器
?能对脉冲进行计数的部件叫计数器。计数器品种繁多，有作累加计数的称为加法计数器，有作递减计数的称为减法计数器；按触发器翻转来分又有同步计数器和异步计数器；按数制来分又有二进制计数器、十进制计数器和其它进位制的计数器等等。
?现举一个最简单的加法计数器为例，见图1。它是一个16进制计数器，最大计数值是1111，相当于十进制数15。需要计数的脉冲加到最低位触发器的CP端上，所有的J、K端都接高电平1，各触发器Q端接到相邻高一位触发器的CP端上。J—K触发器的特性表告诉我们：当J=1、K=1时来一个CP，触发器便翻转一次。在全部清零后，①第1个CP后沿，触发器C0翻转成
Q0=1，其余3个触发器仍保持0态，整个计数器的状态是0001。②第2个CP后沿，触发器C0又翻转成“ Q0=0，C1翻转成Q1=1，计数器成
分频器的简易计算与制作 一、分频器的计算 1.1阶分频器及其计算 通常采用1阶（6dB/Out）3dB降落点交叉型、其特点是高、低通和带通滤波器采用同值的L和C L=R/2πf c=159R/f c (mH) C=1/2πf c R=159000/f c R(μF) 2. 2阶分频器及其计算 （1）3dB降落点交叉型 f c=225R/f c(mH) f c R=113000/f c/R(μF) （2）6dB降落点交叉型 只需将高、低通滤波器的f c向上和向下移到1.3f c和0.76f c位置
L=22FR/f c0.76=296R/f c(mH) C=113000/0.76f c R=148000/Rf c(μF) 3．阻抗补偿电路的计算（C为无极性电容） （1）以音圈电感为主要依据 R=R o(喇叭阻抗) C=L bm/R e2(μF) ( L bm为音圈电感量、R e为音圈直流电阻) （2）以某个频侓点的阻抗为主要设计依据 R=R o(喇叭阻抗) C=159000Z/FR2 (μF) F为最佳的阻抗补偿点频率，一般选在单元曲线上升幅度达6dB处。 即比额定阻抗大一倍处。Z为f处的阻抗（即Z=2R o） 二、常用分频器的相位特性 1. 1阶?3dB降落点交叉型 高通部分相位旋转至+45，低通部分旋转至?45、两者有90的相位差，高低单元在分频点附近的辐射声有部分被抵消，一般取?3dB落点处交叉。 2.2阶?6dB降落点交叉型
高低单元应反向连接，一般取?6dB落点处交叉。 3.非对称? 4.5dB落点交叉型（1阶低+2阶高） 高通部分旋转至90、低通部分旋转至?45，若同向相接则相位差为135、反向则为?45，正好可校正到低单元平面排列时产生的+45相位差。 三.电感线圈制作数据220
武汉理工大学《微机原理与接口技术》课程设计报告书
学
号:
0121105830129
课 程 设 计
题 学 专 班 姓
目 院 业 级 名
分频信号发生器的分析与设计 自动化学院 电气工程及自动化 电气 1107 班 成涛 陈静 教授
指导教师
2014 年
01 月
09 日
武汉理工大学《微机原理与接口技术》课程设计报告书
课程设计任务书
学生姓名: 指导教师: 题 目: 成涛 专业班级: 电气 1107 班 陈静 教授 工作单位: 自动化学院 分频信号发生器的分析与设计
要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰 写等具体要求） 1. 设:有一输入方波信号 f0（<1MHz） 。要求输出信号:f1=f0/N，N 通过键盘 输入。 2. 画出简要的硬件原理图，编写程序。 3. 撰写课程设计说明书。 内容包括:摘要、 目录、 正文、 参考文献、 附录 （程 序清单） 。正文部分包括:设计任务及要求、方案比较及论证、软件设计说明（软 件思想，流程，源程序设计及说明等） 、程序调试说明和结果分析、课程设计收 获及心得体会。
时间安排: 12 月 26 日----- 12 月 28 日 查阅资料及方案设计 12 月 29 日----- 01 月 0 2 日 编程 01 月 03 日-----0 1 月 07 日 调试程序 01 月 08 日----- 01 月 09 日 撰写课程设计报告
指导教师签名: 系主任（或责任教师）签名:
年 年
月 月
日 日
课程作业 题目：《电子设计》 ——两位自动计数器 姓名：李XX 学院：物理机电与工程学院 系：电子科学系 专业：信电 年级： 学号： 指导教师： 年月日
两位自动计数器 一、两位自动计数器的功能工作原理 两位自动计数器两位数码管自动显示0-99,数字可清零。电路主要由NE555,4518,4511实现。上电后,电路自动计数.由0增至99,不断循环计数.数字上升速度快慢由NE555振荡频率决定.S1为计数清零按键.NE555构成时钟信号发生器,CD4518为二/十进制加法计数器,CD4511为译码驱动器,调节R17可调节NE555的振荡频率.C1为充放电电容,电容容量愈大,充电时间愈长,,则振荡频率愈低。 原理图： 二、元器件的选择 编号名称型号数量 R1、R2 电阻10KΩ 2 R3—R16 电阻1KΩ14 R17 可变电阻0—100KΩ 1 C1 极性电容10UF 1 C2 电容10^3 1 C3 电容10^4 1 U1 芯片NE555 1 U2A、U2B 芯片4518 2 U3、U4 芯片4511 2 ——八段数码管—— 2 S1 计数清零按键—— 1 三、芯片的功能 （1）NE555构成的是时钟信号发生器
（2）CD4518为二/十进制加数器
CD4518/CC4518是二、十进制（8421编码）同步加计数器，内含两个单元的加计数器，其功能表如真值表所示。每单个单元有两个时钟输入端CLK和EN，可用时钟脉冲的上升沿或下降沿触发。由表可知，若用ENABLE信号下降沿触发，触发信号由EN端输入，CLK 端置“0”；若用CL℃K信号上升沿触发，触发信号由CL℃K端输入，ENABLE端置“1”。RESET端是清零端，RESET端置“1”时，计数器各端输出端Q1～Q4均为“0”，只有RESET 端置“0”时，CD4518才开始计数。 CD4518采用并行进位方式，只要输入一个时钟脉冲，计数单元Q1翻转一次；当Q1为1，Q4为0时，每输入一个时钟脉冲，计数单元Q2翻转一次；当Q1=Q2=1时，每输入一个时钟脉冲Q3翻转一次；当Q1=Q2=Q3=1或Q1=Q4=1时，每输入一个时钟脉冲Q4翻转一次。这样从初始状态（“0”态）开始计数，每输入10个时钟脉冲，计数单元便自动恢复到“0”态。若将第一个加计数器的输出端Q4A作为第二个加计数器的输入端ENB的时钟脉冲信号，便可组成两位8421编码计数器，依次下去可以进行多位串行计数。 CD4518功能： CD4518是一个双BCD同步加计数器，由两个相同的同步4级计数器组成。 CD4518引脚功能(管脚功能)如下： 1CP、2CP：时钟输入端。1CR、2CR：清除端。 1EN、2EN：计数允许控制端。1Q0～1Q3：计数器输出端。 2Q0～2Q3：计数器输出端。Vdd：正电源。Vss：地。 CD4518是一个同步加计数器，在一个封装中含有两个可互换二/十进制计数器，其功能引脚分别为1～7和9～{15}.该CD4518计数器是单路系列脉冲输入（1脚或2脚；9脚或10脚），4路BCD码信号输出（3脚～6脚；{11}脚～{14}脚）。 CD4518控制功能：CD4518有两个时钟输入端CP和EN,若用时钟上升沿触发,信号由CP输入,此时EN端为高电平（1）,若用时钟下降沿触发,信号由EN输入,此时CP端为低电平（0）,同时复位端Cr也保持低电平（0）,只有满足了这些条件时,电路才会处于计数状态.否则没办法工作。 CD4518采用并行进位方式，只要输入一个时钟脉冲，计数单元Q1翻转一次；当Q1为1，Q4为0时，每输入一个时钟脉冲，计数单元Q2翻转一次；当Q1=Q2=1时，每输入一个时钟脉冲Q3翻转一次；当Q1=Q2=Q3=1或Q1=Q4=1时，每输入一个时钟脉冲Q4翻转一次。这样从初始状态（“0”态）开始计数，每输入10个时钟脉冲，计数单元便自动恢复到“0”态。若将第一个加计数器的输出端Q4A作为第二个加计数器的输入端ENB的时钟脉冲信号，便可组成两位8421编码计数器，依次下去可以进行多位串行计数。 清零原理：就是将CD4518的清零端连在一起，接一个开关，按下开关就会清零，但是如果直接连在一起前级的低电平会对后级的清零有影响，因此需要接一个二极管，因为二极管具有单向导电性，因此不会对后级有影响。 （3）CD4511为译码驱动器
三分频器的设计 时钟输入端（clkin）首先反向和不反向分别接到两个D触发器的时钟输入端，两个D触发器的输出接到一个二输入或非门的输入端，或非门的输出反馈到前面两个D触发器的D输入端，并且或非门的输出后面接一二分频器，得到占空比为50%的三分频波形。 图1：图形设计 VHDL程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity fen3 is port (clkin : in std_logic; --时钟输入 qout1 : buffer std_logic; qout2 : buffer std_logic; qout3 : buffer std_logic; clkout : out std_logic --占空比为1/2的三分频输出 ); end fen3; architecture behave of fen3 is begin qout3<=qout1 nor qout2; process(clkin) begin if clkin'event and clkin='1' then --在上升沿触发 qout1<=qout3; end if;
end process; process(clkin) begin if clkin'event and clkin='0' then --在下降沿触发 qout2<=qout3; end if; end process; process(qout3) variable tem:std_logic; begin if qout3'event and qout3='1' then --二分频tem:=not tem; end if; clkout<=tem; end process; end behave; 图3：仿真结果
首先讲一下单元: 一般情况下,我们对单元按频率会划分为超高音,高音,中高音,中音,重低音,低音,超低音 超高音:負責22kHz以上的頻率 高音:負責5000Hz~22kHz頻率、 中音:負責1500~5000Hz頻率 低音:負責1500Hz以下頻率 超低音(增加)負責200Hz以下頻率 也有网友提出其她的划分标准 以A音(C调的“哆来咪法嗦啦西”的“啦”音,频率为440赫兹)为基准音,以倍频的形式向下三个八度向上五个八度,把全音域分为八个八度,一个个八度就就是音响上常说的一个倍频程(1oct)。具体的划分就是这样的: 55－110赫兹,110－220赫兹,220－440赫兹,440－880赫兹,880－1760赫兹,1760－3520赫兹,3520－7040赫兹,7040－14080赫兹,共八段(八个八度)。这样就很清晰的瞧出频段的划分了。110赫兹以下－超低频; 110－220赫兹－低频; 220－440赫兹－中低频; 440－880赫兹－低中频; 880－1760赫兹－中频; 1760－3520赫兹－中高频; 3520－7040赫兹－高频; 7040赫兹以上－超高频。 还有两种频段划分方法 以“E”音划分 -20 次低频 20-40 极低频 40-80 低频下段 80-160 低频上段 160-320 中频下段 320-640 中频中段
640-1280 中频上段 1280-2560 高频下段 2560-5120 高频中段 5120-10240 高频上段 10240- 极高频 以“C”划分 -63 极低频 63-125 低频下段 125-250 低频上段 250-500 中频下段 500-1K 中频中段 1K-2K 中频上段 2K-4K 高频下段 4K-8K 高频上段 8K- 极高频 分频器的主要元件:电阻,电感,电容 电阻在分频器中的作用:调整灵敏度 电感:其特性就是阻挡较高频率,只让较低的频率通过电容:其特性与电感刚好相反,也就就是阻挡频率通过
目录 1 设计任务和性能指标 (1) 1.1 设计任务 (1) 1.2 性能指标 (1) 2 设计方案 (1) 2.1 需求分析 (1) 2.2 方案论证 (1) 3 系统硬件设计 (2) 3.1 总体框图设计 (2) 3.2 单片机选型 (2) 3.3 单片机附属电路设计 (3) 3.4 LCD液晶显示 (4) 4 系统软件设计 (5) 4.1 设计思路 (5) 4.2 总体流程图 (5) 4.3 子程序设计 (5) 4.4 总程序清单 (6) 5 仿真与调试 (6) 5.1 调试步骤 (6) 5.2 仿真结果及性能分析 (8) 6 总结 (8) 参考文献 (8) 附录1 系统硬件电路图 (10) 附录2 程序清单 (11)
1 设计任务和性能指标 1.1 设计任务 电子计算器设计 1、能实现4位整数的加减法和2位整数的乘法； 2、结果通过5个LED数码管显示（4位整数加法会有进位）或通过液晶显示屏显示。 1.2 性能指标 1．用数字键盘输入4位整数，通过LED数码显示管或液晶显示屏显示。 2.完成四位数的加减法应算。当四位数想加时产生的进位时，显示进位。 3.显示2位，并进行2位整数的乘法。 4.设计4*4矩阵键盘输入线的连接。 2 设计方案 2.1 需求分析 我们日常生活的开支，大额数字或是多倍小数的计算都需要计算器的帮助，处理数字的开方、正余弦都离不开计算器。虽然现在的计算器价格比较低廉，但是功能过于简单的不能满足个人需求，功能多的价格较贵，操作不便不说，很多功能根本用不到。所以，我们想到可不可以用自己所学为自己设计开发一个属于自己的简单计算器来完成日常生活的需求。 2.2 方案论证 使用单片机为ATMEL公司生产AT89C51，AT89C51提供以下标准功能：4K字节FLASH 闪速存储器，128字节内部RAM，32个I/O口线，两个16位定时/计数器，一个向量两级中断结构，一个全双工串行通讯口，内置一个精密比较器，片内振荡器及时钟电路，同时AT89C51可降至0Hz的静态逻辑操作，并支持两种软件可选的工作模式，空闲方式停止CPU 的工作，但允许RAM，定时计数器，串行通信及中断系统继续工作。 显示用LCD液晶显示屏，减少线路连接。 用C言编写程序，易进行调试修改。 采用4*4矩阵键盘作为输入。
分频器的设计 一、课程设计目的 1.学会使用电路设计与仿真软件工具Hspice，熟练地用网表文件来描述模拟电路，并熟悉应用Hspice内部元件库。通过该实验，掌握Hspice的设计方法，加深对课程知识的感性认识，增强电路设计与综合分析能力。 2.分频器大多选用市售成品，但市场上出售的分频器良莠不齐，质量上乘者多在百元以上，非普通用户所能接受。价格在几十元以下的分频器质量难以保证，实际使用表现平庸。自制分频器可以较少的投入换取较大的收获。 二.内容 分频器-概述 分频器是指使输出信号频率为输入信号频率整数分之一的电子电路。在许多电子设备中如电子钟、频率合成器等，需要各种不同频率的信号协同工作，常用的方法是以稳定度高的晶体振荡器为主振源，通过变换得到所需要的各种频率成分，分频器是一种主要变换手段。早期的分频器多为正弦分频器，随着数字集成电路的发展，脉冲分频器（又称数字分频器）逐渐取代了正弦分频器，即使在输入输出信号均为正弦波时也往往采用模数转换－数字分频－数模转换的方法来实现分频。正弦分频器除在输入信噪比低和频率极高的场合已很少使用。
分频器-作用 分频器是音箱中的“大脑”，对音质的好坏至关重要。功放输出的音乐讯号必须经过分频器中的各滤波元件处理，让各单元特定频率的讯号通过。要科学、合理、严谨地设计好音箱之分频器，才能有效地修饰喇叭单元的不同特性，优化组合，使得各单元扬长避短，淋漓尽致地发挥出各自应有的潜能，使各频段的频响变得平滑、声像相位准确，才能使高、中、低音播放出来的音乐层次分明、合拍，明朗、舒适、宽广、自然的音质效果。 在一个扬声器系统里，人们把箱体、分频电路、扬声器单元称为扬声器系统的三大件，而分频电路对扬声器系统能否高质量地还原电声信号起着极其重要的作用。尤其在中、高频部分，分频电路所起到的作用就更为明显。其作用如下： 合理地分割各单元的工作频段； 合理地进行各单元功率分配； 使各单元之间具有恰当的相位关系以减少各单元在工作中出现的声干涉失真； 利用分频电路的特性以弥补单元在某频段里的声缺陷； 将各频段圆滑平顺地对接起来。 分频器-分类 1）功率分频器：位于功率放大器之后，设置在音箱内，通过LC滤波网络，将功率放大器输出的功率音频信号分为低音，中音和高音，分别送至各自扬声器。连接简单，使用方便，但消耗功率，出现音频谷
二．计数器设计 1.实验目的 计数器在数字逻辑设计中的应用十分广泛，可以对时钟信号进行计数，分频和产生序列信号，也可以用在计时器和串并转换等电路。这次实验我们就来学习一下如何用Robei和Verilog语言来设计一个4比特计数器。 2.实验要求 计数器对每个时钟脉冲进行技术，并将计数值输出出来。这个实验我们来设计一个4比特的计数器，其技术范围在0～F之间，也就是计数到最大值16. 设计波形要求如图1所示。 图1. 计数器输出波形要求 3.实验内容 3.1 模型设计 1)新建一个模型。点击工具栏上的图标，或者点击菜单“File”然后在下 拉菜单中选择“New”，会有一个对话框弹出来（如图2所示）。在弹出的对话框中设置你所设计的模型。
图2. 新建一个项目 参数填写完成后点击“OK”按钮，Robei就会生成一个新的模块，名字就是counter，如图3所示： 图3. 计数器界面图 2)修改模型。在自动生成的界面图上进行名称的修改，输入引脚为clock, enable 和reset，输出引脚修改成count。其中count引脚的“Datasize”为4比特，用户可以输入4，也可以输入3:0。为了区分每个引脚，我们可以修改每个引脚的Color值，并点回车保存。修改完成后如图4所示。如果选中模块，按“F1”键，就会自动生成一个Datasheet，如图5所示。
图4. 修改引脚属性 图5. “Datasheet”截图 3)输入算法。点击模型下方的Code（如图6所示）进入代码设计区。
图6. 点击Code输入算法 在代码设计区内输入以下Verilog代码： always @ (posedge clock) //学习always语句的写法，并设置敏感信号。时钟上升沿触发begin //学习Verilog if else语句的写法 if (reset == 1) begin count<= 0; end //if enable is 1, counter starts to count else if (enable == 1) begin count <= count + 1; end end 4)保存。点击工具栏图标，或者点击菜单“File”中的下拉菜单“Saveas”， 将模型另存到一个文件夹中。 5)运行。在工具栏点击或者点击菜单“Build”的下来菜单“Run”，执 行代码检查。如果有错误，会在输出窗口中显示。如果没有错误提示，恭喜，模型counter设计完成。 3.2测试文件设计
利用一个软件帮你设计一下，高人请指点 ============= 分频器设计============= 您选择的是二阶(-12dB/oct)分频网络 分频点＝3500 Hz 低音单元分频点阻抗＝8 Ω 高音单元分频点阻抗＝8 Ω +────L1──┬──┐ ││+ C1 Bass ││- - ───────┴──┘ + ────C2──┬──┐ ││- L2 High ││+ - ───────┴──┘ L1 = 0.68 mH C1 = 5.29 uF L2 = 0.40 mH C2 = 3.09 uF 理论上是这样了，楼上的没错。看参数5寸单元有90DB的灵敏度有点不可信，我推荐的分频是-12dB在-3DB交叉的，看元件就是C1=C2 L1=L2，记得银笛FQ1就是C1=C2=4.7UF，电路很简单就4个元件，如果喇叭是8欧分频点就是3K。没有别的原因，就是这样的的电路是理论值，也是看得明白的，日后高音要衰减，或者加RC补偿，或者改分频点都很方便。分频器正在找链接，找到了发给你 分频器所使用的电感线圈一般分为空芯线圈和铁芯线圈两大类；而铁芯线圈又分为真铁芯和铁氧体芯两类。 传统的分频器由电容电感以及高音衰减电阻R等元器件组成。如图L1、C1组成低通滤波器作用是只保留音频信号中的低频部分去驱动低音扬声器单元。L2、C2组成高通滤波器作用是只保留音频信号中的高频部分去驱动高音单元。 图例
2计算 公式……L=R/6.28xf,式中R等于分频点上喇叭阻抗值，f等分频频率。假如分频点选3000Hz：实测中低频喇叭阻抗为8Ω L=8Ω/6.28X3000hz=0.43毫亨 电容C=1/6.28×f×R C=1/6.28×3000×8=1/150720=1÷150720=6.6μf
高质量分频器的业余制作方法 https://www.doczj.com/doc/e312147032.html,/ 2010-2-22 19:23:28 高质量分频器的业余制作方法 高保真的音箱多数都是由两只或两只以上的扬声器单元构成，要高质量的还原20Hz～20kHz全频段的音频信号，必须借助优质分频器的协助。由于各自音箱的扬声器单元不同，分频器也就不能简单的代用，必须按照具体扬声器单元的特性进行制作。总结出一套较为完善的设计、制作、调试方法，只要求制作者备有一张内含20Hz～20kHz纯音频测试信号的《雨果金碟》、一个话筒信号放大电路、一只话筒和一块数字万用表，而不需要专门的测试仪器。 业余制作音箱，建议选择两分频的方式。 一、分频点频率f的选择 两分频音箱的分频点，可以在2～5kHz之间进行优化选择。一般把分频点频率f选在低音单元自上限起一个倍频程以下，高音单元自下限起一个倍频程以上的范围内。 二、分频器与功率的分配 构成音箱的高、低音单元，各自的标称功率是不—样的，而在实际节目信号的功率谱中，高频、低频信号的比例也是不一样的，因此将各种信号统计平均后，就得到了图1所示的模拟信号功率谱。将图l的功率谱进行计算，就得到了图2所示的功率分配曲线。在选择分频点时，一定要考虑功率的分配问题，使高音单元留有一定的余量。图2表示20Hz～20kHz 的总功率规一化为100％，把20Hz至某频率f所占功率为总功率的百分数，应用举例如下。转载请注明转自“维修吧-https://www.doczj.com/doc/e312147032.html,”
如分频点为2．5kHz的二分频系统，由图2的横座标2．5kHz到曲线相交，从纵座标读出百分数，则20Hz-2．5kHz的功率比例为87％，2．5kHz-20kHz的功率比例为13％。当总功率为100W时，则低音功率W低=100×87％=87W，高音功率W高=100×13％=13W。 使用上面的功率分配关系时，还请注意扬声器单元的功率标准。一般产品标注是额定最大正弦功率(RMS)，而有的制造厂为了商业目的，标注峰值功率或称为音乐功率，但数值一般却是RMS功率的2—4倍。 三、分频方式的选择 分频方式虽然有6dB／oct型、18dB／oct型、3dB降落点交叉型及12dB／oct型、6dB 降落点交叉型等数种，但综合考虑它们的优缺点，建议使用12dB／oct型。 四、分频网络
电子技术课程设计报告 学院： 专业班级： 学生姓名： 学号： 指导教师： 完成时间： 成绩： 评阅意见： 评阅教师日期 分频器的制作设计报告一. 设计要求
把1000HZ的信号分成500Hz，100Hz的信号，用拨动开关控制。 发挥部分：1、200Hz信号的产生2、倍频信号的产生。 二. 设计的作用、目的 1、掌握运用中规模集成芯片设计分频器的方法。 2、掌握使用与非门、555单稳态产生倍频信号的方法。 三.设计的具体实现 1、单元电路设计(或仿真)与分析 1、分频信号的产生： 电路图如下74ls192是同步十进制可逆计数器，具有双时钟输入，并具有异步清零等功能。 在此电路中，计数器处于加计数状态，输入脉冲1000Hz由5脚输入，用清零法组成进制可变的计数器，并通过单刀双掷开关控制。 仿真结果图如下：
①当开关拨到1档时，上面频率计数器计输入信号频率为1000Hz，下面频率计数器计数频率为500Hz信号。 ②当开关拨到2档时，上面频率计数器计输入信号频率为1000Hz，下面输出频率计数器显示100Hz信号。
2、200Hz信号的产生： 电路图如下74ls192是同步十进制可逆计数器，具有双时钟输入，并具有异步清零等功能。 仿真结果图如下： 在此电路中，计数器处于加计数状态，输入脉冲1000Hz由5脚输入，用清零法组成进制可变的计数器，2脚即输出200Hz信号。
2、倍频信号的产生： 倍频信号原理图如下，输入信号由最左端输入方波（频率大于1000Hz并且峰峰值大于3v小于5v效果好）其中第一个与非门连接成非门使用，起着对输入信号倒相的作用。这样，当有一个方波脉冲信号输入时，由C1、R1组成的微分电路将在脉冲信号的前沿产生一个正向微分脉冲信号，同时在方波下降沿处产生负向脉冲，另一路经过反相后，C2、R2微分电路产生负向脉冲（另一路产生正向脉冲同时）和负向脉冲，经过二极管滤除正向脉冲作为555单稳态的2 脚触发端输入信号，而555单稳态3脚输出倍频后的方波。 仿真结果图如下：
大学 课程设计报告 设计题目：任意整数分频器的设计 姓名： 学号： 院系：信息工程学院 专业：电子信息科学与技术 年级： 年月日
任意整数分频器 时序电路设计中需要各种各样的分频器来获得不同频率的时钟，其中以整数分频器最为常见。整数分频可以简单的使用模n计数器实现，即随驱动时钟跳动n次后就输出一个进位脉冲，然后立即被清零或置位，再开始新一轮的循环的计数器。用硬件描述语言实现任意整数的分频器。本设计主要利用计数器完成题目要求。利用仿真工具仿真及综合验证该程序的正确性。 一、设计要求： 1. 查找相关资料理解常见的数字分频方法。 2. 使用或完成任意整数分频器的编码。 3. 在中使用原理图或代码形式，进行分频器设计。 4. 在或中完成仿真分析。 二、设计思路： 任意整数分频器由两部分构成，奇数分频器和偶数分频器。其中偶数分频器由以下四部分构成： 1、时钟信号 2、频率字（选择为4位） 3、计数器 4、反相器。 奇数分频器则由两个偶数分频器加一个异或门构成。 根据设计要求：定义输入信号为时钟信号,输入频率字D，计数器为123，中间输出信号为241,最终输出信号是，其中偶频输出信号就是1,奇频输出信号就是2 4。 偶分频：输入一个任意偶数，每来一个上升沿，1加一，设定其在1=1时开始反转，实现高低电平的转换，即1< 1,当1等于输入2时，1又归为1，又开始了新一轮的计数，这样就完成了分频。 奇分频：输入一个任意奇数D，奇分频是用两个偶分频异或完成的，因此我们使用了这样一种方法，两个偶分频周期为2D倍，一个在上升沿来到时反转电平，另一个在下降沿到来时反转电平，并且两个分频的反转时刻错开2。即每来一个上升沿，1<1+1，当1=1时，2< 2，当1时，1<1+1每来一个下降沿，2<2+1，当2=1+((D)-1)/2时，4< 4，当2时，2<2+1。这样最终两个偶分频异或的结果即为我们所要得到奇分频。 三、设计文件 在2中新建工程，编写设计文件。 此次设计有四个进程来实现，具体流程图可参考仿真的信号传输图。 四、编译仿真： 1、在2中波形仿真：
50％占空比三分频器的设计方法（原创） 浏览次数：1037 添加时间：2006-04-17 20:47:01 本文主要介绍了50%占空比三分频器的三种设计方法，并给出了图形设计、VHDL设计、编译结果和仿真结果。设计中采用EPM7064AETC44-7 CPLD，在QUARTUSⅡ4.2软件平台上进行。 方法一： 时钟输入端（clkin）首先反向和不反向分别接到两个D触发器的时钟输入端，两个D触发器的输出接到一个二输入或非门的输入端，或非门的输出反馈到前面两个D触发器的D输入端，并且或非门的输出后面接一二分频器，得到占空比为50%的三分频波形。 图1：图形设计 VHDL程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity fen3 is
port (clkin : in std_logic; --时钟输入 qout1 : buffer std_logic; qout2 : buffer std_logic; qout3 : buffer std_logic; clkout : out std_logic --占空比为1/2的三分频输出); end fen3; architecture behave of fen3 is begin qout3<=qout1 nor qout2; process(clkin) begin if clkin'event and clkin='1' then --在上升沿触发 qout1<=qout3; end if; end process; process(clkin) begin if clkin'event and clkin='0' then --在下降沿触发
EDA实验报告 学院（部）：电气与信息工程学院专业：电子信息工程 学生姓名：刘玉文 班级：电子信息工程1101 学号： 指导教师姓名：谭会生
实验二：0~9999的计数器电路的设计 1.实验目的 （1）进一步熟悉和掌握Quartus II软件的使用。 （2）进一步熟悉和掌握GW48-CK或其他EDA实验开发系统的使用。 （3）学习和掌握VHDL进程语句和元件例化语句的使用。 2.实验内容 设计并调试好一个技术范围为0~9999的4位十进制计数器电路CNT9999，并用GW48-CK或其他EDA实验开发系统(可选用的芯片为ispLSI 1032E-PLCC84或EPM7128S-PL84或XCS05/XCS10-PLCC84芯片)进行硬件验证。 3.实验条件 （1）开发软件：Quartus II8.0。 （2）实验设备：GW48-CK EDA实验开发系统。 （3）拟用芯片：EPM7128S-PL84。 4.实验设计 （1）系统原理框图 为了简化设计并便于显示，本计数器电路CNT9999的设计分为两个层次，其中底层电路包括四个十进制计数器模块CNT10，再由这四个模块按照图所示的原理框图构成顶层电路CNT9999。
CNT9999电路原理框图 （2）VHDL程序 计数器CNT9999的底层和顶层电路均采用VHDL文本输入，有关VHDL程序如下。 1）CNT10的VHDL源程序： --CNT10.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT(CLK:IN STD_LOGIC; CLR:IN STD_LOGIC; ENA:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO:OUT STD_LOGIC); END ENTITY CNT10; ARCHITECTURE ART OF CNT10 IS
安康学院HDL数字系统课程设计报告书 课题名称：占空比为1:1的奇数分频器设计 姓名： 学号： 院系： 专业： 指导教师： 时间：
课程设计项目成绩评定表设计项目成绩评定表
课程设计报告书目录 设计报告书目录 一、设计目的 (1) 二、设计思路 (1) 三、设计过程 (1) 3.1、系统方案论证 (1) 3.2、程序代码设计 (2) 四、系统调试与结果 (4) 五、主要元器件与设备 (5) 六、课程设计体会与建议 (5) 6.1、设计体会 (5) 6.2、设计建议 (6) 七、参考文献 (6)
一、设计目的 1、了解EDA软件在电子设计当中的重要作用。 2、熟悉并掌握QuartusⅡ开发软件的基本使用方法。 3、运用ModelSim软件对分频器进行仿真测试。 二、设计思路 对于实现一个占空比为1:1的5倍奇数分频，首先经过上升沿触发进行模5计数，计数选定到2进行输出时钟翻转，然后经过4再次进行翻转得到一个占空非1:1奇数5分频时钟。再者同时进行下降沿触发的模5计数，到和上升沿触发输出时钟翻转选定值相同值时，进行输出时钟翻转，同样经过4时，输出时钟再次翻转得到占空比非1:1的5分频时钟。两个占空比非1:1的5分频时钟进行相或运算，得到占空比为1:1的5分频时钟。 要设计占空比为50%的奇数(n)倍分频器，可以先分别设计从时钟上升沿、下降沿开始的占空比为(n-1)/2n的分频器A，B。将A与B相或结果就是占空比为50%的奇数倍分频器。因为A,B产生的信号的高电平持续时间均比低电平持续时间少一个时钟周期，B相对A来说可以说是延时了半个时钟，那么A与B进行或运算，则结果的高电平持续时间增加了半个时钟周期，而低电平持续时间则减少了半个时钟周期。因此占空比达到50%。 三、设计过程 3.1系统方案论证 奇数倍（2N+1）分频： （1）使用模为2N+1的计数器，让输出时钟在X-1（X在0到2N-1之间）和2N时各翻转一次，则可得到奇数分频器，但是占空比并不是50%（应为 X/(2N+1)）。得到占空比为50%的奇数分频器的基本思想是：将得到的上升沿触发计数的奇数分频输出信号CLK1，和得到的下降沿触发计数的相同(时钟翻转值相同)奇数分频输出信号CLK2，进行相或运算。如图1所示. 图 2
实验三：电子计数器原理及应用 一、实验目的： 了解测频的方法和电子计数器的工作原理 熟悉电子计数器的操作，并采用不同闸门时间对不同的频率进行测量并分析。 二、实验原理： 1、测频原理 计数器的测频原理如图1 所示。fx 为输入待测信号频率，f0为时钟脉冲的频率。闸门信号GA TE 控制计数时间，Fx 和F0两个计数器在同一时间T 内分别对fx 和f0进行计数，f0已知，时间T 可由计数器F0的计数值算出。计数器Fx 的计数值Nx=fx ×T ，计数器F0的计数值N0＝f0×T 。 由于 Nx/fx ＝N0/f0＝T 则被测频率fx 为 fx ＝(Nx/N0)×f0 由于 Nx/fx ＝N0/f0＝T 则被测频率fx 为 fx ＝(Nx/N0)× f0 显示 OUT3 Q Q GATE F X F O 图1 测频原理框图 2、电路工作原理 本实验系统中的计数器是采用8253芯片来实现的，电路原理如图2所示。 （1）Fx 、F0计数器： F0计数器：由8253计数器0和计数器1级联而成的计数器，对时钟计数，通过设定初值来确定闸门时间（采用二进制计数）。 Fx 计数器：由8253的计数器2构成的计数器，对被测信号计数（采用二进制计数）。 （2）开门脉冲发生器： 开门脉冲发生器由D 触发器构成，开门信号由软件产生，经out3到D1端，当软件发出开门信号后，D 触发器的翻转产生一个开门前置脉冲（经与非门G 输出），完成8253内的三个计数器从初值锁存器往计数器打入初值的置数脉冲作用。
OUT3 图2 电路原理框图 三、实验硬件及软件： 1、计算机一台 2、DVCC实验仪一台,函数信号发生器一台。 3、电子计数器程序。 四、实验预习要求： 1、复习好《电子测量》中电子计数器的有关章节。 2、作好测试记录的准备。 五、实验步骤： 1、在老师的指导下将实验平台准备就绪。 2、利用函数信号发生器产生不同频率的方波信号，由电子计数器对其进行测频，选择不同的闸门时间，对测量结果进行比较和分析。记录测量的频率值，并填写下表： 六、思考题： 1、分析以上测量数据，在用电子计数器对频率进行测量中，闸门时间对测量精度有何影响？ 2、对于本实验系统而言，闸门时间的选择有何限制？
采用STM32制做分频器输出 在实际的应用过程中，碰到一个案例。需要对一个输入信号进行分频输出。如下图所示，每输入一个固定的脉冲信号，输出一个分频后的脉冲。 本方案的要求如下： 1、根据不同的输入信号源，可以输出不同的频率。一种信号要求每输入10个脉冲，要求输出一个脉冲，第二种信号，则要求输入15个脉冲才输出一个脉冲。 2、由于输入信号的频率比较高【最高超过120K】，不能够使用中断来处理脉冲输出。 可行性分析： 1、STM32芯片可以对输入的PWM信号进行计数。因此，对输入脉冲的计数应该可以实现。 2、STM32芯片有PWM输出功能。而且支持自动加载功能【使用影子寄存器的方式】。可以实现PWM的输出不需要中断参与。 3、STM32芯片的PWM输出功能，有很多模式，其中，有比较输出模式，有触发输出【翻转输出】。认为这两种方法中，应该有一种方法可以实现计数到一定脉冲以后，输出脉冲。 实现的过程及源代码 采用定时器的输入计数功能。实现了对脉冲输入的计数。 试了一下，采用比较输出，发现只能输出一个跳变沿以后，输入信号怎么变，输出都不发生变化。思考，可能是因为计数一直在累加，所以，达到比较输出值以后，计数很长时间不能从头开始。无法实现重复输出功能。 将定时器的周期修改为分频个数以后，计数可以实现到设定个数以后，从0开始计数。但PWM输出还是一直不变化。 然后，试了一下，采用触发输出模式【翻转输出】。当输入的个数达到设定的触发输出个数时。能有效的输出翻转一次。效果实现了。 接下来，发现一个问题，每输入15个脉冲，要求输出一个脉冲。脉冲是有高电平有低电平的。按占空比50%计算。那么每输入7.5个脉冲，就需要翻转一次PWM输出。头大了。小数点没法控制。 突发奇想，如果不检测脉冲个数，改检测跳变沿的话。那么，这个问题就解决了。原来检测7.5个脉冲，刚好是15个跳变沿。查了一下，ST刚好允许每个定时器的通道1【只有通道1支持】有变化沿可以计数。采用跳变沿计数以后，最终效果实现。 代码如下：采用定时器8的通道1输出，通道4输出PWM GPIO_InitStructure.GPIO_Mode = GPIO_Mode_IPU; GPIO_InitStructure.GPIO_Pin = GPIO_Pin_6 ; /*CH1 */ GPIO_Init(GPIOC, &GPIO_InitStructure); GPIO_InitStructure.GPIO_Mode = GPIO_Mode_AF_PP; GPIO_InitStructure.GPIO_Pin = GPIO_Pin_9; /* CH4 */
DIY音响(二)-分频器制作 分频器在音箱系统中的作用用“举足轻重”一词来形容一点也不过分。然而这一个非常重要的问题却又是一个极易被一般爱好者所忽视的问题。我常常见到有些DIYer到器材店去买分频器时最关心的是几分频、几阶滤波，价格几许。好一些的情况也就是挑一下与自己的单元相同的品牌，注意一下电感的线径，电容的材质，分频点是多少。至于这只分频器的设计是否合理，是否适合自己的单元却很少见到有人会去关心，这很有些“买椟还珠”的感觉。 在DIYer中还存在这样的一个看法：分频器的滤波阶数取高些好，理由是可以得到陡峭的衰减特性，因此单元之间的干扰就小。但事实上我们应该知道这样的一个常识：电抗器件（或者说是惯性元件）对通过的交流信号有相移，每一阶最大的相移量达到90度。照此计算，一个四阶滤波器最终将产生360度的相移。如此一来，高低频单元的相位就必须衔接的非常好，否则稍一错位就会出乱子，出现一系列的峰谷。然而这还不算最糟的，更糟的是由于相位变化的剧烈带来了大量的相位失真。从这个意义上说，不用滤波器最好，但并不现实。既然必须采用滤波器，就我个人的看法，滤波的阶数应该是少些好。可是如果滤波阶数太少又得不到足够的衰减率，这对单元也是一个很大的折磨，这又是一个矛盾。一般来说，解决这个矛盾采用二阶滤波还是比较合理的。理由是：（1）由于标准二阶滤波衰减斜率为12dB，在正常情况下是足以应付；（2）由于最大相移为180度，因此比较容易实现相位对接，同时相位失真也在可忍受范围。
一个设计、制作优良的分频器，应该是针对某一组单元度身定做的，没有一个放诸四海皆真理、那种万金油似的分频器。道理非常简单：每一款杨声器由于设计、制作上的差异，都有不同的特性。从声压特性、阻抗特性到相位特性都有所不同。设计一个分频器应该将这些因素综合考虑，使得各单元的优点得以充分发挥，缺点得以有效抑制，方可算得上是一个成功的设计。 我们以往设计分频器选择器件参数时比较常用的方法是采用教科书上所介绍的，根据分频点、衰减斜率进行计算得到的。从理论上来说，这样没什么错。问题在于书上所介绍的方法基于一个并不存在的条件：即所用的单元都是理想器件，这样的单元在本世纪肯定是造不出来的了，因此这样的条件无异于空中楼阁。我们目前所制造使用的单元都不是理想器件，如何解决这些问题是一个优秀的设计师所应具备的能力。而这也正是使许多“土炮友”感到困惑的地方，甚至一些业内混了很多年的“工程师”也在困惑。 单元的不理想性主要体现在两个方面，分别是单元阻抗的非线性和声幅射的非线性。阻抗的非线性体现在它的非纯阻性，它的阻抗模与阻抗角都是频率的函数（见图1）。声幅射非线性的成因主要是由于非活塞振动所造成的，因为在非活塞振动区域的声幅射是由单元上个质点幅射的合成，由于各质点振动的幅度与相位都不一样，因此合成的声压与相位也都是很复杂的频率函数（图2）。
手把手教你做音箱分频器 １.电感骨架依据电感线圈的要求，选择合适的非金属骨架，如焊锡丝、密封用生料带的塑料骨架以及其它木质、胶质骨架等。２.漆包线选用粗细合适、质量上乘的漆包线若干。３.阻容件根据电路要求选择容量、阻值和功率合适的电容、电阻，分频电容最好选用进口或国产优质ＣＢＢ电容，电阻以大功率水泥电阻为首选。４.粘合剂此剂可选用市售“立得牢”等强粘度胶。５.硬币、螺栓螺栓选择直径４ｍｍ左右的铜质品，其长度则根据电感骨架的高度而定。６.敷铜板根据分频元器件的多少，选择大小合适的优质敷铜板，线路走向则根据设计要求用美工刀刻制。７.透明胶带一盘制作１.绕电感将粘合剂瓶顶、底中间各钻一直径略大于漆包线的小孔（因液体粘稠，故不会从孔中流出），在两孔各穿一段塑料胶管之后，把漆包线从两胶管中穿过，以保漆包线通过两孔时不被刮伤，然后一人将漆包线一端拉紧，另一人就可拿漆包线的另一端在骨架上绕线，绕时双手不可接触漆包线，因漆包线在通过粘合剂时已均匀地敷上了一层粘合剂，可用手捏住骨架两端使之旋转，待电感圈数绕足之后，将多余的漆包线剪掉，固定好外引出线，待线上的粘合剂凝固以后，用透明胶带在线圈上紧绕几层。２.元器件安装根据电感线圈及阻容件在板上的位置，用小钻在板上打好孔，在硬币中间钻
一比铜螺栓直径略大的孔，将铜螺栓依次穿过硬币、线圈和电路板，然后再垫上弹簧垫片，用螺母紧固，将线圈、电容和电阻的引线刮净上锡后焊在相应的位置上，最后在板上焊接好进出线。经过以上操作，一只质优价廉的分频器便制作完工，剩下的就是你体验成功的喜悦了。分频器电感接线有讲究音箱分频器中电感线圈的接法对音质音色影响极大。使用的一对倒相式音箱，电感线圈接法是外圈入里圈出音色均衡圆润。曾使用里圈入外圈出接法，结果低音全无。质量分频器的业余制作方法高保真的音箱多数都是由两只或两只 以上的扬声器单元构成，要高质量的还原20Hz～20kHz全频段的音频信号，必须借助优质分频器的协助。由于各自音箱的扬声器单元不同，分频器也就不能简单的代用，必须按照具体扬声器单元的特性进行制作。总结出一套较为完善的设计、制作、调试方法，只要求制作者备有一张内含20Hz～20kHz纯音频测试信号的《雨果金碟》、一个话筒信号放大电路、一只话筒和一块数字万用表，而不需要专门的测试仪器。业余制作音箱，建议选择两分频的方式。１.分频点频率f的选择两分频音箱的分频点，可以在2～5kHz之间进行优化选择。一般把分频点频率f选在低音单元自上限起一个倍频程以下，高音单元自下限起一个倍频程以上的范围内。２.分频器与功率的分配构成音箱的高、低音单元，各自的标称功率是不一样的，而在实际节目信号的功率谱中，高频、低频信