Layout主要工作注意事项
●画之前的准备工作
●与电路设计者的沟通
●Layout 的金属线尤其是电源线、地线
●保护环
●衬底噪声
●管子的匹配精度
一、l ayout 之前的准备工作
1、先估算芯片面积
先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。
2、Top-Down 设计流程
先根据电路规模对版图进行整体布局，整体布局包括：主要单元的大小形状以及位置安排；电源和地线的布局；输入输出引脚的放置等；统计整个芯片的引脚个数，包括测试点也要确定好，严格确定每个模块的引脚属性，位置。
3、模块的方向应该与信号的流向一致
每个模块一定按照确定好的引脚位置引出之间的连线
4、保证主信号通道简单流畅，连线尽量短，少拐弯等。
5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的
电源电压不一致。
6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。
二、与电路设计者的沟通
搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方
包含内容：（1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。
（2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。
（3）电路中MOS管，电阻电容对精度的要求。
（4）易受干扰的电压传输线，高频信号传输线。
三、layout 的金属线尤其是电源线，地线
1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。
电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。在接触孔周围，电流比较集中，电迁移更容易产生。
2、避免天线效应
长金属（面积较大的金属）在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和寿命。
解决方案：（1）插一个金属跳线来消除（在低层金属上的天线效应可以通过在顶层金属层插入短的跳线来消除）。
（2）把低层金属导线连接到扩散区来避免损害。
3、芯片金属线存在寄生电阻和寄生电容效应
寄生电阻会使电压产生漂移，导致额外的噪声的产生
寄生电容耦合会使信号之间互相干扰
关于寄生电阻：
（1）镜像电流镜内部的晶体管在版图上放在一起，然后通过连线引到各个需要供电的版图。（2）加粗金属线
（3）存在对称关系的信号的连线也应该保持对称，使得信号线的寄生电阻保持相等。
关于寄生电容：
（1）避免时钟线和信号线的重叠
（2）两条信号线应避免长距离平行，信号线之间交叉对彼此的影响比二者平行要小（3）输入信号线和输出信号线应该避免交叉
（4）对于易受干扰的信号线，在两侧加地线保护
（5）模拟电路的数字部分需要严格的隔离开
四、保护环
1、避免闩锁效应
最常见的latch up 诱因是电源，地的瞬态脉冲。这种瞬态脉冲可能产生原因是瞬态电源中断等。它可能会使引脚电位高于VDD或低于VSS，容易发生latch-up，因此，对于电路中有连接到电源和地的MOS管，周围需要加保护环。
2、容易发生latch-up的地方：任何不与power, supply, substrate 相连的引脚都有可能，所以精度要求高时，要查看是否有引脚引线既不连power，supply，也不连substrate ，凡是和这样的引线相连的源区，漏区都要接保护环。
3、保护环要起到有效的作用就应该使保护环宽度较宽，电阻较低而且用深扩散材料。
4、N管的周围应该加吸引少子电子的N型保护环（n-sub），n-sub连接vdd
P管的周围应该加吸收少子空穴的P型保护环（p-sub），p-sub连接vss
双环对少子的吸收效果比单环好
五、衬底噪声
1、衬底噪声产生原因
源漏衬底pn结正向导通，或者电源连接节点引入的串扰，使得衬底电位会产生抖动偏差。
2、解决方法：
（1）对于轻掺杂的衬底要用保护环把敏感电路包围起来
（2）把gnd和衬底在片内连在一起，然后由一条线连到片外的全局地线使得gnd 和衬底的跳动一致，也可以消除衬底噪声。
（3）场屏蔽作用：每个block 外围一层金属，使每单元模块同电势而且模块之间不相互影响。
3、衬底可靠电位的连接
（1）尽量把衬底与电源的接触孔的位置和该位置管子的衬底注入极的距离缩小，距离越近越好，因为这种距离的大小衬底电位偏差影响非常大。
（2）把衬底接触孔的位置增多，尽量多打孔，保证衬底与电源的接触电阻较小。
六、管子的匹配精度
1、电流成比例的MOS管，应使电流方向一致，版图中晶体管方向相同。
2、配置dummy器件，使版图周围环境一致，结构更加对称。
3、在处理匹配性要求高的对管时，采用交叉对称的结构比较好。
4、MOS管的匹配主要有四方面影响因素
栅面积：匹配度与有源区面积（s=w*l）成反比关系
栅氧化层厚度：一般栅氧化层的管子匹配度较高
沟道长度调制：管子的不匹配与Vgs的不匹配成正比与沟道长度成反比。
方向：沿晶体管不同轴向制作的管子的迁移率不同，这就影响管子跨导的匹配度，把需要
匹配的管子放在一个cell 中，避免因旋转cell 而产生方向不一致。
5、dummy器件的详细描述
如果周边环境不同，会使工艺中的刻蚀率不同。比如，线宽大，刻蚀率大，刻蚀的快慢会影响电阻等电学参数。例子：尺寸较大的管子被拆成小管子并联时，要在两端的小管子的栅旁加上dummy gate，这样可以保证比较精确的电流匹配，而且这种dummy gate 的宽度可以比实际的栅宽小，各个小管子的gate 最好用metal 联起来，如果用poly 连会引起刻蚀率的偏差。
6、主要单元电路的匹配
差分对管位置和连线长短都要对称，能合为一条线的连线就要合。差分对主要使Vgs 匹配，而电流镜主要使ID匹配。
7、MOS管匹配的几点主要事项：
（1）接触孔，metal走线不要放在有源区内，如果metal一定要跨过有源区的话应加入dummy走线。
（2）最好把匹配管放在远离深扩散边缘的地方，至少两倍结深，N-well属深扩散，pmos 要放在阱内距阱边较远处。
（3）尽量使用nmos管来做匹配管，因为nmos 管比pmos 管更易达到匹配。
（4）为避免由梯度引起的mismatch，采用common-centroid layout 同心结构，且尽量紧密，差分对采用cross-coupled pairs（交叉耦合）结构。
（5）匹配器件要远离功率器件摆放，功率大于50mw就属于功率器件。
8、大功率供电的版图及宽长比较大的器件的版图
（1）w较大的管子应折成小单元并联，原则是每个单元的电阻应小于所有单元连接起来的总和。
（2）如果折成的单元数过多，应分两排摆放。
（3）大功率供电一般出现在有大电流的地方，避免电迁移。
9、电源线，地线，信号线的布线
（1）不同电路的电源线和地线之间会有一些噪声影响。模拟电路和数字电路的电源和地，还有一些敏感电路的电源线和地线都需要把它们保护起来，保证它们不相互影响。
（2）模拟电路和数字电路的gnd要分开。
（3）电源线，地线上尽量多打孔，以保证Nwell的良好接触和p型衬底良好接地。
（4）信号线的布线：
如果两条信号线的走向平行，平行线间的寄生电容会把两个信号耦合，产生噪声。
两临近信号线上的信号相互影响成为串扰，较少crosstalk方法：采用差分结构把crosstalk 化为公模扰动。
对敏感信号进行保护：把敏感信号屏蔽起来
将敏感电路部分与易产生噪声的地方间距增大。
Cadence 快捷键
Ctrl+A：全选
Shift+B：升到上一级试图
B：去某一级
Ctrl+C：中断某个指令，一般用ESC
Shift+C：裁切；首先调用命令，选中要裁切的图形，后画矩形裁切
Ctrl+D：取消选择
Shift+E和E：是控制用户预设的一些选项
Ctrl+F：显示上层等级Hierarchy
Shift+F：显示所有等级
Ctrl+G：Zoom to Grid
G：开关引力吸附到某些节点
I：插入
Shift+K：清除标尺
K：标尺
L：标签工具
M：移动工具
Shift+M：合并工具
Ctrl+N，Shift+N，N：控制线走向的
Ctrl+N：先横后竖
Shift+N：直角正交
N：斜45°+正交
Shift+O：旋转工具
O：插入接触孔
P：画金属线
Q：打开设置属性对话框
Ctrl+R：重画
R：矩形工具
Ctrl+S：添加拐点，值的path线打弯Shift+S：search 查找
Shift+T：Hierachy Tree
T：层切换
U：撤销
V：关联，将一个图像关联到另一个图形Ctrl+W：关闭窗口
W：前一试图
Ctrl+X：适合编辑
Shift+X：下降一等级
X：在Hierarchy 菜单中
Y：区域复制，可以复制一部分cell Shift+Y：粘贴
Ctrl+Z：放大
Shift+Z：缩小
四．版图技巧
1．对敏感线的处理
对敏感线来说，至少要做到的是在它的走线过程中尽量没有其他走线和它交叉。因为走线上的信号必然会带来噪声，交错纠缠的走线会影响敏感线的信号。
对于要求比较高的敏感线，则需要做屏蔽。具体的方法是，在它的上下左右都连金属线，这些线接地。比如我用M3做敏感线，则上下用M2和M4重叠一层，左右用M3走，这些线均接地。等于把它像电缆一样包起来。
2．匹配问题的解决
电路中如果需要匹配，则要考虑对称性问题。比如1：8的匹配，则可以做成3×3的矩阵，“1”的放在正中间，“8”的放在四周。这样就是中心对称。如果是2：5的匹配，则可以安排成AABABAA的矩阵。
需要匹配和对称的电路器件，摆放方向必须一致。周围环境尽量一致。
3．噪声问题的处理
噪声问题处理的最常用方法是在器件周围加保护环。
Nmos管子做在衬底上因此周围的guardring是Pdiff，在版图上是一层PPLUS,上面加一层DIFF，用CONTACT连M1。Pdiff接低电位。
Pmos管子做在NWELL里面因此周围的GUARDING是Ndiff，在版图上先一层NPLUS，上面加一层DIFF，用CONTACT连M1。Ndiff接高电位。
在一个模块周围为了和其他模块隔离加的保护环，用一圈NWELL，里面加NDIFF，接高电位。
电阻看类型而定，做在P衬底上的周围接PDIFF型guarding接地；做在NWELL里面的则周围接NDIFF型guarding接高电位。
各种器件，包括管子，电容，电感，电阻都要接体电位。
如果不是RF型的MOS管，则一般尽量一排N管一排P管排列，每排或者一堆靠近的同类型管子做一圈GUARDING，在P管和N管之间有走线不方便打孔的可以空出来不打。
4．版图对称性
当电路需要对称的时候，需要从走线复杂度，面积等方面综合考虑。
常见的对称实现方式：
一般的，画好一半，折到另一半去，复制实现两边的对称。
如果对称性要求高的，可以用质心对称的方式，把管子拆分成两个，四个甚至更多。
如把一个管子拆成两个可以AB
BA
的方式
如果有四个管子，可以各拆成三个，用ABCDABCDABCD的方式
五．布局布线
布局布线是一个全局问题。在画较大的电路时候是很重要的。首先确定各模块的位置，在确定位置的时候需要考虑的问题主要有：各输入输出之间的连线最短，最方便；各模块接出去连PAD的各端口方便；高频线距离尽量短；输入输出之间相隔比较远等。这些问题需要在着手画各模块之前先有个安排。在画好各模块后摆放时会做调整，但大局不变。
连线一般的规则是单数层金属和双数层金属垂直，比如一三五层连水平；二四六层连垂直。但这样的主要目的是各层能方便走线，排得密集。所以也不是死规则，在布线较稀疏的情况下可以做适量变通。
在布线时最重要的问题是考虑电路的各支路电流问题。首先要明确各支路电路的峰值，这样就能确定金属线的最小宽度。确保整条支路不会被电流过大而烧断。当然连线也不能太宽，这样的话电容会大。
电路中如果画到电流源可以离得较远，因为电流源理想的时候电阻无穷大，这就意味着电流源连出来的线可以长一些，因为不需考虑连线太长电阻太大的问题。
六．版图流程
整体布局――各模块布局――模块布线――各模块通过DRC，LVS――整体布线――整体通过DRC,LVS，通过天线效应DRC――提取后仿参数
DRC：在线的有DIV A 只需把.rul文件放在相应目录下直接在线跑
Dracula：非在线
LVS：也有DIV A,DRACULA等。本次使用calibre进行lvs。具体流程如下：
1．版图生成GDS文件。在icfb窗口的“file”中选“export”的“stream”
2．生成netlist。在ADS中的“tool”里export网表
3．用LVS文件，修改其中对应的layyout和netlist文件名称。
把以上三个文件放在同一目录下。
EDA中在该目录下跑CALIBRE
命令：calibre（空格）－lvs（空格）做lvs的文件名
在生成的lvs.rep中找错误。
注意：layout中，gnd和vdd作为pin。Pin只用.txt对应的metal标识。
在跑好LVS后，要在版图上对应的地方找到可能的错误，需要以下步骤：
在icfb窗口：load“～/calivre.skl”
Calibre－Setup－Socket…
在lvs路径caliber －rve svdb&
在【svdb】窗口setup－layout viewer
七．ELLA的心得
1．关于电路的问题
画模拟版图首先要注意的是线宽问题。每条支路上的电流是多少要问清电路设计者。对于比较大电流的支路，线宽一定要满足电流，但也不能太宽，否则寄生电容肯定会大。可以采用几条金属线上下重叠并联的方式，这样的话宽度小了电流又能满足。
画版图的时候也不能一味埋头苦画，远抱着质疑的态度。比如判断设计者给出的电流是否正确可信，给出的结构和器件尺寸是否合理等。这就需要对电路知识有很好的了解，懂电路来画版图才有意思。
2．关于ESD的问题
一般的工艺模型里可能会提供ESD模型。但是本次流片并没有。ESD需要自己画。参考文件中给出ESD的设计规则，有些是DRC做不出来的，需要自己注意。ESD需要在输入输出口，电源和地之间，不同的电源之间等都做，而且结构不同。
对于栅直接接到PAD的电路，需要特别注意。在栅往外接的时候接一个200欧姆的电阻，这样电流进来的时候不容易将栅极击穿。在该PAD两边最好放GND和VDD的pad，这样电流容易往两边走。
3．关于滤波电容问题
在电路的空隙地方填入滤波电容。具体接法是：
NMOS管的源漏接地，栅接电源；
PMOS管的源漏接电源，栅接地。
本次电路中滤波电容采用mm模型，管子做成10um×10um，四周围相应的GUARDRING。
4．关于天线效应
第一层金属在接栅时候如果面积很大就会收集离子使得电位升高而击穿栅氧层。此时应该将第一层金属断开，往上连接，最好连到最高层。如果需要走第一层就再连回来。
5．关于电源线和地线问题
电源线和地线一般在60um左右。但是线宽超出20um工艺上有问题因此需要打孔。本次电路的处理方式是没有打孔，将线接成三根20um的从pad引出来，布线时，按照Vdd gnd vdd gnd vdd gnd 这样间隔的布线。
整个版图的电源和地线呈网格状，这样压降小，稳定。
6．学会看参考文件
总的文件是guideline 里面有一些规定。不像DRC那样必须遵守。这次没有仔细看。
关于DRC,LVS,LPE等的相关文件在给出的文件里都有。DESIGN RULE 等文件需要在画之前先有了解。
在画之前应该把这些信息过目一遍，心中有数。至少知道什么信息在什么地方。
7. 本次流片所画版图：
画版图需要极大的耐心和细心。最主要的是心态保持平和轻松，切忌烦躁。即使时间紧迫，也不能抱着得过且过的心态，一定要尽量做到最优。（水瓶座的完美主义这里发挥了作用）虽然之前大家都说一个这样的chip一个月是非常紧张的，最后还是按时完成。只要相信自己能做到，就一定真的能做到。除此之外，还需要很强的韧性。如果看到DRC出来几万个错误也不能崩溃。其实可能都是一个问题造成的，逐一改过来就可以啦！！
PCB Layout 中的高频电路布线技巧 1、多层板布线 高频电路往往集成度较高，布线密度大，采用多层板既是布线所必须，也是降低干扰的有效手段。在PCB Layout阶段，合理的选择一定层数的印制板尺寸，能充分利用中间层来设置屏蔽，更好地实现就近接地，并有效地降低寄生电感和缩短信号的传输长度，同时还能大幅度地降低信号的交叉干扰等，所有这些方法都对高频电路的可靠性有利。有资料显示，同种材料时，四层板要比双面板的噪声低20dB。但是，同时也存在一个问题，PCB半层数越高，制造工艺越复杂，单位成本也就越高，这就要求我们在进行PCB Layout时，除了选择合适的层数的PCB板，还需要进行合理的元器件布局规划，并采用正确的布线规则来完成设计。 2、高速电子器件管脚间的引线弯折越少越好 高频电路布线的引线最好采用全直线，需要转折，可用45度折线或者圆弧转折，这种要求在低频电路中仅仅用于提高铜箔的固着强度，而在高频电路中，满足这一要求却可以减少高频信号对外的发射和相互间的耦合。 3、高频电路器件管脚间的引线越短越好 信号的辐射强度是和信号线的走线长度成正比的，高频的信号引线越长，它就越容易耦合到靠近它的元器件上去，所以对于诸如信号的时钟、晶振、DDR的数据、LVDS线、USB线、HDMI线等高频信号线都是要求尽可能的走线越短越好。 4、高频电路器件管脚间的引线层间交替越少越好 所谓“引线的层间交替越少越好”是指元件连接过程中所用的过孔（Via）越少越好。据侧，一个过孔可带来约0.5pF的分布电容，减少过孔数能显著提高速度和减少数据出错的可能性。 5、注意信号线近距离平行走线引入的“串扰” 高频电路布线要注意信号线近距离平行走线所引入的“串扰”，串扰是指没有直接连接的信号线之间的耦合现象。由于高频信号沿着传输线是以电磁波的形式传输的，信号线会起到天线的作用，电磁场的能量会在传输线的周围发射，信号之间由于电磁场的相互耦合而产生的不期望的噪声信号称为串扰（Crosstalk）。PCB板层的参数、信号线的间距、驱动端和接收端的电气特性以及信号线端接方式对串扰都有一定的影响。所以为了减少高频信号的串扰，在布线的时候要求尽可能的做到以下几点：
一．版图设计感受 现在，你了解了一点版图设计了，如果你再了解得更多一点的话，你就会发现你满怀热情的希望学会的版图设计，其实只是一种大人玩的七巧板而已，只是没有小孩玩的七巧板好玩，也没有那么复杂和变化多端。 现在，人各有志，你想把这块七巧板玩出点花样来的话，可以，在这里有大把朋友愿意陪你一起玩；或者你想起了你到这里来的初衷，想要把你的那个电路做成集成电路，那你暂时就别玩七巧板了，想办法尽快的完成你的芯片设计吧。 假如你原来用分立元件设计的电路里用到了许多标准的集成电路，有反相器，与非门、D触发器，计数器、甚至包含了一个液晶显示驱动模块等等，按理说你要设计这些单元的版图，这可不是件轻松的活，日复一日，月复一月，非把你画得痴痴傻傻，呆若木鸡不可，你原来设计一个高性能电路的满腔热情在这里没有用处，你火花般迸发的电路设计灵感对版图设计也一样没有帮助，画版图要的是拼七巧板的技巧。 当你累死累活的干了三个月之后，才发现已经开始种第二季稻的农民伯伯也没有这么辛苦。由此推算，做一个版图库的工作量约等于种两季稻的工作量。做一个芯片设计师不如种田实在。 不过即使让你干画版图的活你也不用害怕，电脑上高科技的最奇妙的特点在于它的劳动竟然可以重复使用，第一次做单元图库要用两个月的时间，到了第二次做图库时，你可以把第一次图库拷贝过来，修修改改，有两个星期的时间也就可以了，这就是电脑里COPY 的绝妙之处。真奇怪为什么不把这种电脑科技推广到农业科技上去，要是农民伯伯也采用这些技术的话，他只要专心种好一亩田就可以了，然后跨嗒跨嗒地拷贝它个十万八千亩，于是站在一望无际金黄色田头，看着晨曦下巍巍壮观的麦浪翻滚，就很难控制住“身在田头，胸怀世界”的感觉了。 幸好农民伯伯还没有还没有掌握这门技术，不然实在要叫我们这些搞芯片设计的家伙无地自容了，但我们还十应该抓紧时间，在目前芯片比种田暂时领先的优势下，做出比农民伯伯更多的贡献来。 但现在情况不一样了，在这里，有现成的单元版图供你使用，这些单元版图放在一个库里，里面品种繁多，差不多包含的你可能用到的全部品种，不要以为这是什么“演示版”，这是很多芯片设计师正在使用的工作库，你现在要干的活已经不是什么版图设计，而是要干一些类似于你以前经常干的活：给双面线路板布线。 有了单元图库，你就可以进行正常的设计工作，你用以前常用的方法画线路图，然后用相应的元件把它们连接起来，以前一个没有经验的电路设计师往往会按过时的教科书设计电路，结果采购员往往抱怨采购不到元件，甚至要到 Intel的公司历史陈列室才能看到样品。现在的电路设计师一般都比较关心原器件的供应情况，这条经验在这里同样适用，你应该在设计之前先熟悉单元图库的情况，以免画出了线路图却没有单元可供使用。 芯片设计用到的单元图库中的内容和市面上 CMOS 4000系列或 TTL 74 系列的内容毕竟还是有一点差异的，比如常用的JK触发器，在单元图库就找不到，（或许以后会有热心人补上这个单元），因为在ASIC设计中，没有必要使用 JK触发器，使用它后会在分析电路时造成混乱。你可以很快的适应这些差异，甚至在你通读了一遍单元图库的介绍之后就有胸有成竹的感觉了。
第一章基本概念 (1) ☆☆集成电路：Integrated Circuit ，缩写IC IC是通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容、电感等无源器件，按照一定的电路互连，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。 (2)特征尺寸定义为器件中最小线条宽度(对MOS器件而言，通常指器件栅电极所决定的沟道几何长度)，也可定义为最小线条宽度与线条间距之和的一半。 (3)就设计方法而言，设计集成电路的方法可以分为三种方式： 全定制（Full-Custom Design Approach） 半定制（Semi-Custom Design Approach） （标准单元、积木块、门阵列、门海） 可编程IC （PLD：Programmable Logic Device） （PROM 、GAL 、PLA、PAL、PLD 、FPGA ） （4）☆☆积木块法(BB)与标准单元法（sc）不同之处是：第一，它既不要求每个单元（或称积木块）等高，也不要求等宽。每个单元可根据最合理的情况单独进行版图设计，因而可获得最佳性能。设计好的单元存入库中备调用。第二，它没有统一的布线通道，而是根据需要加以分配。 （5）☆☆门阵列方法与门海方法的比较 门阵列方法的设计特点： 设计周期短，设计成本低，适合设计适当规模、中等性能、要求设计时间短、数量相对较少的电路。 不足：设计灵活性较低；门利用率低；芯片面积浪费。 门海方法的设计特点： 门利用率高，集成密度大，布线灵活，保证布线布通率。 不足：仍有布线通道，增加通道是单元高度的整数倍，布线通道下的晶体管不可用。（6）集成电路设计：根据电路功能和性能要求，在正确选择系统配置、电路形式、器件结构、工艺方案和设计规则的情况下，尽量减小芯片面积，降低设计成本，缩短设计周期以保证全局优化，设计出满足需求的集成电路。其最终的输出结果是掩膜版图，通过制版和工艺流片可以得到所需的集成电路。 （7）版图是一组相互套合的图形，各层版图相应于不同的工艺步骤，每一层版图用不同的图案来表示，版图与所采用的制备工艺紧密相关。 （8）版图设计：根据逻辑与电路功能和性能要求以及工艺水平要求来设计光刻用的掩膜版图，是集成电路设计的最终输出。 （9）布图规划：在一定约束条件下对设计进行物理划分，并初步确定芯片面积和形状、单元区位置、功能块的面积形状和相对位置、I/O位置，产生布线网格，还可以规划电源、地线以及数据通道分布。 （10）布局：根据级别最低的功能块中各基本单元直接的连接关系或较高级别的功能块中各较小功能块之间的连接关系，分配各基本单元或较小功能块的位置，使芯片面积尽可能的小。（11）布线：进行单元间或功能块间的连接，合理分配布线空间，使布线均匀，布通率达到百分之百。
假设说一条金属3层的线出现了antenna。就是说连到gate上的金属3层的面积超过了范围。解决的办法就是将金属3层的面积缩小。保持最小线宽，缩短长度。将这条线截成两段，往高层（4，5，6...）跳。在工艺生产金属3层时，这两段是断开的，因为高层的金属还没做。这样连到gate上的金属3层的面积就变小了。但是如果往低层（1,2）跳，在生产金属3层时，这两段通过低层金属连接在一起，其中一段金属积累的电荷会向另一段传递，从而又积累到gate上。因此，往低层跳没解决问题。所以跳层只往上跳，产生antenna要有两个基本条件: 1，antenna报错的metal连接到了poly上。2，antenna报错的metal 面积比相对应poly 的面积大，超过了design rule. antenna的是制造metal连线的过程(印象中是etch这一步)中导致的metal电贺积聚，每次生产完这一层metal还会进行清洗，这一步会释放掉本层以及一下层所带电贺，以此类推。所以，这个只是制造过程中的一个阶段性的产物，能够在制造这一层的时候避免掉就OK. 比如Antenna现象是由于Metal 2比gate poly面积大太多倍，那么我在Metal 2靠近gate的地方切断这根Metal 2向上跳了两层用Metal 4再将其连接起来，这样在制造Metal 2的时候就只有一小段Metal 2是和gate poly连接的，其余部分呢只有到了Metal 4造好后才会连起来，那时候Metal 2上面的电贺早释放了，当然也就不会有影响了。 金属线是为了传输电流，因此主要需要从解决和减小它的（寄生）电阻、（寄生）电容方面下多做考虑。（寄生）电感一般忽略，高频电路除外。 这主要从两个方面分析解决： 1. 电路方面 A、如果所用金属线，主要是流过电流（如电流镜MOS管的漏极连线、功率MOS管的漏极等）。在这种情况下金属连线的寄生电阻越小越好，此时需要金属导线尽可能的宽，以减少寄生电阻，降低导线压降IR。 B、如果所用金属线，是用于高频信号，如clock等，金属连线不能太宽，否则寄生电容过大，影响频率。此时信号还应加shield信号线。 C、其他低频控制信号，如enable 、able等信号，这些信号通常接MOS管的栅极，流过的电流很小，这些金属连线宽窄（寄生电容、寄生电阻）不是很重要，不需要过多考虑。 2. 版图方面 在考虑金属线周围环境的前提下。 A、对于走大流的信号线，从电路方面越宽越好，但从版图方面很宽的金属线由于受到工艺、物理条件等的制约会受到限制。 过于宽的金属线，由于高温、应力等影响，会翘起变形甚至折断。所以很宽的金属线需要打slot，slot的尺寸因各个工艺厂的工艺不同而有区别。 另外，由于趋肤效应，电流走金属表面和边缘，金属线太宽也不好，这样金属的线上电流分布不均匀。 电流很大时应采取两种方式排布金属线： 更过同层金属线并联（类似很宽金属线打了slot）； 不同金属线并联，过孔要尽可能多大，节省面积。 B、不同层金属导线的连接，要尽可能打更多的孔（contact），以减少寄生电阻。过孔尺寸和个数最少的情况因电路和工艺而定。 C、越靠近AA（有源区）的金属例如M0，尽量不要从上面经过MOS管、敏感电阻等器件。因为在金属线的工艺后期处理中（高温溅射、刻蚀、退火等）会影响这些器件的性能。尽可能换用更高层的金属线。
Layout主要工作注意事项 ●画之前的准备工作 ●与电路设计者的沟通 ●Layout 的金属线尤其是电源线、地线 ●保护环 ●衬底噪声 ●管子的匹配精度 一、l ayout 之前的准备工作 1、先估算芯片面积 先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。 2、Top-Down 设计流程 先根据电路规模对版图进行整体布局，整体布局包括：主要单元的大小形状以及位置安排；电源和地线的布局；输入输出引脚的放置等；统计整个芯片的引脚个数，包括测试点也要确定好，严格确定每个模块的引脚属性，位置。 3、模块的方向应该与信号的流向一致 每个模块一定按照确定好的引脚位置引出之间的连线 4、保证主信号通道简单流畅，连线尽量短，少拐弯等。 5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的 电源电压不一致。 6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。 二、与电路设计者的沟通 搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方 包含内容：（1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。 （2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。 （3）电路中MOS管，电阻电容对精度的要求。 （4）易受干扰的电压传输线，高频信号传输线。 三、layout 的金属线尤其是电源线，地线 1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。 电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。在接触孔周围，电流比较集中，电迁移更容易产生。 2、避免天线效应 长金属（面积较大的金属）在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和寿命。 解决方案：（1）插一个金属跳线来消除（在低层金属上的天线效应可以通过在顶层金属层插入短的跳线来消除）。 （2）把低层金属导线连接到扩散区来避免损害。 3、芯片金属线存在寄生电阻和寄生电容效应 寄生电阻会使电压产生漂移，导致额外的噪声的产生 寄生电容耦合会使信号之间互相干扰
四．版图技巧Z 1．对敏感线的处理 对敏感线来说，至少要做到的是在它的走线过程中尽量没有其他走线和它交叉。因为走线上的信号必然会带来噪声，交错纠缠的走线会影响敏感线的信号。 对于要求比较高的敏感线，则需要做屏蔽。具体的方法是，在它的上下左右都连金属线，这些线接地。比如我用M3做敏感线，则上下用M2和M4重叠一层，左右用M3走，这些线均接地。等于把它像电缆一样包起来。 2．匹配问题的解决 电路中如果需要匹配，则要考虑对称性问题。比如1：8的匹配，则可以做成3×3的矩阵，“1”的放在正中间，“8”的放在四周。这样就是中心对称。如果是2：5的匹配，则可以安排成AABABAA的矩阵。 需要匹配和对称的电路器件，摆放方向必须一致。周围环境尽量一致。 3．噪声问题的处理 噪声问题处理的最常用方法是在器件周围加保护环。 Nmos管子做在衬底上因此周围的guardring是Pdiff，在版图上是一层PPLUS,上面加一层DIFF，用CONTACT连M1。Pdiff接低电位。 Pmos管子做在NWELL里面因此周围的GUARDING是Ndiff，在版图上先一层NPLUS，上面加一层DIFF，用CONTACT连M1。Ndiff接高电位。 在一个模块周围为了和其他模块隔离加的保护环，用一圈NWELL，里面加NDIFF，接高电位。 电阻看类型而定，做在P衬底上的周围接PDIFF型guarding接地；做在NWELL里面的则周围接NDIFF型guarding接高电位。 各种器件，包括管子，电容，电感，电阻都要接体电位。 如果不是RF型的MOS管，则一般尽量一排N管一排P管排列，每排或者一堆靠近的同类型管子做一圈GUARDING，在P管和N管之间有走线不方便打孔的可以空出来不打。 4．版图对称性 当电路需要对称的时候，需要从走线复杂度，面积等方面综合考虑。 常见的对称实现方式： 一般的，画好一半，折到另一半去，复制实现两边的对称。 如果对称性要求高的，可以用质心对称的方式，把管子拆分成两个，四个甚至更多。 如把一个管子拆成两个可以AB BA 的方式 如果有四个管子，可以各拆成三个，用ABCDABCDABCD的方式
Layout注意事项（不断添加中）1,走线尽量走直线，少弯折 Better poor 2,走线拒绝直角或锐角 Better poor 3,T型线的走法： Better poor
4,信号线请不要无故绕远走，这样会增加走线的长度 5，换层via不易过多（高速信号线via以不大于2个为佳，普通信号线via数尽量不要大于pin数），且换层不宜过快。(下图跳层太快) Poor
6，高速信号线在换层时要伴GND via(如下图 ) Better 7,differential pair 一对线之间的间距要始终保持一致 Better poor Better poor 5mil 5mil 5mil 5mil 8mil 5mil
8, 小型电阻电容两pin之间不要穿线 Poor 9,一般每个GND pin要打一个gnd via，不要几个pin共享一个via，大pin要打两个以上 Better poor
10,转电压时: 1via(big)=2via(small)=40mil(shape)=1A. 且在电压转换时，GND via数量要取决于power via,两都要大致相当。 Gnd via=power via 11，shape 要铺的平整美观，且shape不要离其它pin太近，以防短路。 Better poor
12,电源要先过Bypass电容再过IC pin脚 Better poor 13,GND via 要靠近pin脚打，不要拉的太远 Better poor 14，IC相邻两pin如有相连关系，则应拉出pin再连，不可在两pin 内侧直接相连
layout布局经验 准备工作: （1）查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025. 补充：此条似乎是根据具体工艺确定的，并不绝对，大家可以根据自己的工艺和Pcell具体确认，应该让你确定的格点最好和Pcell中使用的一致。 （2）Cell名称不能以数字开头.否则无法做DRACULA检查. （3）布局前考虑好出PIN的方向和位置。 补充：大家在初步确认pad的位置之后，最好先出一个pad坐标给封装厂仿真一下，免得最后不行返工。 （4）布局前分析电路，完成同一功能的MOS管画在一起 （5）对两层金属走向预先订好。一个图中栅的走向尽量一致，不要有横有竖。 补充：如若无法办到，至少需要匹配的栅走向一定要一致，一个cell中的栅走向要尽量一致。 （6）对pin分类,vdd,vddx注意不要混淆,不同电位(衬底接不同电压)的n井分开.混合信号的电路尤其注意这点。 补充：电路设计对于管子最好用四端器件，某些类型的电阻用三端器件，这样可以通过验证来区分不同的vdd和gnd （7）在正确的路径下(一般是进到~/opus)打开icfb. （8）更改cell时查看路径,一定要在正确的library下更改,以防copy过来的cell是在其他的library下,被改错。 补充：最好每个library独立，虽然浪费点空间，但是不宜出错 （9）将不同电位的N井找出来. 补充：虽然可以通过验证区分，但是先找出来，可以避免最后验证时不好改版图。 布局时注意: （10）更改原理图后一定记得check and save。 （11）完成每个cell后要归原点 补充：原点可以与物理图层相交或者相切，即从原点的x和y轴两条线看过去，线上都要有图形。如果不这样的话，可能导致最后的整体版图时期间边框冲出芯片的尺寸范围，会给跟mask厂的沟通带来麻烦。 （12）DEVICE的个数是否和原理图一至(有并联的管子时注意)；各DEVICE的尺寸是否和
版图注意事项 版图（Layout）是指在设计活动场所（如办公室、商店、展览馆、室内设计等）时，根据功能需求合理布置、安排各个物件、设施和空间的一种方式。一个合理的版图设计可以有效地提高工作效率，增加空间利用率，以及提升用户体验。在设计版图时，有一些注意事项需要考虑，以确保最终设计符合需求并具有良好的可用性和可扩展性。 首先，版图设计需要考虑用户的需求。不同的场所和活动有不同的功能需求，因此，在进行版图设计之前，需要了解用户的需求和习惯。例如，在商店设计中，需要根据商品的种类和销售策略，确定不同区域的位置和大小，以便顾客能够方便地浏览和购买商品。 其次，版图设计需要合理安排空间和设施。在设计版图时，需要考虑到整个空间的利用率和流线性。例如，在办公室设计中，需要合理安排工位、会议室和公共休息区的位置，以方便员工之间的交流和协作。此外，还需要合理安排设施，如电源插座、网络接口和储物空间等，以满足员工的需求。 同时，版图设计需要考虑环境因素。在版图设计中，需要考虑到光源、空气流通和温度等环境因素。例如，在室内设计中，需要考虑到窗户的位置和大小，以确保室内有足够的光线。此外，还需要考虑到通风和空调系统的设计，以确保室内的空气流通和温度的适宜。
版图设计还需要考虑人们的行为习惯和心理因素。在设计版图时，需要考虑到人们在活动场所中的行为习惯和心理需求。例如，在商店设计中，需要合理安排通道和商品的摆放位置，以方便顾客的浏览和购买。此外，还需要考虑到人们的隐私需求和舒适感，以确保设计的活动场所能够提供一个愉快和舒适的环境。 此外，版图设计还需要考虑到可扩展性和灵活性。在设计版图时，需要考虑到未来可能的变化和扩展需求。例如，在办公室设计中，需要留出一定的空间，以应对人员增加和功能扩展的需求。此外，还需要考虑到布线和设施的灵活性，以便日后的维护和改造工作。 综上所述，版图设计是一项复杂而细致的工作。在进行版图设计时，需要考虑用户的需求、空间布局、环境因素、行为习惯和心理需求、可扩展性和灵活性等因素。只有综合考虑这些因素，才能设计出一个符合需求并具有良好可用性和可扩展性的版图。通过合理的版图设计，可以提高工作效率，增加空间利用率，并提升用户的体验。
【版图学习笔记】 一．Candence操作 二．DESIGN RULE 三．各器件简述 四．版图技巧 五．布局布线 六．版图流程 七．ELLA的心得 Candence操作 一．进入版图工作环境： 1.进入unit ：Xmanger1。3.。9＝》Xbrowser＝》EDA4＝》用户名＝》密码 2．界面上右键－》tools－》terminal－》 3．在layout目录输入icfb 登陆Candence icfb后面加“＆"的作用是之后可以继续在Shell窗口操作命令 4．在icfb窗口tools－》library manager－》选择library，cell,view. 如果是新建,则FILE－》new里面新建. 5．在icfb窗口的tools－》library path 可以加库 二．最常用快捷键： f：全景图 ctrl＋z：放大 shift＋z：缩小 shift＋f：详细版图（非symbol） u：undo w：上一界面 i：调用器件 q：看属性 r:画矩形 p：固定长度的可折线 l：lable 标注端口、电源、地等。所标识的金属层，用该层TEXT层标识.如，M6层金属则选择M6TEXT层。 s：拉伸收缩 Shift＋C：把线断开（注意：先选中线,再操作） Shift＋M：merge（同上,先选中线） k：标尺 shift＋k:取消标尺 器件旋转:q－》选rotate度数－》Apply 对于已选器件：“M“左键右键旋转 g：格点鼠标在各格点移动一般不用如果取消，则再按一次“g” shift+x: 进入调用器件的下层 shift＋b:返回上层 F3:在选择了操作命令后，按F3可以显示旋转，宽度调整等被操作器件特性。该键很有用. Undo默认为一步。若要增加次数，在ICFB窗口的OPTIONS里选择USER PREFERENCES，改变undo次数。 三．Layout环境界面常用操作
集成电路版图设计第三章 对应的版图也可以画的很艺术，,每一个电路都可以做的很完美需要的是耐心和细心，当然这需要知识，至少我这么认为。）认识设计规则（design rule3.1什么是设计规则？根据实际工艺水平(包括光刻精度、刻蚀能力、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。芯片上每个器件以及互连线都占有有限的面积。它们的几何图形形状由电路设计者来确定。（从图形如何精确地光刻到芯片上出发，可以确定一些对几何图形的最小尺寸限制规则，这些规则被称为设计规则） 制定设计规则的目的：使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，尽可能地提高电路制备的成品率。 设计规则中的主要内容：Design Rule通常包括相同层和不同层之间的下列规定： 最小线宽 Minimum Width 最小间距 Minimum Spacing Minimum Extension 最小延伸． Minimum Enclosure 最小包围 Minimum Overlay
最小覆盖 版图设计者必须集成电路版图设计规则通常由集成电路生产线给出，！严格遵守！！ 模拟集成电路版图设计中遵从的法则3.2 3.2.1电容的匹配对于IC layout工程师来说正确地构造电容能够达到其它任何集成元件所不能达到的匹配程度。下面是一些IC版图设计中电容匹配的重要规则。1）遵循三个匹配原则：它们应该具有相同方向、相同的电容类型以及尽可能的靠近。这些规则能够有效的减少工艺误差以确保模拟器件的功能。 2）使用单位电容来构造需要匹配的电容，所有需要匹配的电容都应该使用这些单位电容来组成，并且这些电容应该被并联，而不是串联。3）使用正方块电容，并且四个角最好能够切成45度角。周长变化是就越容易周长和面积的比值越小，导致不匹配的最主要的随机因素，达到高精度的匹配。在需要匹配的电容之问使用相同的单位电容就能够最大可能的实现匹配。 4）在匹配的电容四周摆放一些虚构的电容，能够有效减少工艺误差，这些虚构的电容也要和匹配的单位电容有相同的形状和大小，并有相同间距。 5）尽可能是需要匹配的电容大些。增加电容的面积能有效减少随机的不匹配。一般在CMOS工艺中比较适当的大小是20um×20um到50um×50um。如果电容的面积大于1000um2，建议把它分成一些单位电容，做交叉耦合处理能够减少梯度影响以及提高全面匹配。
MTK PCB LAYOUT 注意事项 一 零件布局 PCB 零件摆位对整体的性能影响比较大，合理的布局是取决于整个PCB 设计成功的前提。总体来说，要遵循器件集中/隔离原则;实现同一种功能的电路相关部分要相对集中, 保持不同部分信号的回路的通畅和相对独立. TOP 面 t 上图是一个典型的六层板placement ，主要从以下方面考虑： 1，基带处理芯片及外部MEMORY 尽量靠近，并采用屏蔽盖屏蔽，从总线考虑，保证BB 到flash(MCP)的走线最顺畅； 2，RF 同BB 相对隔开,RF 功放部分和Transceiver 部分要分开做屏蔽框 ，布局保证RF 走线尽量短，而且不要有交叉；大功率线（PA 输出和从开关到天线的连线）优先级更高； BB flash FM pmu I/O ANT Blue Tooth Speak Speak
3，Digital同analogy隔开； 4，Audio同RF/ Digital隔开； 5,电源布局合理，应优先考虑从电池连接器出来到PA的电源线最短，有源器件的电容尽量靠近相应的管脚； 6，从EMI/ESD方面考虑,FPC的EMI尽量靠近connector,ESD器件要就近摆放； 7，各功能IC部分周围器件严格按照参考设计摆放，晶振必须放在离芯片最近的地方，但不要放在靠近板边的地方； 8，屏蔽盖的焊接线的宽度视屏蔽盖厚度而定，但至少25mil，元器件距离屏蔽盖的焊接线距离至少12mil，同时要考虑器件的高度是否超出屏蔽盖。 9，升压电路，音频电路、FPC远离天线 10，充电电路远离RF、Audio以及其它敏感电路。 11，AUDIO部分滤波电路的输入输出级应该相互隔离，不能有耦合 二走线规则，首先给PCB作层定义： L1 主零件层 L2 singer trace L3 gnd L4 power L5 singer trace L6 零件层 走线时遵循以下原则： 1，同样性质的线尽量压缩； 2，不同性质的线之间尽量用GND+VIA隔开； 3，保证信号回路的相对独立； 4，保证地的完整性，每个GND PIN需要可靠连接到主GND平面(L4)； 5，敏感线的包GND和隔离处理 下面对不同的功能块部分layout作简要介绍： 1， BB部分：总线尽量压缩,从BB先到Flash(SRAM).再到其他总线设备；32K时钟线尽量最短，周围要作包地保护，晶体器件层及其下层不得有其它信号线通过，并保证其局部有一块完整的GND通过； 2， RF Part ●可靠的接地，PA电流可靠的回流路径； ●充足的GND VIA，特别是PA和switchplexer下面； ●注意阻抗控制线,铺GND时用12mil clearance； ●避免PA的输入和输出之间，开关的输入和输出之间的耦合； ●Transceiver下面在表层不要有线； ●为减小寄生电容，挖GND处理：天线的PAD下面全部挖空，表层RF线和PAD下面，以L3为参 考GND； ●Vramp/AFC/IQ线/clk线避免被其他信号干扰或干扰别人； ; 三 PCB的抗ESD设计
Calibre c(Ap SW) 版图与原理图校对工具 LVS规则。即，Layout Versus Schematics。是一种为了使版图和逻辑图相对照而制定的规则。下面举例说明： *DESCRIPTION 。。。。。。。。。。。。。。。。。。。。。。//语法开头 SCALE=0.0010000 MIC 。。。。。。。。。。。。。。。。。。//精度 RESOLUTION=0.0010000MIC。。。。。。。。。。。。。//结果精度 PRIMARY=main 。。。。。。。。。。。。。。。。。。。。。。。。//定义主单元名 INDISK=c1300。gds。。。。。。。。。。。。。。。。。。。。。。//输入GDS2文件 OUTDISK=lvs.out。。。。。。。。。。。。。。。。。。。。。。。。。//lvs的输出文件 KEEPDATA=yes/no。。。。。。。。。。。。。。。。。。。。。。。//是否保存数据 LISTERROR=yes/no。。。。。。。。。。。//显示版图与逻辑图是否对应 DIODESEQ=A1 P1 A2 P2 A3 P3。。。。。。。。。。。。。。//？输入输出 MODEL=mos[N],NMOS mos[P],PMOS。。。。。。//？管子 UNIT=CAPACITANCE,PF AREA,U PERIME TER,U。。//定义单位？ PRINTFILE=lvspr(名称)。。。。。。。。。。。。。。。。。。。。//打印 SCHEMATIC=LVSLOGIC。。。。。。。。。。。。。。。。。。//编译工具 SYSTEM= gds2。。。。。。。。。。。。。。。。。。。。。。。。// WINDEL=1560.4727.5078.5992。。。//选择区域或不选择定义的区域 。
Layout注意问题 一：ESD 器件 由于ESD器件选择和摆放位置同具体的产品相关，下面是一些通用规则： 1．让元器件尽量远离板边。 2．敏感线〔Reset，PBINT〕走板内层不要太靠近板边；RTC部分电路不要靠近板边。 3．可能的话，PCB四周保留一圈露铜的地线。 4. ESD器件接地良好，直接〔通过VIA〕连接到地平面。 5. 受保护的信号线保证先通过ESD器件，路径尽量短。 二：天线 13MHz泄漏，会导致其谐波所在的Channel: Chan5, Chan70，Chan521、586、651、716、781、846等灵敏度明显下降；13MHz相关线需要充分屏蔽。 一般FPC和LCDM离天线较近，容易产生干扰，对FPC上的线需要采取滤波〔RC 滤波〕措施和屏蔽FPC，并可靠接地。 靠近天线部分的板上线〔不管什么类型〕尽量要走到内层或采取一定的屏蔽措施，来降低其辐射。〔板内的其他信号可能耦合到走在表层的信号线上，产生辐射干扰。〕 三．LCD 注意FPC连接器的信号定义：音频信号线最好两边有地线保护；音频信号线与电平变换频繁的信号线要有足够间距； FPC上的时钟信号及其他电平变换频繁的信号要有地线保护减少EMI影响；LCD的数据线格式是否和BB芯片匹配？例如i80或M68在时序上要求不一致等问题。 设计中对LCM 上的JPEG IC时钟信号的频率，幅值要满足需求。如果时钟幅度不够可能导致JPEG不工作或不正常；注意Camera的输入时钟对Preview的影响，通常较高的Preview刷新帧数要求时钟频率高。 布局上，升压电路远离天线；音频器件和音频走线；给Camera供电的LDO靠近Camera放置；主板上Hall器件的位置要恰当，不能对应上盖LCD屏的位置，否则上盖的磁铁不能正对着Hall器件。 四．音频设计PCB布局 音频器件远离天线、RF、数字部分，防止天线辐射对音频器件〔音频功放等〕的干扰；如果靠的很近，应该考虑使用屏蔽罩。 所有audio信号在进入芯片〔SC6600B，音频功放等〕的地方应该加滤波电路，防止天线辐射通过音频信号线进入到芯片。 差分电路布局时应该做到对称；应该考虑电路信号的走向，并且要考虑到布线的顺畅。 音频器件周围尽量不放置别的器件，从布局上防止其他电路对Audio电路的影响。 布局时应该考虑安装，防止整机安装以后，音频器件可能受到的异常干扰，如cable，LCD，机壳等。 MIC和耳机信号的滤波电容应尽量靠近相应的接口。为了减小噪声的引入，
盛年不重来，一日难再晨。及时宜自勉，岁月不待人。【版图学习笔记】 一．Candence操作 二．DESIGN RULE 三．各器件简述 四．版图技巧 五．布局布线 六．版图流程 七．ELLA的心得 Candence操作 一．进入版图工作环境： 1.进入unit ：Xmanger1.3..9＝》Xbrowser＝》EDA4＝》用户名＝》密码 2．界面上右键－》tools－》terminal－》 3．在layout目录输入icfb 登陆Candence icfb后面加“& ”的作用是之后可以继续在Shell窗口操作命令 4．在icfb窗口tools－》library manager－》选择library，cell，view。 如果是新建，则FILE－》new里面新建。 5．在icfb窗口的tools－》library path 可以加库 二．最常用快捷键： f:全景图 ctrl＋z：放大 shift＋z：缩小 shift＋f：详细版图（非symbol） u：undo w：上一界面 i：调用器件 q：看属性 r：画矩形 p：固定长度的可折线 l：lable 标注端口、电源、地等。所标识的金属层，用该层TEXT层标识。如，M6层金属则选择M6TEXT层。 s:拉伸收缩 Shift＋C：把线断开（注意：先选中线，再操作） Shift＋M: merge（同上，先选中线） k：标尺 shift＋k：取消标尺 器件旋转：q－》选rotate度数－》Apply 对于已选器件：“M“左键右键旋转
g:格点鼠标在各格点移动一般不用如果取消，则再按一次“g” shift+x: 进入调用器件的下层 shift＋b：返回上层 F3：在选择了操作命令后，按F3可以显示旋转，宽度调整等被操作器件特性。该键很有用。Undo默认为一步。若要增加次数，在ICFB窗口的OPTIONS里选择USER PREFERENCES，改变undo次数。 三．Layout环境界面常用操作 左边的窗口为“LSW”窗口。 A V:all view NV:no view AS:all select NS:none select （在连线时，可以先选NV，所有层次都看不见，再选中需要连线的层次，则版图上只显示该层，方便连线。 需要修改时，可以选NS,再选择需要修改的层次，方便改动。按右键选择活动的层次。） 下面为各层。可自己修改，添加删除。 常见操作快捷方式已在上文归纳。以下是版图设计过程中一些遇到问题后总结的操作 打散单元：EDIT->HIERARCHY->FLATTEN->FLATTEN PCELLS 完成版图后标端口：CREA T->PINS FROM LABLES DRC以后找错误：VERITY->MARKERS->FIND S操作中，先按“s”，再选择需要strentch的部分，再拉伸。 Shift＋c操作中，需要先选中需要CUT的线条。 在做GUARDRING里面，可以选择NDIFF_M1，选择一定的row和coloum，注意此时选择