目录
摘要 (i)
ABSTRACT (ii)
第一章绪论 (1)
1.1 SerDes简介 (1)
1.2 课题研究背景 (2)
1.3 国内外研究现状 (2)
1.4 研究内容 (3)
1.5 论文组织 (3)
第二章时钟数据恢复电路的基本原理和性能指标 (5)
2.1 前馈相位跟踪型CDR (5)
2.2 反馈相位跟踪型CDR (6)
2.2.1 基于PLL型CDR (6)
2.2.2 基于DLL型CDR (6)
2.2.3 基于PS/PI型CDR (7)
2.3 盲过采样型CDR (7)
2.4 CDR的主要性能指标 (8)
2.5 本章小结 (10)
第三章时钟数据恢复电路的模型建立 (11)
3.1 PI模型建立 (12)
3.2 PD模型建立 (14)
3.3 数字环路滤波器模型建立 (15)
3.4 CDR整体模型建立 (16)
3.5 本章小结 (18)
第四章 6.25 Gb/s时钟数据恢复电路设计 (19)
4.1 系统结构设计 (19)
4.2 模块设计 (20)
4.2.1 相位插值模块设计 (21)
4.2.2 高速采样模块设计 (25)
4.2.3 数据对齐和分接器设计 (27)
4.2.4 边沿检测模块设计 (30)
4.2.6 快速锁定算法 (34)
4.2.7 温度码译码器设计 (35)
4.3 本章小结 (36)
第五章物理设计和整体仿真 (37)
5.1 数字模块综合与布局布线 (37)
5.1.1 综合与布局布线基础 (37)
5.1.2 边沿检测模块 (40)
5.1.2 数字环路滤波器 (41)
5.1.3 温度码译码器 (42)
5.2 模拟模块版图设计 (44)
5.2.1 模拟版图设计流程 (44)
5.2.2 模拟版图设计中应考虑的效应 (44)
5.2.3 PI的版图设计 (45)
5.2.4 高速采样模块的版图设计 (46)
5.2.5 数据对齐和分接器的版图设计 (48)
5.2.6 CDR整体版图设计 (48)
5.3 CDR整体仿真结果 (49)
5.4 本章小结 (53)
第六章总结与展望 (54)
6.1 总结 (54)
6.2 展望 (55)
致谢 (56)
参考文献 (57)
作者在学期间取得的学术成果 (60)
表目录
表4.1 3-位温度码译码器真值表 (35)
表4.2 温度码译码器高2位功能 (36)
表5.1 不同速率下CDR的抖动 (52)
图目录
图1.1 SerDes结构框图 (1)
图2.1 基于滤波器型CDR (5)
图2.2 基于振荡器型CDR (6)
图2.3 基于PLL型CDR (6)
图2.4 基于DLL型CDR (7)
图2.5 基于PS/PI组合型CDR (7)
图2.6 盲过采样型CDR (8)
图2.7 抖动类型 (8)
图2.8 眼图 (9)
图2.9 浴盆曲线 (9)
图3.1 PI的数学原理 (12)
图3.2 PI的线性度 (13)
图3.3 PI的MATLAB模型 (13)
图3.4 不同ΔΦ下的DNL和INL (14)
图3.5 PD数学模型 (14)
图3.6 PD的MATLAB模型 (15)
图3.7一阶数字环路 (15)
图3.8二阶数字环路 (15)
图3.9 数字环路滤波器的MATLAB模型 (16)
图3.10 一阶CDR的等效s域模型 (16)
图3.11 二阶CDR的等效s域模型 (17)
图3.12 CDR的MATLAB时域模型 (17)
图3.13不同K P对CDR系统的影响 (17)
图3.14不同K I对CDR系统的影响 (18)
图4.1 CDR的系统结构 (19)
图4.2 CDR z域模型 (20)
图4.3 PI的电路结构 (21)
图4.4 基本电流镜 (22)
图4.5 共源共栅结构的电流镜 (22)
图4.6 低电压共源共栅电流镜 (23)
图4.7缓冲器 (23)
图4.8 放大器分类 (24)
图4.10 PI缓冲器仿真结果 (24)
图4.11 PI的DNL和INL仿真结果 (25)
图4.12 PI插值后时钟相位随k值变化的仿真结果 (25)
图4.13 高速采样模块 (26)
图4.14 锁存器电路图 (26)
图4.15 采样器灵敏度仿真结果 (27)
图4.16 数据对齐模块 (27)
图4.17 D触发器 (28)
图4.18 1:4分接器 (28)
图4.19 时钟分频模块 (28)
图4.20 数据对齐模块仿真结果 (29)
图4.21 时钟分频模块仿真结果 (29)
图4.22 分接器仿真结果 (30)
图4.23 异或门鉴相器 (30)
图4.24 Hogge型鉴相器 (30)
图4.25 Alexander鉴相器相位检测原理 (31)
图4.26 Alexander鉴相器电路结构 (31)
图4.27 边沿检测模块 (32)
图4.28 速率选择原理 (32)
图4.29 二阶数字环路滤波器 (33)
图4.30 双环状态机 (34)
图4.31 带快速锁定算法的二阶数字环路滤波器 (35)
图5.1 全定制与半定制设计流程 (37)
图5.2 同步时序电路的路径 (39)
图5.3 自动布局布线基本流程 (39)
图5.4 边沿检测模块综合后电路图 (40)
图5.5 边沿检测模块时序报告 (41)
图5.6 边沿检测模块版图 (41)
图5.7 数字环路滤波器综合后电路图 (42)
图5.8 数字环路滤波器时序报告 (42)
图5.9 数字环路滤波器版图 (42)
图5.10 温度码译码器综合后电路图 (43)
图5.11 温度码译码器时序报告 (43)
图5.13 PI的版图 (46)
图5.14 PI的后仿真结果 (46)
图5.15 高速采样模块的版图 (46)
图5.16 比较器灵敏度仿真结果 (47)
图5.17 比较器盲区仿真结果 (48)
图5.18 数据对齐和分接器版图 (48)
图5.19 CDR的整体版图 (49)
图5.20 CDR不同K P值得瞬态仿真结果 (49)
图5.21 CDR抖动传输仿真结果 (49)
图5.22 CDR不同K I值得瞬态仿真结果 (50)
图5.23 快速锁定算法仿真结果 (50)
图5.24 6.25 Gb/s半速模式下CDR的眼图 (51)
图5.25 5 Gb/s半速模式下CDR的眼图 (51)
图5.26 3.125 Gb/s 全速模式下CDR的眼图 (51)
图5.27 2.5 Gb/s 全速模式下CDR的眼图 (52)
图5.28 1.25 Gb/s倍速模式下CDR的眼图 (52)