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Verilog实现三分频的多种方法(附有代码)

用Verilog语言实现奇数倍分频电路 3分频 5分频 7分频

分频器是FPGA设计中使用频率非常高的基本设计之一,尽管在目前大部分设计中,广泛使用芯片厂家集成的锁相环资源,如altera 的PLL,Xilinx的DLL.来进行时钟的分频,倍频以及相移。但是对于时钟要求不高的基本设计,通过语言进行时钟的分频相移仍然非常流行,首先这种方法可以节省芯片内部的锁相环资源,再者,消耗不多的逻辑单元就可以达到对时钟操作的目的。另一方面,通过语言设计进行时钟分频,可以看出设计者对设计语言的理解程度。

下面讲讲对各种分频系数进行分频的方法:

第一,偶数倍分频:偶数倍分频应该是大家都比较熟悉的分频,通过计数器计数是完全可以实现的。如进行N倍偶数分频,那么可以通过由待分频的时钟触发计数器计数,当计数器从0计数到N/2-1时,输出时钟进行翻转,并给计数器一个复位信号,使得下一个时钟从零开始计数。以此循环下去,这种方法可以实现任意的偶数分频。

第二,奇数倍分频:奇数倍分频常常在论坛上有人问起,实际上,奇数倍分频有两种实现方法:

首先,占空比不限定时,完全可以通过计数器来实现,如进行三分频,通过待分频时钟上升沿触发计数器进行模三计数,当计数器计数到邻近值进行两次翻转,比如可以在计数器计数到1时,输出时钟进行翻转,计数到2时再次进行翻转。即是在计数值在邻近的1和2进行了两次翻转。这样实现的三分频占空比为1/3或者2/3。

如果要实现占空比为50%的三分频时钟,可以通过待分频时钟下降沿触发计数,和上升沿同样的方法计数进行三分频,然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算,即可得到占空比为50%的三分频时钟。这种方法可以实现任意的奇数分频。归类为一般的方法为:对于实现占空比为50%的N倍奇数分频,首先进行上升沿触发进行模N计数,计数选定到某一个值进行输出时钟翻转,然后经过(N-1)/2再次进行翻转得到一个占空比非50%奇数n分频时钟。再者同时进行下降沿触发的模N计数,到和上升沿触发输出时钟翻转选定值相同值时,进行输出时钟时钟翻转,同样经过(N-1)/2时,输出时钟再次翻转生成占空比非50%的奇数n分频时钟。两个占空比非50%的n分频时钟相或运算,得到占空比为50%的奇数n分频时钟。

另外一种方法:对进行奇数倍n分频时钟,首先进行n/2分频(带小数,即等于(n-1)/2+0.5),然后再进行二分频得到。得到占空比为50%的奇数倍分频。

第三,小数分频:首先讲讲如何进行n+0.5分频,这种分频需要对输入时钟进行操作。基本的设计思想:对于进行n+0.5分频,首先进行模n的计数,在计数到n-1时,输出时钟赋为‘1’,回到计数0时,又赋为0,因此,可以知道,当计数值为n-1时,输出时钟才为1,因此,只要保持计数值n-1为半个输入时钟周期,即实现了n+0.5分频时钟,因此保持n-1为半个时钟周期即是一个难点。从中可以发现,因为计数器是通过时钟上升沿计数,因此可以在计数为n-1时对计数触发时钟进行翻转,那么时钟的下降沿变成了上升沿。即在计数值为n-1期间的时钟下降沿变成了上升沿,则计数值n-1只保持了半个时钟周期,由于时钟翻转下降沿变成上升沿,因此计数值变为0。因此,每产生一个n+0.5分频时钟的周期,触发时钟都是要翻转一次.

用Verilog语言写的三分频电路方法一:

//上升沿触发的分频设计

module three(clkin, clkout);

input clkin;//定义输入端口

output clkout;//定义输出端?

reg [1:0] step1, step;

always @(posedge clkin)

begin

case (step)

2'b00: step<=2'b01;

2'b01: step<=2'b10;

2'b10: step<=2'b00;

default :step<=2'b00;

endcase

end

always @(negedge clkin)

begin

case (step1)

2'b00: step1<=2'b01;

2'b01: step1<=2'b10;

2'b10: step1<=2'b00;

default :step1<=2'b00;

endcase

end

assign clkout=~(step[1]|step1[1]);

endmodule

方法二:

// 如果duty cycle =50%, 可以第一个周期第二个周期输出原先clock,第三个周期输出低这样可以实现三分频,

输出是占空比1:1的三分频.

module three(clk,throut)

input clk

output throut;

reg q1,q2,d,throut;

always @(posedge clk)

if(!d) q1=1'b1;

else

q1=~q1

always @(negedge clk)

if(!d)

q2=1'b1;

else

always @(q1 or q2)

d=q1&q2

always @(posedge d)

throut=~throut;

endmodule

用Verilog语言写五分频电路,占空比为50%: module div_5 ( clkin,rst,clkout );

input clkin,rst;

output clkout;

reg [2:0] step1, step2;

always @(posedge clkin )

if(!rst)

step1<=3'b000;

else

begin

case (step1)

3'b000: step1<=3'b001;

3'b001: step1<=3'b011;

3'b011: step1<=3'b100;

3'b100: step1<=3'b010;

3'b010: step1<=3'b000;

default:step1<=3'b000;

endcase

end

always @(negedge clkin )

if(!rst)

step2<=3'b000;

else

begin

case (step2)

3'b000: step2<=3'b001;

3'b001: step2<=3'b011;

3'b011: step2<=3'b100;

3'b100: step2<=3'b010;

3'b010: step2<=3'b000;

default:step2<=3'b000;

endcase

end

assign clkout=step1[0]|step2[0];

endmodule

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