目录 一、设计原理 (2) 二、设计目的 (3) 三、设计容 (3) 四、设计步骤 (3) 五、总结与体会 (7)
4位全加器设计报告 一、设计原理 全加器是指能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位。 4位加法器可以采用4个以为全加器级连成串行进位加法器，如下图所示，其中CSA为一位全加器。显然，对于这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算无法胜任。 A和B为加法器的输入位串，对于4位加法器其位宽为4位，S为加法器输出位串，与输入位串相同，C为进位输入（CI）或输出（CO）。 实现代码为：全加器真值表如下： module adder4(cout,sum,ina,inb,cin); output[3:0]sum; output cout; input[3:0]ina,inb; 输入输出Xi Yi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1
input cin; assign {count,sum}=ina+inb+cin; endmodule 二、设计目的 ⑴熟悉ISE9.1开发环境，掌握工程的生成方法。 ⑵熟悉SEED-XDTK XUPV2Pro实验环境。 ⑶了解Verilog HDL语言在FPGA中的使用。 ⑷了解4位全加器的Verilog HDL语言实现。 三、设计容 用Verilog HDL语言设计4位全加器，进行功能仿真演示。 四、设计步骤 1、创建工程及设计输入。 ⑴在E：\progect\目录下，新建名为count8的新工程。
四位全加器 11微电子黄跃21 【实验目的】 采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。 【实验内容】 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】
表2 全加器逻辑功能真值表 图4 全加器方框图 图5 全加器原理图 多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。 四位全加器 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【实验步骤】 (1)建立新工程项目： 打开modelsim软件，进入集成开发环境，点击File→New project建立一
个工程项目adder_4bit。 建立文本编辑文件： 点击File→New在该项目下新建Verilog源程序文件 并且输入源程序。 (2)编译和仿真工程项目： 在verilog主页面下，选择Compile— Compile All或点击工具栏上的按钮启动编译，直到project出现status栏全勾，即可进行仿真。 选择simulate - start simulate或点击工具栏上的按钮开始仿真，在跳出来的 start simulate框中选择work-test_adder_4bit测试模块，同时撤销Enable Optimisim前的勾，之后选择ok。 在sim-default框内右击选择test_adder_4bit，选择Add Wave,然后选择simulate-run-runall,观察波形，得出结论，仿真结束。 四位全加器 1、原理图设计 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【仿真和测试结果】 下图为四位全加器的仿真图：
特殊矩阵计算器 1、特殊矩阵计算器 问题描述：创建两个特殊矩阵 A 和 B，计算 A+B、A-B、A*B、B*A、A（或 B）的逆、A（或 B）的转置、A（或 B）的行列式等，具体要求如下：① A、B 均是压缩存储的特殊矩阵，如上/下三角矩阵、对称矩阵、对角矩阵、单位矩阵等。 ② A、B 的矩阵类型、行列数、各位置的元素值等信息均在运行时指定（对于不同类型的矩阵，要求输入的数据也不尽相同）。③各运算若可行，则打印结果；若不可行，则给出提示信息。④各运算需自己实现，禁止调用语言内建或第三方类库的矩阵 API。 涉及算法及知识：特殊矩阵的压缩存储、矩阵相关运算。 #include<> #include<> #define max 100 typedef struct{ int row,col;//定义矩阵行数、列数 int a[max][max]; }Matrix; //存储结构 typedef struct{ int array[max]; int n; //定义矩阵的阶 }M; Matrix A,B,C,D; M p; //*************矩阵的压缩存储*********************// int CompressMatrix(int m,int i,int j,int n){ int k;
if(m==1){ if(i<=j) k=(2*n-i+1)*i/2+(j-i)+1; else k=0; return k; } if(m==2){ if(i>=j) k=i*(i+1)/2+j+1; else k=0; return k; } if(m==3){ if(i>=j) k=i*(i+1)/2+j; else k=j*(j+1)/2+i; return k; } if(m==4){ if(i!=j) k=0; else k=i+1;
卡西欧计算器fx-991CN X科学函数计算器（六） 矩阵是高等代数中常用的工具，在天体物理、量子力学等领域有着广泛运用，学习对高中理科生以及大学生都有非常重要的作用。卡西欧fx-991CN X是卡西欧第三代新型函数计算器，具备矩阵、计算、复数、统计、表格、方程/函数、向量等10种计算模式，能支持4×4矩阵计算，能够复制以及编辑矩阵变量。 一、基本操作 在卡西欧fx-991CN X科学函数计算器矩阵模式中，可以设置矩阵变量（MatA、MatB、MatC、MatD），指定、编辑变量以及矩阵元素，复制矩阵，并进行矩阵运算。 1.设置矩阵变量 进入矩阵模式后，选择1（MatA），根据需求设置矩阵的行与列。同理可设置MatB、MatC、MatD三个矩阵。
2.指定并编辑矩阵的变量数据 1）按OPTN+1（定义矩阵），然后在显示的菜单中，选择要向其指定数据的矩阵变量。 2）在出现的对话框上，使用一个数字按钮指定行数。 3）在出现的下一个对话框上，使用一个数字按钮指定行数。 4）使用显示的矩阵编辑器输入矩阵的元素。 3.编辑矩阵变量的元素 1）按OPTN+2（编辑矩阵），然后在显示的菜单中，选择要编辑的矩阵变量。 2）使用显示的矩阵编辑器编辑矩阵的元素。 4.矩阵答案存储器 无论何时，只要在矩阵模式中执行的计算结果为矩阵，MatAns屏幕都将显示该结果。该结果还会指定给名为“MatAns”的变量。 5.复制矩阵变量或（MatAns）的内容 1）使用矩阵编辑器显示要复制的矩阵。
2）按STO ，然后执行以下键操作之一，以指定复制目标：(-)（MatA ）、“。，，，”（MatB ）、x 1 -（MatC ）或sin （MatD ）。 二、矩阵计算示例 已知MatA=??????1112，MatB=??????--2112，MatC=??? ???--111001，请确认MatA 的平方和立方（MatA 2、MatA 3）。在计算器键盘上按下AC+MatA+2x 按键，然后确认得出结果? ?????2335；按下AC+MatA+SHIFT+2x +（3x ），确认得出答案? ? ? ???58813。 需要注意的是，不得使用?x 进行输入，需要使用2x 指定平方，并使用SHIFT+2x +（3x ）指定立方。
目录 一、设计原理 (1) 二、设计目的 (1) 三、设计内容 (2) 四、设计步骤 (2) 五、总结与体会 (6)
4位全加器设计报告 一、设计原理 全加器是指能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位。 4位加法器可以采用4个以为全加器级连成串行进位加法器，如下图所示，其中CSA 为一位全加器。显然，对于这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算无法胜任。 A 和 B 为加法器的输入位串，对于4位加法器其位宽为4位，S 为加法器输出位串，与输入位串相同， C 为进位输入（CI ）或输出（CO ）。 实现代码为： 全加器真值表如下： module adder4(cout,sum,ina,inb,cin); output[3:0]sum; output cout; input[3:0]ina,inb; input cin; assign {count,sum}=ina+inb+cin; endmodule 二、设计目的 ⑴熟悉ISE9.1开发环境，掌握工程的生成方法。 ⑵熟悉SEED-XDTK XUPV2Pro 实验环境。 ⑶了解Verilog HDL 语言在FPGA 中的使用。 ⑷了解4位全加器的Verilog HDL 语言实现。 输 入 输 出 Xi Yi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1
三、设计内容 用Verilog HDL语言设计4位全加器，进行功能仿真演示。 四、设计步骤 1、创建工程及设计输入。 ⑴在E：\progect\目录下，新建名为count8的新工程。 ⑵器件族类型（Device Family）选择“Virtex2P” 器件型号（Device）选“XC2VP30 ff896-7” 综合工具（Synthesis Tool）选“XST(VHDL/Verilog)” 仿真器（Simulator）选“ISE Simulator”
题目：1位全加器的设计 一．实验目的 1.熟悉QUARTUSII软件的使用； 2.熟悉实验硬件平台的使用； 3.掌握利用层次结构描述法设计电路。 二．实验原理 由于一位全加器可由两个一位半加器与一个或门构成，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实 验箱上SW0,SW1,SW2键作为输入，并将输 入的信号连接到红色LED管 LEDR0,LEDR1,LEDR2上便于观察，sum,cout 信号采用绿色发光二极管LEDG0,LEDG1来 显示。 三．实验步骤 1.在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为EP2C35F672C6； 2.新建Verilog语言文件，输入如下半加器Verilog语言源程序； module half_adder(a,b,s,co); input a,b; output s,co; wire s,co; assign co=a & b; assign s=a ^ b; Endmodule 3.保存半加器程序为，进行功能仿真、时序仿真，验证设计的正确性。 其初始值、功能仿真波形和时序仿真波形分别如下所示
4.选择菜单File→Create/Update→Create Symbol Files for current file，创建半加器模块； 5.新建一原理图文件，在原理图中调用半加器、或门模块和输入，输出引脚，按照图1所示连接电路。并将输入ain,bin,cin连接到FPGA的输出端，便于观察。完成后另保存full_adder。 电路图如下 6.对设计进行全编译，锁定引脚，然后分别进行功能与时序仿真，验证全加器的逻辑功能。其初始值、功能仿真波形和时序仿真波形分别如下所示
基于单片机实现的四则运算计算器 姓名 学号： 班级： 专业名称：测控技术与仪器 指导教师： 东北大学 2016年1月
课程设计（论文）任务书课程设计（论文）题目：基于单片机实现的四则运算计算器 基本内容和设计要求： 1、主机的矩阵键盘输入数和运算符号，从机显示运算结果。 2、主从单片机串行通信系统，并在LCD上显示运算内容及结果。 3、计算结果超过十位数字则显示错误。 4、运算除法时，结果只取整数，不是四舍五入。 5、有清零功能。
目录 课程设计（论文）任务书................................................................................................ i i 摘要 (1) 第1章绪论 (2) 1.1计算器简介 (2) 1.2设计主要内容 (2) 第2章系统硬件设计 (4) 2.1硬件组成 (4) 2.2输入模块 (4) 2.3输出模块 (5) 2.4运算模块 (5) 第3章系统软件设计 (7) 3.1 主程序 (7) 3.1.1主程序框图及初始化 (7) 3.1.2LCD程序框图及初始化 (8) 3.1.3键盘程序框图及初始化 (9) 3.1.4运算程序框图 (10) 第4章调试测试与实验分析 (11) 4.1 计算器调试 (11) 参考文献 (12) 心得体会 (13) 附录硬件原理图及PCB图 (14) 附录程序清单 (15) 附录实物照片 (28)
摘要 单片机的出现是计算机制造技术高速发展的产物，它是嵌入式控制系统的核心，如今，它已广泛的应用到我们生活的各个领域，电子、科技、通信、汽车、工业等。本设计是基于89C52RC单片机来进行的四则运算计算器系统设计，可以完成计算器的键盘输入，进行加、减、乘、除的基本四则运算，并在LCD1602液晶显示屏上显示相应的结果。本电路采用89C52RC单片机为主要控制电路，利用4*4矩阵键盘作为计算器以及运算符的输入。显示采用字符LCD静态显示。软件用C语言编程，并用开发板进行演示。 关键词：计算器，89C52RC单片机，LCD，矩阵键盘
课程设计报告 课程名称数字逻辑课程设计 课题8位全加器的设计 专业计算机科学与技术 班级12０2 学号３4 姓名贺义君 指导教师刘洞波陈淑红陈多 2013年１2月13日
课程设计任务书 课程名称数字逻辑课程设计 课题8位全加器的设计 专业班级计算机科学与技术1202 学生姓名贺义君 学号3４ 指导老师刘洞波陈淑红陈多审批刘洞波 任务书下达日期：2013年12月1３日 任务完成日期：２０14年01月２1日
一、设计内容与设计要求 1.设计内容： 本课程是一门专业实践课程，学生必修的课程。其目的和作用是使学生能将已学过的数字电子系统设计、VＨDL程序设计等知识综合运用于电子系统的设计中,掌握运用VHDＬ或者Veｒiｌｏg HＤL设计电子系统的流程和方法,采用Quａrtｕs II等工具独立应该完成1个设计题目的设计、仿真与测试。加强和培养学生对电子系统的设计能力,培养学生理论联系实际的设计思想，训练学生综合运用数字逻辑课程的理论知识的能力，训练学生应用Ｑｕａrtus II进行实际数字系统设计与验证工作的能力,同时训练学生进行芯片编程和硬件试验的能力。 题目一４线-16线译码器电路设计； 题目二16选1选择器电路设计; 题目三4位输入数据的一般数值比较器电路设计 题目四10线-４线优先编码器的设计 题目五8位全加器的设计 题目六RS触发器的设计; 题目七JK触发器的设计; 题目八Ｄ触发器的设计; 题目九十进制同步计数器的设计； 题目十T触发器的设计; 每位同学根据自己学号除以1０所得的余数加一，选择相应题号的课题。 参考书目 1 EＤA技术与VHDL程 序开发基础教程 雷伏容，李俊,尹 霞 清华大学出版 社 ９７８－7-30２－２２ 41６－7 20１ TＰ３1２VＨ／ 36 2 VHDL电路设计雷伏容清华大学出版 社 7-302－１42２６-2 2006 TＮ702/１85 3 ＶHDL电路设计技术王道宪贺名臣? 刘伟 国防工业出版 社 ７-118-03３52-9 2004 TN7０２/6２ 4 ＶHＤL 实用技术潘松，王国栋７-8１06 5 7－８106５－2９０－7 2000 TＰ３１２VＨ/1 5 ＶＨＤL语言１０0 例详解 北京理工大学Ａ SIＣ研究所 7-9０0６25 7－90０6２5-0２-X 1９ 99 TP３12VＨ/3 6 ＶHDL编程与仿真王毅平等人民邮电出版 社 ７-１15-0864１-９ 2０ 00 ７ 3.9621/W38V 7 ＶＨDL程序设计教程邢建平?曾繁泰清华大学出版 社 7-302-116５２-０ 200 ５ ＴP312VＨ/27 ／3
四位全加器 11微电子黄跃1117426021 【实验目的】 采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。 【实验内容】 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】 全加器 除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图4为全 加器的方框图。图5全加器原理图。被加数A i 、加数B i 从低位向本位进位C i-1 作 为电路的输入，全加和S i 与向高位的进位C i 作为电路的输出。能实现全加运算 功能的电路称为全加电路。全加器的逻辑功能真值表如表2中所列。 信号输入端信号输出端 A i B i C i S i C i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1
表2 全加器逻辑功能真值表 图4 全加器方框图 图5 全加器原理图 多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。 四位全加器 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【实验步骤】 (1)建立新工程项目： 打开modelsim软件，进入集成开发环境，点击File→New project建立一
#include
实验一4位全加器的设计 一、实验目的： 1 熟悉QuartusⅡ与ModelSim的使用； 2 学会使用文本输入方式和原理图输入方式进行工程设计； 3 分别使用数据流、行为和结构化描述方法进行四位全加器的设计； 4 理解RTL视图和Technology Map视图的区别； 5 掌握简单的testbench文件的编写。 二、实验原理： 一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的进位输入信号cin相接。 三、实验内容： 1.QuartusII软件的熟悉 熟悉QuartusⅡ环境下原理图的设计方法和流程，可参考课本第4章的内容，重点掌握层次化的设计方法。 2.设计1位全加器原理图 设计的原理图如下所示：
VHDL源程序如下（行为描述）：-- Quartus II VHDL Template -- Unsigned Adder library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity f_add is port ( a : in std_logic; b : in std_logic; ci : in std_logic; y : out std_logic; co : out std_logic ); end entity; architecture rtl of f_add is begin (co,y)<=('0',a)+('0',b)+('0',ci); end rtl;
实验四：8位加法器设计实验 1.实验目的：熟悉利用quartus原理图输入方法设计简单组合电路，掌握层次化设计方法。 2.实验原理：一个八位加法器可以由八个全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 3.实验任务：完成半加器，全加器，八位加法器设计，使用例化语句，并将其设计成一个原件符号入库，做好程序设计，编译，程序仿真。 1）编译成功的半加器程序： module h_adder(a,b,so,co); input a,b; output so,co; assign so=a^b; assign co=a&b; endmodule 2）编译成功的全加器程序： module f_adder(ain,bin,cin,cout,sum); output cout,sum;input ain,bin,cin; wire net1,net2,net3; h_adder u1(ain,bin,net1,net2); h_adder u2(.a(net1),.so(sum),.b(cin),.co(net3));
or u3(cout,net2,net3); endmodule 3）编译成功的八位加法器程序： module f_adder8(ain,bin,cin,cout,sum); output [7:0]sum; output cout;input [7:0]ain,bin;input cin; wire cout0, cout1, cout2 ,cout3, cout4,cout5,cout6; f_adder u0(.ain(ain[0]),.bin(bin[0]),.cin(cin),.sum(sum[0]) ,.cout(cout0)); f_adder u1(.ain(ain[1]),.bin(bin[1]),.cin(cout0),.sum(sum[1 ]),.cout(cout1)); f_adder u2(.ain(ain[2]),.bin(bin[2]),.cin(cout1),.sum(sum[2 ]),.cout(cout2)); f_adder u3(.ain(ain[3]),.bin(bin[3]),.cin(cout2),.sum(sum[3 ]),.cout(cout3)); f_adder u4(.ain(ain[4]),.bin(bin[4]),.cin(cout3),.sum(sum[4
数学应用软件工具箱开发 ——矩阵计算器 姓名：*** 学号：******** 指导老师：*** 专业：******** 2014年9月11日
一.操作过程 1.准备工作 ①在Matlab的主窗口中，选择File菜单中的New菜单项，再选择其中的GUI 命令，就会显示GUI的设计模板； ②选择GUI模板中的默认的空白模版Blank GUI（Default）就会显示GUI设计窗口，可以开始设计矩阵计算器了。 2.设计过程 ①在GUI界面中加入以下控件： 1>2个文本编辑器(edit text)作为输入矩阵的窗口； 2>16个用以执行运算的按钮（push button）； 3>4个静态文本框（static text），其中一个作为显示计算所得结果的窗口，另外3个分别作为表示所输入的矩阵（A、B）以及用来输入标题（矩阵计算器）； 4>加入3个按钮组（button group）分别圈住： a.1>中的2个控件及3>中的A、B； b.2>中的16个计算按钮； c.3>中的显示计算结果的窗口。 ②分别双击以上25个控件修改其string属性如下： 1>中的改为空白（将原有的“edit text”删掉）； 2>中的改为对应的矩阵运算或文字，如“+”、“/R”、“秩”、“逆”等（见图1）； 3>中的按顺序改为空白、“A”、“B”以及“矩阵计算器”； 4>中的按钮组分别改为“输入区”、“功能区”、“输出区”。 ③对每个控件分别单击右键，选择“view callback”→“callback”→“保存”，在每个控件的函数后加入代码（见附件）。 ④此外，还需要做的小变动有： 1>②中修改string属性时通过修改fontWeight及fontSize把string的字符粗细、字号也一并修改了。 2>分别双击2个文本编辑器(edit text)将其max属性取值为100或更大的值，以使编辑器有滚动条，方便显示输入的维数比较大的矩阵。 3>双击计算结果窗口将其style改为listbox，也用于显示维数比较大的计算结果。
目录 1 绪论 (1) 1.1 设计背景 (1) 1.2 设计目标 (1) 2一位全加器电路原理图编辑 (2) 2.1 一位全加器电路结构 (2) 2.2 一位全加器电路仿真分析波形 (3) 2.3 一位全加器电路的版图绘制 (3) 2.4一位全加器版图电路仿真并分析波形 (3) 2.5 LVS检查匹配 (3) 总结 (3) 参考文献 (3) 附录一：电路原理图网表 (3) 附录二：版图网表 (3)
1 绪论 1.1 设计背景 Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。早期的集成电路版图编辑器L-Edit在国已具有很高的知名度。Tanner EDA Tools 也是在L-Edit的基础上建立起来的。整个设计工具总体上可以归纳为电路设计级和版图设计级两大部分，即以S-Edit 为核心的集成电路设计、模拟、验证模块和以L-Edit为核心的集成电路版图编辑与自动布图布线模块。Tanner软件包括S-Edit，T-Spice，L-Edit与LVS[1]。 L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。L-Edit Pro丰富完善的功能为每个IC 设计者和生产商提供了快速、易用、精确的设计系统。 1.2 设计目标 1.用tanner软件中的原理图编辑器S-Edit编辑一位全加器电路原理图 2.用tanner软件中的TSpice对一位全加器的电路进行仿真并分析波形 3.用tanner软件中的版图编辑器L-Edit进行一位全加器电路的版图绘制，并进行
实验一四位串行进位加法器的设计 一、实验目的 1.理解一位全加器的工作原理 2.掌握串行进位加法器的逻辑原理 3.进一步熟悉Quartus软件的使用，了解设计的全过程， 二、实验容 1.采用VHDL语言设计四位串行进位的加法器 2.采用画原理图的方法设计四位串行进位加法器 三、实验步骤 1、使用VHDL语言设计 1.打开File—>New Project Wizard输入文件名adder4保存在D 盘，打开File—>New—>VHDL File,从模版中选择库的说明，use 语句的说明，实体的说明，结构体的说明，编写VHDL代码，然后保存、编译。打开File—>New—>Other File—>Vector Waveform File,查找引脚，从Edit中选择End Time 输入40、ns 保存。从Assignments—>Settings—>Simulator Settings —>Functional 然后Processing—>Generate Functional Simnlation Netlist —>确定。选择Start Simulation保存最后的波形图，打开File—>close 关闭工程。 底层文件： LIBRARY ieee;
USE ieee.std_logic_1164.ALL; ENTITY fadder IS PORT ( a, b,cin : IN STD_LOGIC; s, co : OUT STD_LOGIC ); END fadder; ARCHITECTURE arc1 OF fadder IS BEGIN s<=a xor b xor cin; co<=((a xor b)and cin)or(a and b); END arc1; 顶层文件： LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY adder4 IS PORT ( c0: IN STD_LOGIC; a,b : IN STD_LOGIC_VECTOR(3 DOWNTO 0); s : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
数码管之简单加减法计算器--项目总结 总结人：徐冉1.项目使用到的硬件板载资源 1)单片机STC89C52RC作为系统的处理器 2)6位共阳极数码管作为计算器的数字显示器件 3)LCD1602液晶显示一些提示信息如计算时的符号(正/负) 4)4*4矩阵按键作为计算器的数字输入设备 5)8个贴片LED小灯，用于走马灯效果作为修饰 6)用到了单片机的内部资源定时器T0 2.项目的基本功能 通过程序的烧录，将工程中的hex文件烧录到Kingst-51开发板上。现象如下： 初始时 1)最右边的数码管上显示0，其余数码管不显示。 2)五个LED小灯像小火车一样循环跑着。 3)LCD1602液晶的左上角显示Symbol:字样，用于显示符号。 正数不显示，负数时将显示‘-’。 进行简单的加减法运算 当用户使用按键输入相应的数字时，会在数码管上显示。数字值将进行进位累加方式实现。数字键(k13 k1 ~ k3 k5 ~ k7 k9 ~ k11 0 ~ 9)，k4加法功能键，k12减法功能键，k14 ESC清零键，k4和
k12是双功能键，即k4既是加法键也是计算键，k12既是减法键也是计算键。达到一键两用的效果。注意：用户在进行加法计算时可以随意计算，但在计算减法时第一步需要进行一次加法，然后才能进行减法运算。当计算结果是负数时会在数码管上显示相应的数值的绝对值，而在LCD1602液晶上显示‘-’。在计算期间LED 小灯会一直循环流动。这个计算器可以实现连加连减，计算十分方便，但没有处理小数。当计算完成时，或输入错误时可按k14进行清零操作。 3.项目的创新点 首先该项目使用了LED 的跑马灯效果进行了装饰，为了程序的简单且直观性程序使用了LCD1602进行运算时符号的显示。程序在计算上使用了一键两用的功能设计，这样设计方便快捷。 4.项目的设计流程 N Y 上电 LCD1602液晶 初始化 74HC138译码器初始化 配置定时器T0定时1ms 中断 Lcd1602初始化显示Symbol 主函数while 循环进行按键动作检测 1ms 到 按键扫描 LED 小灯&数码管扫描 结束
第6章PPT课件作业 1.顺序语句和并行语句分别有哪些？顺序语句和并行语句主要有什么区别？ 答：顺序执行语句是顺序执行的，只能出现在进程和子程序中，用于定义进程的算法。顺序描述语句主要有：信号赋值语句、变量赋值语句、if语句、case语句、wait语句和null语句。结构体中的并行语句主要有6种：并行信号赋值语句、进程语句、块语句、元件例化语句、生成语句、并行过程调用语句； 区别主要在于：在执行顺序上，顺序语句是顺序执行的，if语句一定要在顺序结构中，有优先级；并行语句在结构体内是并行执行的。在赋值上，顺序语句可对变量和信号赋值，并行语句的赋值目标必须为信号或端口，在结构体的进程之外使用。 2.阅读下面的程序，分析其实现的逻辑功能，并说明是时序逻辑还是组合逻辑 library ieee; Use ieee.std_logic_1164.all; Entity decoder is Port (a : in std_logic_vector(9 downto 0)； c : out integer range 0 to 9)； end Entity decoder ; architecture one of decoder is begin with a select c<=0 when “0000000001” , 1 when “0000000010” , 2 when “0000000100” , 3 when “0000001000” , 4 when “0000010000” , 5 when “0000100000” , 6 when “0001000000” , 7 when “0010000000” , 8 when “010*******” , 9 when “1000000000” , 0 when others ; end architecture one; 答：功能：是10位2进制的部分译码器。由1出现的位置来决定译码器输出的是数字几。当右边的第一位是一时，输出0，第二位是1时输出1，以此类推直到输出9.其余的编码都是输出0。由于没有用到ckl所以使用的是组合逻辑。 3.结构体的描述方式有几种方式？各有什么特点？ 答：结构体有三种描述方式，即行为级描述：是对整个设计单元的数学模型描 述，属于一种高层次描述方式；数据流级描述：采用进程语句控制数据流在控
课程设计任务书 学生：袁海专业班级：电子1303班 指导教师：封小钰工作单位：信息工程学院 题目: 一位全加器的设计 初始条件： 计算机、ORCAD软件，L-EDIT软件 要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） 1、课程设计工作量：1周 2、技术要求： （1）学习ORCAD软件，L-EDIT软件。 （2）设计一个一位全加器电路。 （3）利用ORCAD软件对该电路进行系统设计、电路设计，利用L-EDIT软件进行版图设计，并进行相应的设计、模拟和仿真工作。 3、查阅至少5篇参考文献。按《理工大学课程设计工作规》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规。 时间安排： 2016.12.30布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。 2016.12.31-2017.1.2学习ORCAD软件和L-EDIT软件，查阅相关资料，复习所设计容的基本理论知识。 2017.1.3-2017.1.4对一位全加器电路进行设计仿真工作，完成课设报告的撰写。 2017.1.5 提交课程设计报告，进行答辩。 指导教师签名：年月日 系主任（或责任教师）签名：年月日
目录 摘要........................................................................ I ABSTRACT ................................................................... II 1绪论. (1) 1.1集成电路发展现状 (1) 1.2集成电路版图工具L-edit简介 (1) 2全加器原理及一位全加器原理图设计 (3) 2.1一位全加器原理简介 (3) 2.2实现一位全加器功能的原理图设计 (4) 2.2.1一位全加器原理图 (4) 2.2.2基于ORCAD的一位全加器设计 (4) 2.2.3 一位全加器的电路图仿真 (7) 3一位全加器的版图设计 (9) 3.1确定一位全加器版图结构 (9) 3.2源漏共享缩小版图面积 (10) 3.3 版图所需基础器件绘制编辑 (12) 3.3.1 PMOS、NMOS等基础器件编辑 (12) 3.3.2 两输入与非门与异或门的绘制编辑 (13) 3.3.3源漏共享得到版图 (14) 3.4 绘制最终一位全加器版图 (15) 4心得体会 (18) 5参考文献 (19)
EDA电子科大版简答填空考试要点 1.VHDL程序一般包括几个组成部分？每部分的作用是什么？ 三个基本组成部分：库、程序包使用说明，实体描述和实体对应的结构体描述（必要时还包括结构体的配置） 库、程序包使用说明-用于打开调用本设计实体将用到的库、程序包。 实体描述----------用于描述该设计实体与外界的接口信号说明。 结构体描述--------用于描述该设计实体内部的组成及内部工作的逻辑关系。 结构体配置语句主要用于层次化的方式对特定的设计实体进行元件的例化，或是为实体选定某个特定的结构体 2.库由哪些部分组成？在VHDL语言中常见的有哪几种？编程人员怎样使用已有的库？ 库由多个包含已定义的函数，数据类型，元件调用说明及子程序的程序包组成，常见的库有如下四种 IEEE库、WORK库、STD库、VITAL库使用方式如下 LIBRARY 库名 3.在VHDL中常用到的预定义程序包有哪几个？怎样使用这些程序包？ 常见的预定义程序包有四种：STD_LOGIC_1164,STD_LOGIC_ARITH,STD_LOGIC_UNSIGNED和STD_LOGIC_SIGNED，STANDARD和TEXTIO 使用这些程序报的方法：USE 库名.程序包.项目名/ALL; 4.VHDL语言中的数据对象有几种？各种数据对象的作用范围如何？各种数据对象的实际物理意义是什么？ 数据对象有三种：常量、变量、信号 常量使用的范围取决于被定义的位置。在程序包中定义的敞亮具有全局最大化的特征，可以在调用此程序包的所有实体中应用；定义在设计实体的常量，其有效范围为在这个实体定义的所有结构体；定义在设计实体的某一结构体的常量，只能用于此结构体；定义在结构体的某一单元的常量如在一个进程中，只能用在这个进程中。 变量只能使用在进程和子程序中，其使用范围仅限于被定义的变量的进程和子程序中。 信号具有全局特性。 常量相当于电路中的恒定电平，而变量和信号相当于组合电路系统中门与门间的连接及其连线的信号值。 5.什么是标识符？在VHDL的基本标识符是怎么规定的？ 标识符用来定义常量、变量、信号、端口、子程序或者参数的名字。 VHDL基本标识符就是以英文字母开头，不连续使用下划线_,不以下划线结尾的，由26个英文大小写字母，数字0-9以及下划线_组成的字符串。 6.信号和变量在描述和使用时有哪些主要的区别？ 信号和变量的主要区别表现在接受和保持信息的方式，信息保持和传递的区域大小上。
可编程逻辑器件设计大作业 题目四位全加器设计 学院自动化与电气工程学院班级 姓名 学号 2104年12月３0 日
目录 摘要 ...............................................................................................错误!未定义书签。 1.设计目的 ..................................................................................错误!未定义书签。２.设计要求?错误!未定义书签。 3.设计原理?错误!未定义书签。 3.1.四位全加器 (1) ３．2.四位全加器的原理图...................................................错误!未定义书签。 4.设计方案 ..................................................................................错误!未定义书签。 4.１.仿真软件?错误!未定义书签。 4．２.全加器原理...................................................................错误!未定义书签。 4.2.1一位全加器的设计与原理 ............................................错误!未定义书签。 4.2．2四位全加器的原理及程序设计 ..................................错误!未定义书签。5．程序设计...............................................................................错误!未定义书签。 6.仿真及结果..............................................................................错误!未定义书签。总结与体会?错误!未定义书签。 参考文献?错误!未定义书签。