电气与信息工程学院电子设计自动化实验报告
实验二8位加法器设计
指导老师：谭会生老师
学生姓名：王炜
班级：电子信息1202
学号：12401720207
实验时间：2015-04-07
实验二8位加法器设计
1.实验目的
（1）掌握EDA使用工具QUARTUS2 的使用方法。
（2）学会用quartus软件建立项目并编写程序和调试下载的方法。
（3）掌握VHDL程序的软件及硬件的仿真方法。
2.实验内容
设计并调试好一个由两个4位二进制并行加法器级联而成的8位二进制并行加法器，并用软件QUARTUS II进行仿验证。
3.实验条件
开发软件：Quartus ii 8.0
4.实验设计
1）系统原理框图
系统设计思路：
加法器是数字系统中的基本逻辑器件，减法器和硬件乘法器都可以由加法器来构成。多位加法器的构成有两种方式：并行进位和串行进位。并行进位加法器设有进位产生逻辑，运算速度加快；串行进位方式是将全加器级联构成多位加法器。并行进位加法器通常比串行级联加法器占用的更多的资源。随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大。因此，在工程中使用的加法器时，要在速度和容量之间寻找平衡点。
设计方法：
为了简化设计并便于显示，本计数器电路ADDER8B的设计分为两个层次，其中底层电路包括两个4位二进制并行加法器ADDER8B，再由这两个模块按照图2-1所示的原理图构成顶层电路ADDER8B。这里我们采用由两个4位二进制并行加法器级联而成的方案。
图2-1 ADDER8B电路原理图
2）VHDL程序
8位加法器的底层和顶层电路均采用VHDL文本输入，有关VHDL程序如下：4位二进制并行加法器的VHDL源程序：
--ADDER4B.VHD
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY ADDER4B IS
PORT(C4:IN STD_LOGIC;
A4:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
B4:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
S4:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
CO4:OUT STD_LOGIC);
END ENTITY ADDER4B;
ARCHITECTURE ART OF ADDER4B IS
SIGNAL S5:STD_LOGIC_VECTOR(4 DOWNTO 0);
SIGNAL A5,B5:STD_LOGIC_VECTOR(4 DOWNTO 0);
BEGIN
A5<='0'&A4;
B5<='0'&B4;
S5<=A5+B5+C4;
S4<=S5(3 DOWNTO 0);
CO4<=S5(4);
END ARCHITECTURE ART;
8位二进制并行加法器的VHDL源程序：
--ADDER8B.VHD
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY ADDER8B IS
PORT(C8:IN STD_LOGIC;
A8:IN STD_LOGIC_VECTOR(7 DOWNTO 0);
B8:IN STD_LOGIC_VECTOR(7 DOWNTO 0);
S8:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
CO8:OUT STD_LOGIC);
END ENTITY ADDER8B;
ARCHITECTURE ART OF ADDER8B IS
COMPONENT ADDER4B IS
PORT(C4:IN STD_LOGIC;
A4:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
B4:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
S4:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
CO4:OUT STD_LOGIC);
END COMPONENT ADDER4B;
SIGNAL SC:STD_LOGIC;
BEGIN
U1:ADDER4B
PORT MAP(C4=>C8,A4=>A8(3 DOWNTO 0),B4=>B8(3 DOWNTO 0),
S4=>S8(3 DOWNTO 0),CO4=>SC);
U2:ADDER4B
PORT MAP(C4=>SC,A4=>A8(7 DOWNTO 4),B4=>B8(7 DOWNTO 4),
S4=>S8(7 DOWNTO 4),CO4=>CO8);
END ARCHITECTURE ART;
3）仿真波形设置
顶层ADDER8B仿真输入设置及可能结果估计图如图2-2。
图2-2 ADDER8B仿真输入设置及可能结果估计图
5.实验结果及总结
1）系统仿真情况
ADDER4B和ADDER8B的时序仿真结果如图2-3和图2-4所示。
图2-3ADDER4B的时序仿真结果
图2-4 ADDER8B的时序仿真结果
从系统仿真结果可以看出，从输入到输出，有一个延时，时间大概在几个纳秒。同时输出要经过一个大概几个纳秒的不稳定状态或过度过程，系统才达到一个稳定而正确的结果。并且对各组输入域输出数据分析，仿真结果是正确的。
2）逻辑综合结果
使用Quartus II 8.0进行逻辑综合后，ADDER8B综合后的RTL视图中将ADDER4B展开后的视图如图2-4所示。
图2-4 ADDER8B综合后的RTL视图中将ADDER4B展开后的视图
3）实验过程中出现的问题及解决办法
遇到问题：
仿真时设置的时间过于短，而加法运算本身就需要花一定的时间，仿真也一样。
解决方法：
更改仿真的时间，改ns级为ms级进行仿真，观察结果，如果有必要，那么继续更改时间。经过相应的程序修改，最后程序通过了，仿真成功，实验完成。
四位全加器 11微电子黄跃21 【实验目的】 采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。 【实验内容】 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】
表2 全加器逻辑功能真值表 图4 全加器方框图 图5 全加器原理图 多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。 四位全加器 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【实验步骤】 (1)建立新工程项目： 打开modelsim软件，进入集成开发环境，点击File→New project建立一
个工程项目adder_4bit。 建立文本编辑文件： 点击File→New在该项目下新建Verilog源程序文件 并且输入源程序。 (2)编译和仿真工程项目： 在verilog主页面下，选择Compile— Compile All或点击工具栏上的按钮启动编译，直到project出现status栏全勾，即可进行仿真。 选择simulate - start simulate或点击工具栏上的按钮开始仿真，在跳出来的 start simulate框中选择work-test_adder_4bit测试模块，同时撤销Enable Optimisim前的勾，之后选择ok。 在sim-default框内右击选择test_adder_4bit，选择Add Wave,然后选择simulate-run-runall,观察波形，得出结论，仿真结束。 四位全加器 1、原理图设计 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【仿真和测试结果】 下图为四位全加器的仿真图：
电子科技大学电子工程学院标准实验报告（实验）课程名称EDA技术与应用 姓名:孙远 学号:2010021030002 指导教师:窦衡 电子科技大学教务处制表
实验一八位全加器的设计 一、预习内容 1.结合教材中的介绍熟悉QuartusⅡ软件的使用及设计流程； 2.八位全加器设计原理。 二、实验目的 1.掌握图形设计方法； 2.熟悉QuartusⅡ软件的使用及设计流程； 3.掌握全加器原理，能进行多位加法器的设计。 三、实验器材 PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干 四、实验要求 1、用VHDL设计一个四位并行全加器； 2、用图形方式构成一个八位全加器的顶层文件； 3、完成八位全加器的时序仿真。 五、实验原理与内容 1、原理： 加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实验表明，4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。因此本实验中的8 位加法器采用两个4位二进制并行加法器级联而成。
2、实现框图： 1）四位加法器 四位加法器可以采用四个一位全加器级连成串行进位加法器，实现框图如下图所示，其中CSA为一位全加器。显然，对于这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算肯定无法胜任。 通过对串行进位加法器研究可得：运算的延迟是由于进位的延迟。因此，减小进位的延迟对提高运算速度非常有效。下图是减少了进位延迟的一种实现方法。可见，将迭代关系去掉，则各位彼此独立，进位传播不复存在。因此，总的延迟是两级门的延迟，其高速也就自不待言。 2）八位加法器 用两个并行四位加法器实现一个八位加法器的框图如下：
实验报告 （计算机与信息工程学院实验中心） 学期： 2014-2015 课程名称：《Java程序设计实验》 班级：信息1202 姓名：方逸梅 学号： 31 指导老师：费玉莲
《Java程序设计》 独立实验教学安排 一、实验的教学方式、安排及实验环境 （一）教学方式 对照本课程的实验教材，实验一至实验十一，由教师提示实验原理、方法、步骤等内容，在教师的指导下，学生独立完成程序设计及调试工作。实验十二的内容由学生自行设计完成。 （二）教学安排 学时数：30课时 学时安排：每次实验3学时，从学期第五周开始，共十次上机实验。 （三）实验环境 实验环境为JDK 。 （四）具体安排 地点：信息大楼实验室。 辅导：每个班次一名辅导老师，原则上由任课老师担任。 登记：实验完成，由辅导老师登记实验纪录。 学生：实验做完，完成实验报告内容，并在学期末上交实验册。 老师：批改实验，成绩与平时成绩一起占期末的30%。 二、实验的具体内容和要求 见实验报告。
浙江工商大学 计算机与信息工程学院实验报告（1）日期：地点：成绩： ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ 实验目的、实验原理和内容： 一、实验目的：熟悉Java开发环境及简单程序Java设计。 二、实验原理：SDK 的下载与安装，设置环境变量，安装java 虚拟机，使用Eclipse，编译Java 源程序，运行Java 程序。 三、实验内容及要求： 1．下载、安装并设置Java SDK 软件包。 2．熟悉Eclipse 编辑软件。 3．掌握运行Java 程序的步骤。 4．分别编写Application和Applet程序，显示字符串”Hello Java!欢迎使用！”。 要求：请同学把预备知识、步骤、程序框图、调试好的程序及存在的问题写在下面（不够可以附页）。 程序一 public class hello { public static void main(String[] args) { for(int i=0;i<=4;i++) { "Hello java! 欢迎使用!"); } }
实验一四位串行进位加法器的设计 一、实验目的 1.理解一位全加器的工作原理 2.掌握串行进位加法器的逻辑原理 3.进一步熟悉Quartus软件的使用，了解设计的全过程， 二、实验内容 1.采用VHDL语言设计四位串行进位的加法器 2.采用画原理图的方法设计四位串行进位加法器 三、实验步骤 1、使用VHDL语言设计 1.打开File—>New Project Wizard输入文件名adder4保存在D盘内，打开File—>New—>VHDL File,从模版中选择库的说明，use语句的说明，实体的说明，结构体的说明，编写VHDL代码，然后保存、编译。打开File—>New—>Other File—>Vector Waveform File,查找引脚，从Edit中选择End Time 输入40、ns 保存。从Assignments—>Settings—>Simulator Settings —>Functional 然后Processing—>Generate Functional Simnlation Netlist —>确定。选择Start Simulation保存最后的波形图，打开File —>close关闭工程。 底层文件： LIBRARY ieee;
USE fadder IS PORT ( a, b,cin : IN STD_LOGIC; s, co : OUT STD_LOGIC ); END fadder; ARCHITECTURE arc1 OF fadder IS BEGIN s<=a xor b xor cin; co<=((a xor b)and cin)or(a and b); END arc1; 顶层文件： LIBRARY ieee; USE adder4 IS PORT ( c0: IN STD_LOGIC; a,b : IN STD_LOGIC_VECTOR(3 DOWNTO 0); s : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); c4 : OUT STD_LOGIC );
篇一：大学物理实验报告1 图片已关闭显示，点此查看 学生实验报告 学院：软件与通信工程学院课程名称：大学物理实验专业班级：通信工程111班姓名：陈益迪学号：0113489 学生实验报告 图片已关闭显示，点此查看 一、实验综述 1、实验目的及要求 1．了解游标卡尺、螺旋测微器的构造，掌握它们的原理，正确读数和使用方法。 2．学会直接测量、间接测量的不确定度的计算与数据处理。 3．学会物理天平的使用。 4．掌握测定固体密度的方法。 2 、实验仪器、设备或软件 1 50分度游标卡尺准确度=0.02mm 最大误差限△仪=±0.02mm 2 螺旋测微器准确度=0.01mm 最大误差△仪=±0.005mm 修正值=0.018mm 3 物理天平 tw-0.5 t天平感度0.02g 最大称量 500g △仪=±0.02g 估读到 0.01g 二、实验过程（实验步骤、记录、数据、分析） 1、实验内容与步骤 1、用游标卡尺测量圆环体的内外径直径和高各6次； 2、用螺旋测微器测钢线的直径7次； 3、用液体静力称衡法测石蜡的密度； 2、实验数据记录表 （1）测圆环体体积 图片已关闭显示，点此查看 （2）测钢丝直径 仪器名称：螺旋测微器(千分尺)准确度=0.01mm估读到0.001mm 图片已关闭显示，点此查看 图片已关闭显示，点此查看 测石蜡的密度 仪器名称：物理天平tw—0.5天平感量： 0.02 g 最大称量500 g 3、数据处理、分析 （1）、计算圆环体的体积 1直接量外径d的a类不确定度sd ,sd=○ sd=0.0161mm=0.02mm 2直接量外径d的b类不确定度u○ d. ud,= ud=0.0155mm=0.02mm 3直接量外径d的合成不确定度σσ○ σd=0.0223mm=0.2mm 4直接量外径d科学测量结果○ d=(21.19±0.02)mm d = 5直接量内径d的a类不确定度s○
加法器实验报告文档2篇 Adder experiment report document 编订：JinTai College
加法器实验报告文档2篇 小泰温馨提示：实验报告是把实验的目的、方法、过程、结果等记录下来，经过整理，写成的书面汇报。本文档根据实验报告内容要求展开说明，具有实践指导意义，便于学习和使用，本文下载后内容可随意修改调整及打印。 本文简要目录如下：【下载该文档后使用Word打开，按住键盘Ctrl键且鼠标单击目录内容即可跳转到对应篇章】 1、篇章1：加法器实验报告文档 2、篇章2：加法器的基本原理实验报告文档 篇章1:加法器实验报告文档 【实验名称】 【目的与要求】 1.掌握1位全加器的设计 2.学会1位加法器的扩展【实验内容】 1.设计1位全加器
2.将1位全加器扩展为4位全加器 3.使4位的全加器能做加减法运算 【操作步骤】 1.1位全加器的设计 （1）写出1位全加器的真值表 （2）根据真值表写出表达式并化简 （3）画出逻辑电路 （4）用quartusII进行功能仿真，检验逻辑电路是否正确，将仿真波形截图并粘贴于此 （5）如果电路设计正确，将该电路进行封装以用于下一个环节 2.将1位全加器扩展为4位全加器 （1）用1位全加器扩展为4位的全加器，画出电路图 （2）分别用两个4位补码的正数和负数验证加法器的正确性（注意这两 个数之和必须在4位补码的数的范围内，这两个数包括符号在内共4位），用quartusII进行功能仿真并对仿真结果进行截图。
3.将4位的全加器改进为可进行4位加法和减法的运算器 （1）在4位加法器的基础上，对电路进行修改，使该电路不仅能进行加 法运算而且还能进行减法运算。画出该电路 （2）分别用两个4位补码的正数和负数验证该电路的正确性（注意两个 数之和必须在4位补码的数的范围内），用quartusII 进行功能仿真并对仿真结果进行截图。 【附录】 篇章2:加法器的基本原理实验报告文档【按住Ctrl键点此返回目录】 一、实验目的 1、了解加法器的基本原理。掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。 2、学习和掌握半加器、全加器的工作和设计原理
化学实验报告 HUA system office room 【HUA16H-TTMS2A-HUAS8Q8-HUAH1688】
化学实验报告 化学是一门以实验为基础的学科。化学上的许多理论和定律都是从实验中发现归纳出来的。同时，化学理论的应用、评价也有赖于实验的探索和检验。虽然到了近代乃至现代，化学的飞速进步已经产生了各种新的研究方法，但是，实验方法仍然是化学不可缺少的研究手段。新课程改革将科学探究作为突破口，科学探究不但是一种重要的学习方式，同时也是中学化学课程的重要内容，它对发展学生的科学素养具有不可替代的作用。而化学实验是科学探究的重要形式。 用化学实验的方法学习化学，既符合化学的学科特点也符合学生学习化学的认识特点，是化学教学实施素质教育的基本手段。新课程标准提倡学生独立进行或合作开展化学实验研究。通过化学实验能激发学生的学习兴趣，帮助学生通过使用探究形成化学概念、理解化学基础理论、掌握化学知识和技能，培养学生的科学态度和价值观，帮助学生发展思维能力和训练实验技能，从而达到全面提高学生的科学素养的目的。 一、对新课程标准下的中学化学实验的认识 《普通高中化学课程标准》明确了高中化学课程的基本理念：立足于学生适应现代生活和未来发展的需要，着眼于提高21世纪公民的科学素养，构建“知识与技能”、“过程与方法”、“情感态度与价值观”相融合的高中化学课程目标体系。“知识与技能”即过去的“双基”；“过程与方法”是让学生掌握学习的方法，学会学习；“情感态度与价值观”是人文关怀的体现。所以新的课程理念的核心是“让学生在知识探索的过程中，在知识、学法、人文等方面得到发展。”其中第5条特别强调：“通过以化学实验为主的多种探究活动，使学生体验科学研究的过程，激发学习化学的兴趣，强化科学探究的意识，促进学习方式的转变，培养学生的创新精神和实践能力。”[1]高中化学课程由2个必修模
半加器、全加器、串行进位加法器以及超前进位加法器 一、实验原理 1.一位半加器 A和B异或产生和Sum，与产生进位C 2.一位全加器 将一位半加器集成封装为halfadder元件，使用两个半加器构成一位的全加器 3.4位串行进位加法器 将一位全加器集成封装为Fulladder元件，使用四个构成串行进位加法器
4.超前进位加法器（4位） ⑴AddBlock 产生并行进位链中的ti(即Cthis)和di（即Cpass），以及本位结果Sum ⑵进位链（Cmaker） 四位一组并行进位链，假设与或非门的级延迟时间为1.5ty，与非门的延迟时间为1ty，在di和ti产生之后，只需2.5ty就可产生所有全部进位
⑶超前进位加法器 将以上二者结合起来即可完成，A和B各位作为各个AddBlock的输入，低一位的进位Ci-1作为本位AddBlock的C-1的输入。各个AddBlock输出的C_this和C_pass作为对应的Cmaker的thisi和passi的输入。
二、实验器材 QuartusII仿真软件，实验箱 三、实验结果 1.串行进位加法器结果 2.超前进位加法器结果
四、实验结果分析 1.实验仿真结果显示串行加法器比超前进位加法器快，部分原因应该是电路结构优化 不到位。另外由于计算的位数比较少，超前进位加法链结构较复杂，所以优势没体现出来，反倒运作的更慢一点。当位数增加的时候，超前进位加法器会比串行的更快。 2.波形稳定之前出现上下波动，应该与“竞争冒险”出现的情况类似，门的延迟和路径 的不同导致了信号变化时到达的时间有先有后，因此在最终结果形成前出现了脉冲尖峰和低谷；另外也可能部分原因由于电路结构优化的不到位所致
实验报告单 实验时间年月日（星期）班级学生姓名 实验内容练习使用显微镜 说出显微镜的主要结构的名称和用途。 实验目的练习使用显微镜，学会规范操作显微镜。 尝试使用低倍镜观察到清晰的物像。 实验器材显微镜、写有“上”字的玻片、擦镜纸、纱布。 实验报告单实验时间年月日（星期）班级学 实验内容观察人和动物细胞的基本 学会制作人口腔上皮细胞临时装片。 实验目的用显微镜观察动物细胞的形态结构。 初步学会画细胞结构图。 显微镜、载玻片、盖玻片、0.9%生理盐水、碘液、 实验器材 吸水纸、其他动物细胞的永久装片。 实验步骤 1、取镜安放实 2、对光 3、放置玻片验 标本 步 4、观察 骤 实验步骤 5、收放 结 论 实验过程讨论分析 取显微镜时，左手握 显微镜是贵重仪器，双手取镜是为了。 住，右手托 安放显微镜略偏左的目的是： 住。安放显微镜应略 。 偏。 转动转换器，使低倍物镜对准当外界光源暗时，应选用光圈对准通光孔，同时选 孔。用反光镜。 把要观察的玻片放在 尽量使要观察的标本正对通光孔中央，这样物像容易 上，尽量使要观察的标本正对 在中找到。 中央。 转动粗准焦螺旋，使镜筒缓缓 眼睛应从侧面注视的目的是：避免 。 降，直至为 镜筒上升切忌太快，因为只有在 止，眼睛应从侧面注 位置上，物象才清晰。若镜筒上升太快，极易错过 视。 焦距。 时针转动粗准焦螺旋， 要将视野右下方的物像移到视野中央，则推移装片的 使镜简缓缓上升直到看清物像为 方向是。 止。再转动 “上”字装片在显微镜下呈图像。说明显微镜成像 准焦螺旋，使物像更清晰。 是。 实验过程讨论分析 实验后，把显微镜擦拭干净。 转动转换器使两个物镜。镜 筒降至处，反光镜放在 实 验 成 绩 实验步骤实验过程 为什 ①擦干净载玻片和盖玻片。 ②在载玻片中央，滴一滴 碎屑 实浓度一般是。 抹要均 1、制作人口腔 ③用消毒牙签的一端在口腔 侧壁轻刮几下。 验上皮细胞临时装避免 片。 ④把牙签上附有碎屑的一端， 放在载玻片的水滴中涂抹几下。 步⑤盖上盖玻片。 气泡与 ⑥在盖玻片一侧加在 骤 另一侧用吸水纸吸。 2、是微镜观察 人口腔上皮细胞 实验步骤实验过程讨论分 按生物绘图要求，画出人体口腔上皮细胞的结构 结图，并注明各部分结构的名称。实 验 成 论绩 指导教师： _________________实验教 指导教师： _________________实验教师：_______________
题目：1位全加器的设计 一．实验目的 1.熟悉QUARTUSII软件的使用； 2.熟悉实验硬件平台的使用； 3.掌握利用层次结构描述法设计电路。 二．实验原理 由于一位全加器可由两个一位半加器与一个或门构成，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实 验箱上SW0,SW1,SW2键作为输入，并将输 入的信号连接到红色LED管 LEDR0,LEDR1,LEDR2上便于观察，sum,cout 信号采用绿色发光二极管LEDG0,LEDG1来 显示。 三．实验步骤 1.在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为EP2C35F672C6； 2.新建Verilog语言文件，输入如下半加器Verilog语言源程序； module half_adder(a,b,s,co); input a,b; output s,co; wire s,co; assign co=a & b; assign s=a ^ b; Endmodule 3.保存半加器程序为，进行功能仿真、时序仿真，验证设计的正确性。 其初始值、功能仿真波形和时序仿真波形分别如下所示
4.选择菜单File→Create/Update→Create Symbol Files for current file，创建半加器模块； 5.新建一原理图文件，在原理图中调用半加器、或门模块和输入，输出引脚，按照图1所示连接电路。并将输入ain,bin,cin连接到FPGA的输出端，便于观察。完成后另保存full_adder。 电路图如下 6.对设计进行全编译，锁定引脚，然后分别进行功能与时序仿真，验证全加器的逻辑功能。其初始值、功能仿真波形和时序仿真波形分别如下所示
加法器实验报告 篇一：加法器实验报告 实验 _＿一＿＿ 【实验名称】 1位加法器 【目的与要求】 1. 掌握1位全加器的设计 2. 学会1位加法器的扩展 【实验内容】 1. 设计1位全加器 2. 将1位全加器扩展为4位全加器 3. 使4位的全加器能做加减法运算 【操作步骤】 1. 1位全加器的设计 （1）写出1位全加器的真值表 （2）根据真值表写出表达式并化简 （3）画出逻辑电路 （4）用quartusII进行功能仿真，检验逻辑电路是否正确，将仿真波形截图并粘贴于此 （5）如果电路设计正确，将该电路进行封装以用于下一个环节 2. 将1位全加器扩展为4位全加器 （1）用1位全加器扩展为4位的全加器，画出电路图
（2）分别用两个4位补码的正数和负数验证加法器的正确性（注意这两 个数之和必须在4位补码的数的范围内，这两个数包括符号在内共4位），用quartusII进行功能仿真并对仿真结果进行截图。 3. 将4位的全加器改进为可进行4位加法和减法的运算器 （1）在4位加法器的基础上，对电路进行修改，使该电路不仅能进行加 法运算而且还能进行减法运算。画出该电路 （2）分别用两个4位补码的正数和负数验证该电路的正确性（注意两个 数之和必须在4位补码的数的范围内），用quartusII进行功能仿真并对仿真结果进行截图。 【附录】 篇二：加法器的基本原理实验报告 一、实验目的 1、了解加法器的基本原理。掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。 2、学习和掌握半加器、全加器的工作和设计原理 3、熟悉EDA工具Quartus II和Modelsim的使用，能够熟练运用Vrilog HDL语言在Quartus II下进行工程开发、调试和仿真。
四位全加器 11微电子黄跃1117426021 【实验目的】 采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。 【实验内容】 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】 全加器 除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图4为全 加器的方框图。图5全加器原理图。被加数A i 、加数B i 从低位向本位进位C i-1 作 为电路的输入，全加和S i 与向高位的进位C i 作为电路的输出。能实现全加运算 功能的电路称为全加电路。全加器的逻辑功能真值表如表2中所列。 信号输入端信号输出端 A i B i C i S i C i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1
表2 全加器逻辑功能真值表 图4 全加器方框图 图5 全加器原理图 多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。 四位全加器 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【实验步骤】 (1)建立新工程项目： 打开modelsim软件，进入集成开发环境，点击File→New project建立一
实验1 原理图输入设计8位全加器 一、实验目的： 熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。 二、原理说明： 一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现。即将低位加法器的进位输出cout与其相邻的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以按照本章第一节介绍的方法来完成。 三、实验内容： 1：完全按照本章第1节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真。 2：建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。 四、实验环境： 计算机、QuartusII软件。 五、实验流程： 实验流程： 根据半加器工作原 理，建立电路并仿 真，并将元件封装。 ↓ 利用半加器构成一位 全加器，建立电路并 仿真，并将元件封 装。 ↓ 利用全加器构成8位全 加器，并完成编译、综 合、适配、仿真。 图1.1 实验流程图
六、实验步骤： 1.根据半加器工作原理建立电路并仿真，并将元件打包。（1）半加器原理图： 图1.2 半加器原理图（2）综合报告： 图1.3 综合报告: （3）功能仿真波形图4： 图1.4 功能仿真波形图
时序仿真波形图： 图1.5 时序仿真波形图 仿真结果分析：sout为和信号，当a=1，b=0或a=0，b=1时，和信号sout为1，否则为0.当a=b=1时，产生进位信号，及cout=1。 （4）时序仿真的延时情况： 图1.6 时序仿真的延时情况 （5）封装元件： 图1.7 元件封装图 2. 利用半加器构成一位全加器，建立电路并仿真，并将元件封装。 （1）全加器原理图如图： 图2.1 全加器原理图
报告编号：YT-FS-1587-65 大学计算机实验报告范例 (完整版) After Completing The T ask According To The Original Plan, A Report Will Be Formed T o Reflect The Basic Situation Encountered, Reveal The Existing Problems And Put Forward Future Ideas. 互惠互利共同繁荣 Mutual Benefit And Common Prosperity
大学计算机实验报告范例(完整版) 备注：该报告书文本主要按照原定计划完成任务后形成报告，并反映遇到的基本情况、实际取得的成功和过程中取得的经验教训、揭露存在的问题以及提出今后设想。文档可根据实际情况进行修改和使用。 一、实验题目 文件和文件夹的管理 二、实验目的 1.熟悉Windows XP的文件系统。 2.掌握资源管理器的使用方法。 3.熟练掌握在Windows XP资源管理器下，对文件 （夹）的选择、新建、移动、复制、删除、重命名的 操作方法。 三、实验内容 1.启动资源管理器并利用资源管理器浏览文件。 2.在D盘创建文件夹 3.在所创建文件夹中创建Word文件。 4.对所创建文件或文件夹执行复制、移动、重命
名、删除、恢复、创建快捷方式及设置共享等操作。 四、实验步骤 （一）文件与文件夹管理 1.展开与折叠文件夹。右击开始，打开资源管理器，在左窗格中点击“+”展开，点击“—”折叠 2.改变文件显示方式。打开资源管理器/查看，选择缩略、列表，排列图标等 班/王帅、王鹏 3.建立树状目录。在D盘空白处右击，选择新建/文件夹，输入经济贸易学院，依次在新建文件夹中建立经济类1103 4..创建Word并保存。打开开始/程序/word，输入内容。选择文件/另存为，查找D盘/经济贸易学院/1103班/王帅，单击保存 5.复制、移动文件夹 6.重命名、删除、恢复。右击文件夹，选择重命名，输入新名字；选择删除，删除文件 7.创建文件的快捷方式。右击王帅文件夹，选择
一、实验目的 1、了解加法器的基本原理。掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。 2、学习和掌握半加器、全加器的工作和设计原理 3、熟悉EDA工具Quartus II和Modelsim的使用，能够熟练运用Vrilog HDL语言在Quartus II下进 行工程开发、调试和仿真。 4、掌握半加器设计方法 5、掌握全加器的工作原理和使用方法 二、实验内容 1、建立一个Project。 2、图形输入设计：要求用VHDL结构描述的方法设计一个半加器 3、进行编译，修改错误。 4、建立一个波形文件。（根据真值表） 5、对该VHDL程序进行功能仿真和时序仿真Simulation 三、实验步骤 1、启动QuartusⅡ 2、建立新工程NEW PROJECT 3、设定项目保存路径＼项目名称＼顶层实体名称 4、建立新文件Blok Diagram/Schematic File 5、保存文件FILE /SA VE 6、原理图设计输入 元件符号放置通过EDIT_>SYMBOL 插入元件或点击图标 元件复制 元件移动 元件转动 元件删除 管脚命名PIN_NAME 元件之间连线（直接连接，引线连接） 7、保存原理图 8 、编译：顶层文件设置，PROJECT_>Set as Top_Level 开始编译processing_>Start Compilation 编译有两种：全编译包括分析与综合（Analysis&Synthesis）、适配(Fitter)、编程（assembler）时序分析（Classical Timing Analysis）4个环节，而这4个环节各自对应相应菜单命令，可单独发布执行也可以分步执行
实验四：8位加法器设计实验 1.实验目的：熟悉利用quartus原理图输入方法设计简单组合电路，掌握层次化设计方法。 2.实验原理：一个八位加法器可以由八个全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 3.实验任务：完成半加器，全加器，八位加法器设计，使用例化语句，并将其设计成一个原件符号入库，做好程序设计，编译，程序仿真。 1）编译成功的半加器程序： module h_adder(a,b,so,co); input a,b; output so,co; assign so=a^b; assign co=a&b; endmodule 2）编译成功的全加器程序： module f_adder(ain,bin,cin,cout,sum); output cout,sum;input ain,bin,cin; wire net1,net2,net3; h_adder u1(ain,bin,net1,net2); h_adder u2(.a(net1),.so(sum),.b(cin),.co(net3));
or u3(cout,net2,net3); endmodule 3）编译成功的八位加法器程序： module f_adder8(ain,bin,cin,cout,sum); output [7:0]sum; output cout;input [7:0]ain,bin;input cin; wire cout0, cout1, cout2 ,cout3, cout4,cout5,cout6; f_adder u0(.ain(ain[0]),.bin(bin[0]),.cin(cin),.sum(sum[0]) ,.cout(cout0)); f_adder u1(.ain(ain[1]),.bin(bin[1]),.cin(cout0),.sum(sum[1 ]),.cout(cout1)); f_adder u2(.ain(ain[2]),.bin(bin[2]),.cin(cout1),.sum(sum[2 ]),.cout(cout2)); f_adder u3(.ain(ain[3]),.bin(bin[3]),.cin(cout2),.sum(sum[3 ]),.cout(cout3)); f_adder u4(.ain(ain[4]),.bin(bin[4]),.cin(cout3),.sum(sum[4
实验报告 (计算机与信息工程学院实验中心) 学期: 2014-2015 课程名称: 《Java程序设计实验》 班级: 信息1202 姓名: 方逸梅 学号: 1212100231 指导老师: 费玉莲 《Java程序设计》 独立实验教学安排 一、实验的教学方式、安排及实验环境 (一)教学方式 对照本课程的实验教材,实验一至实验十一,由教师提示实验原理、方法、步骤等内容,在教师的指导下,学生独立完成程序设计及调试工作。实验十二的内容由学生自行设计完成。 (二)教学安排 学时数:30课时 学时安排:每次实验3学时,从学期第五周开始,共十次上机实验。 (三)实验环境 实验环境为JDK 1、6。
(四)具体安排 地点:信息大楼实验室。 辅导:每个班次一名辅导老师,原则上由任课老师担任。 登记:实验完成,由辅导老师登记实验纪录。 学生:实验做完,完成实验报告内容,并在学期末上交实验册。 老师:批改实验,成绩与平时成绩一起占期末的30%。 二、实验的具体内容与要求 见实验报告。
浙江工商大学 计算机与信息工程学院实验报告(1)日期:地点:成绩: ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━实验目的、实验原理与内容: 一、实验目的:熟悉Java开发环境及简单程序Java设计。 二、实验原理:SDK 的下载与安装,设置环境变量,安装java 虚拟机,使用Eclipse,编译Java 源程序,运行Java 程序。 三、实验内容及要求: 1. 下载、安装并设置Java SDK 软件包。 2. 熟悉Eclipse编辑软件。 3.掌握运行Java 程序的步骤。 4．分别编写Application与Applet程序,显示字符串”Hello Java!欢迎使用！”。 要求:请同学把预备知识、步骤、程序框图、调试好的程序及存在的问题写在下面(不够可以附页)。 程序一 public class hello { public static void main(String[] args) { for(int i=0;i<=4;i++) { System、out、println("Hello java! 欢迎使用!"); } } } 结果示意图1
加法器及差分放大器项目实验报告 一、项目内容和要求 （一）、加法器 1、任务目的： （1）掌握运算放大器线性电路的设计方法； （2）理解运算放大器的工作原理； （3）掌握应用仿真软件对运算放大器进行仿真分析的方法。 2、任务内容： 2.1 设计一个反相加法器电路，技术指标如下： （1）电路指标 运算关系:)25(21i i O U U U +-=。 输入阻抗Ω≥Ω≥K R K R i i 5,521。 （2）设计条件 电源电压Ec=±5V ； 负载阻抗Ω=K R L 1.5 （3）测试项目 A ：输入信号V U V U i i 5.0,5.021±=±=，测试4种组合下的输出电压； B ：输入信号V KHz U V U i i 1.0,1,5.021为正弦波±=信号，测试两种输入组合情况下的输出电 压波形。 C ：输入信号V U i 01=，改变2i U 的幅度，测量该加法器的动态范围。 D ：输入信号V U i 01=，V U i 1,2为正弦波，改变正弦波的频率，从1kHz 逐渐增加，步长为 2kHz ，测量该加法器的幅频特性。 2.2 设计一个同相加法器电路，技术指标如下： （1）电路指标 运算关系：21i i O U U U +=。 （2）设计条件 电源电压Ec=±5V ； 负载阻抗Ω=K R L 1.5 （3）测试项目 A ：输入信号V U V U i i 1,121±=±=，测试4种组合下的输出电压； B ：输入信号V KHz U V U i i 1,1,121为正弦波±=信号，测试两种输入组合情况下的输出电压 波形。 （二）、差分放大器 1、任务目的： （1）掌握运算放大器线性电路的设计方法； （2）理解运算放大器的工作原理； （3）掌握应用仿真软件对运算放大器进行仿真分析的方法。 2、任务内容 2.1 设计一个基本运放差分放大器电路，技术指标如下： （1）电路指标 运算关系:)(521i i O U U U --=。 输入阻抗Ω≥Ω≥K R K R i i 5,521。 （2）设计条件
CMOS数字集成电路设计课程设计报告 学院：****** 专业：****** 班级：****** 姓名：Wang Ke qin 指导老师：****** 学号：****** 日期：2012-5-30
目录 一、设计要求 (1) 二、设计思路 (1) 三、电路设计与验证 (2) (一)1位全加器的电路设计与验证 (2) 1)原理图设计 (2) 2)生成符号图 (2) 3)建立测试激励源 (2) 4)测试电路 (3) 5)波形仿真 (4) (二)4位全加器的电路设计与验证 (4) 1)原理图设计 (4) 2)生成符号图 (5) 3)建立测试激励源 (5) 4)测试电路 (6) 5)波形仿真 (6) (三)8位全加器的电路设计与验证 (7) 1)原理图设计 (7) 2)生成符号图 (7) 3)测试激励源 (8) 4)测试电路 (8) 5)波形仿真 (9) 6)电路参数 (11) 四、版图设计与验证 (13) (一)1位全加器的版图设计与验证 (13) 1)1位全加器的版图设计 (13) 2)1位全加器的DRC规则验证 (14) 3)1位全加器的LVS验证 (14) 4)错误及解决办法 (14) (二)4位全加器的版图设计与验证 (15) 1)4位全加器的版图设计 (15) 2)4位全加器的DRC规则验证 (16) 3)4位全加器的LVS验证 (16) 4)错误及解决办法 (16) (三)8位全加器的版图设计与验证 (17) 1)8位全加器的版图设计 (17) 2)8位全加器的DRC规则验证 (17) 3)8位全加器的LVS验证 (18) 4)错误及解决办法 (18) 五、设计总结 (18)
编号：TQC/K633 实验报告要求和格式完整 版 Daily description of the work content, achievements, and shortcomings, and finally put forward reasonable suggestions or new direction of efforts, so that the overall process does not deviate from the direction, continue to move towards the established goal. 【适用信息传递/研究经验/相互监督/自我提升等场景】 编写：________________________ 审核：________________________ 时间：________________________ 部门：________________________
实验报告要求和格式完整版 下载说明：本报告资料适合用于日常描述工作内容，取得的成绩，以及不足，最后提出合理化的建议或者新的努力方向，使整体流程的进度信息实现快速共享，并使整体过程不偏离方向，继续朝既定的目标前行。可直接应用日常文档制作，也可以根据实际需要对其进行修改。 实验报告要求 1. 认真完成实验报告，报告要用中国海洋大学实验报告纸，作图要用坐标纸。 2. 报告中的电路图、光路图、表格必须用直尺画，数据使用钢笔、圆珠笔不得使用铅笔。 3. 应在理解的基础上简单扼要的书写实验原理，不提倡大段抄书。 4. 应结合具体的实验现象和问题进行讨论。 实验报告格式
实验二 半加/减器与全加/减器 一、 实验目的： （1） 掌握全加器和半加器的逻辑功能。 （2） 熟悉集成加法器的使用方法。 （3） 了解算术运算电路的结构。 二、 实验设备： 1、 74LS00 （二输入端四与非门） 2、 74LS86 （二输入端四异或门） 3、 数字电路实验箱、导线若干。 Ver 4B 4A 4￥ 3B 3A 3Y 1A IB !Y 2A 2B 2Y GND （74LS86引脚图） 三、 实验原理： 两个二进制数相加，叫做半加，实现半加操作的电路，称为半加器。 A 表示 被加数，B 表示加数，S 表示半加和，Co 表示向高位的进位。 全加器能进行加数、被加数和低位来的信号相加，并给出该位的进位信号以 及和。 四、 实验内容： 用74LS00和74LS86实现半加器、全加器的逻辑电路功能。 （一）半加器、半减器 M=0寸实现半加，M=1时实现半减，真值表如下： （74LS00引脚 ）
功能M A B S C 半加00000 00110 01010 01101 半减10000 10111 11010 11100 —s +/- ——co M （半加器图形符号） 2、 ⑴S真值表: 00011110 00110 11001 A ⑵C真值表: 00011110 00000 10101 C 二B（A二M）
（二）全加器、全减器 S CO C^BC i-1 ?（M 十 A ）（B 十 C ） 、实验结果 半加器： S 二 AB AB = A 二 B C =B （A 二 M ） 全加器： S = A 二 B - C i-1 G 二GM C 2M CI B +/一
报告编号：YT-FS-9125-27 实验报告总结(完整版) After Completing The T ask According To The Original Plan, A Report Will Be Formed T o Reflect The Basic Situation Encountered, Reveal The Existing Problems And Put Forward Future Ideas. 互惠互利共同繁荣 Mutual Benefit And Common Prosperity
实验报告总结(完整版) 备注：该报告书文本主要按照原定计划完成任务后形成报告，并反映遇到的基本情况、实际取得的成功和过程中取得的经验教训、揭露存在的问题以及提出今后设想。文档可根据实际情况进行修改和使用。 教育实验报告 对某种教育现象实验后，要对整个实验过程进行全面总结，提出一个客观的、概括的、能反映全过程及其结果的书面材料，即谓教育实验报告。教育实验报告可分为三部分：①前言。②实验过程和结果。③讨论及结论。实验报告的基本结构： （1）题目。应以简练、概括、明确的语句反映出教育的对象、领域、方法和问题，使读者一目了然，判断出有无阅读价值。 （2）单位、作者。应写明研究者的工作单位，或写明某某课题实验者或牵头人、组长、撰稿人，其他人员可写在报告的结尾处。以示对实验报告的负责，并便于读者与之联系。
（3）课题部分。是实验研究工作的出发点和实验报告的核心。课题的表述要具体、清楚，明确表示出作者的研究方向、目的，并说明课题来源、背景、针对性及解决该课题的实际意义的价值。 （4）实验方法。这是实验报告的主要内容之一，目的是使人了解研究结果是在什么条件下和情况中通过什么方法，根据什么事实得来的，从而判定实验研究的科学性和结果的真实性和可靠性，并可依此进行重复验证。关于实验方法主要应交代：①怎样选择被试，被试的条件、数量、取样方式，实验时间及研究结果的适应范围。②实验的组织类型（方法）及采取这种组织类型的依据。即：单组实验、等组实验还是轮组实验；采取这种实验类型的依据包括哪些方面，如考试成绩及评分标准；基础测定及测定内容等。③实验的具体步骤；对实验班进行实验处理的情况。④因果共变关系的验证（要注意原因变量一定要出现在结果变量之前，或两者同时出现，但不能产生于结果变量之后，否则先果后因，实验就不成立了）。这里，