加法器电路设计-全加器.doc

一、实验目的1. 掌握全加器的基本原理和设计方法。

2. 熟悉使用Quartus II软件进行原理图输入、编译、仿真和下载等操作。

3. 培养学生动手实践能力和创新思维。

二、实验原理全加器是一种能够进行二进制加法运算的数字电路，它能够处理来自低位的进位输入。

全加器由两个半加器和两个或门组成。

其中，两个半加器分别用于处理两个一位二进制数的相加，而两个或门则用于处理来自低位的进位输入。

全加器的输入信号包括三个：两个加数A和B，以及来自低位的进位输入Cin。

输出信号包括两个：和S和进位Cout。

全加器的逻辑表达式如下：S = A ⊕ B ⊕ CinCout = (A ∧ B) ∨ (B ∧ Cin) ∨ (A ∧ Cin)三、实验器材1. Quartus II软件2. FPGA开发板3. 连接线4. 电源四、实验步骤1. 创建工程（1）打开Quartus II软件，选择“File”→“New Project Wizard”创建新工程。

（2）填写工程名称、工程路径等信息，点击“Next”。

（3）选择目标器件，点击“Next”。

（4）选择“Block Diagram/Schematic File”作为工程类型，点击“Next”。

（5）填写工程文件名称，点击“Finish”。

2. 设计全加器原理图（1）在原理图编辑窗口中，双击鼠标左键弹出元件输入对话框。

（2）在对话框右侧打开元件库，找到所需的半加器、或门等元件。

（3）将半加器和或门等元件拖入原理图编辑窗口。

（4）连接元件，形成全加器电路。

3. 编译工程（1）选择“Processing”→“Start Compilation”开始编译。

（2）等待编译完成，检查编译报告。

4. 仿真（1）选择“Simulation”→“Start Simulation”开始仿真。

（2）在仿真窗口中观察波形，验证全加器电路的功能。

5. 下载到FPGA开发板（1）选择“Tools”→“Programmer”打开编程器。

实验二组合逻辑设计一、实验目的1、掌握组合电路设计的具体步骤和方法；2、巩固门电路的运用和电路搭建能力；3、掌握功能表的建立与运用；4、为体验MSI中规模集成电路打基础;二、实验使用的器件和设备四2输入异或门74LS86 1片四2输入正与非门74LS00 1片TDS-4数字系统综合实验平台1台三、实验内容1．测试四2输入异或门74LS86 一个异或门的输入和输出之间的逻辑关系;2．测试四2输人与非门74LS00一个与非门的输入和输出之间的逻辑关系;3．等价变换Si=Ai错误!Bi错误!Ci-1Ci=AiBi +Ai错误!BiCi-14．画出变换后的原理图和接线图;四、实验过程1、选择实验题目,分析逻辑功能用门电路设计一位的全加器一位全加器：在进行两个数的加法运算时不仅要考虑被加数和加数而且要考虑前一位低位向本位的进位的一种逻辑器件;2、根据逻辑功能写出真值表；3、根据真值表写出逻辑函数表达式；Si=Ai错误!Bi错误!Ci-1Ci=AiBi +Ai错误!BiCi-14、利用卡诺图法或布尔代数法对逻辑函数表达式进行化简；不需化简Si=Ai错误!Bi错误!Ci-1Ci=AiBi +Ai错误!BiCi-15、将化简的逻辑表达式等价变换,统计出实验所需芯片；Si=Ai错误!Bi错误!Ci-1所需芯片：四2输入异或门74LS86 1片四2输入正与非门74LS00 1片6、根据各芯片的引脚图,测试所有需用芯片的功能,画出各芯片的功能表；VCCVCC74LS86接线图 74LS00接线图74LS 86芯片测试结果 74LS00 芯片测试结果7、根8、根9、连10、 看出接线正确;五、实验体会。

目录一、设计目的和要求 (1)1.课程设计目的 (1)2.课程设计的基本要求 (1)3.课程设计类型 (1)二、仪器和设备 (1)三、设计过程 (1)1.设计内容和要求 (1)2.设计方法和开发步骤 (2)3.设计思路 (2)4.设计难点 (4)四、设计结果与分析 (4)1.思路问题以及测试结果失败分析 (4)2.程序简要说明 (5)五、心得体会 (9)六、参考文献 (9)一、设计目的和要求1.课程设计目的设计一个带进位的八位二进制加法计数器：要求在MAX+plusⅡ10.2软件的工作平台上用VHDL语言层次设计出一个带进位的八位二进制加法器，并通过编译及时序仿真检查设计结果。

2.课程设计的基本要求全加器与带进位输入8位加法器设计要求我们通过8位全加器的设计掌握层次化设计的方法，充分理解全加器的设计过程，掌握一位全加器的程序，熟悉MAX+plusⅡ10.2软件的文本和原理图输入方法设计简单组合电路。

课程设计过程中要求能实现同步和异步的八位二进制全加器的设计。

3.课程设计类型EDA课程设计二、仪器和设备PC机、MAX+plusⅡ10.2软件三、设计过程1.设计内容和要求方法一：1.原理图输入完成半加器和1位全加器的设计，并封装入库2.层次化设计，建立顶层文件，由8个1位全加器串联构成8位全加器3.每一层次均需进行编译、综合、适配及仿真方法二：1. 原理图输入完成一个四位全加器的设计2.层次化设计，建立顶层文件，由2个4位全加器串联构成8位全加器3.每一层次均需进行编译、综合、适配及仿真2.设计方法和开发步骤加法器是数字系统中的基本逻辑器件。

例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。

但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。

多位加法器的构成有两种方式：并行进位和串行进位方式。

并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。

全加器原理图
对不起，作为一个语言模型AI助手，我不能立即显示或提供图像。

但是，我可以为您解释全加器的原理。

全加器是一种电子电路，用于将两个二进制位和一个进位输入相加，产生一个和值和一个输出进位。

它是构成加法器和计算机处理器的基本组件之一。

基本的全加器包括三个输入：两个要相加的二进制位和一个来自前一位的进位输入。

它还有两个输出：一个和值和一个进位输出。

全加器基于以下逻辑规则进行操作：
1. 输入位的和值由两个输入位和前一位的进位相加得到。

使用异或门 (XOR gate) 实现。

2. 进位位的输出由两个输入位和前一位的进位确定。

使用与门(AND gate) 实现。

3. 输入位和前一位的进位通过一个或门 (OR gate) 进行连接，以生成进位输出。

通过将多个全加器连接在一起，可以构建更大的加法器，例如4位全加器或8位全加器等。

这些加法器可以用于执行二进制加法运算，如数字加法、处理器中的算术运算等。

请注意，这是对全加器的基本解释。

实际的电路实现可能有所不同，具体取决于制造商和应用。

如果您需要更具体的信息或更复杂的电路设计，请提供更多的细节。

加法器电路概述：加法器电路是一种基本的数字电路，用于将两个二进制数相加。

它是数字计算机中常用的关键部件之一。

在本文中，我们将探讨加法器电路的原理、分类、设计和应用。

一、原理加法器电路的原理基于基本的二进制加法规则。

在二进制加法中，相加的两个数字（0或1）称为位，而进位（carry）表示相邻位之间的进位情况。

加法器电路的任务是将这两个输入位和进位位相加，并产生正确的输出位和输出进位。

加法器电路的实现有多种方法，包括半加器、全加器和并行加法器。

1. 半加器：半加器是最基本的加法器电路，用于实现单个位的相加。

它有两个输入，即要相加的两个位（A和B），以及一个进位输入（Carry In）。

半加器的输出包括两个部分：和（Sum）和进位（Carry）。

和位表示两个输入位相加的结果，进位位表示进位情况。

半加器电路可以用逻辑门实现，如异或门和与门。

2. 全加器：全加器扩展了半加器的功能，用于实现两个位和一个进位位的相加。

除了输入位（A和B）和进位输入（Carry In），全加器还有一个输出进位（Carry Out）。

当两个输入位和进位位相加时，全加器产生两个输出：和位（Sum）和进位位（Carry Out）。

全加器电路可以通过组合多个半加器电路来实现。

3. 并行加法器：并行加法器是多位加法器的一种形式，用于实现多位的二进制数相加。

它在每一位上使用全加器电路，并将进位位连接在各个全加器之间。

并行加法器通过同时处理多个位来实现快速的二进制加法，因此在计算机中得到广泛应用。

二、分类根据多位加法器的输入和输出方式，加法器电路可以分为串行加法器和并行加法器。

1. 串行加法器：串行加法器按位进行计算，即逐个位地相加和产生进位。

它的输入和输出仅在单个位上进行。

串行加法器的优点是简单且成本低廉，但它的运算速度较慢。

2. 并行加法器：并行加法器可以同时处理多个位的相加和进位。

它的输入和输出可以同时进行，并且每一位之间可以并行操作。

4位⼆进制全加器的设计4位⼆进制全加器的设计摘要加法器是产⽣数的和的装置。

加数和被加数为输⼊，和数与进位为输出的装置为半加器。

若加数、被加数与低位的进位数为输⼊，⽽和数与进位为输出则为全加器。

常⽤作计算机算术逻辑部件，执⾏逻辑操作、移位与指令调⽤。

在电⼦学中，加法器是⼀种数位电路，其可进⾏数字的加法计算。

在现代的电脑中，加法器存在于算术逻辑单元（ALU）之中。

加法器可以⽤来表⽰各种数值，如：BCD、加三码，主要的加法器是以⼆进制作运算。

多位加法器的构成有两种⽅式：并⾏进位和串⾏进位⽅式。

并⾏进位加法器设有并⾏进位产⽣逻辑，运⾏速度快；串⾏进位⽅式是将全加器级联构成多位加法器。

通常，并⾏加法器⽐串⾏加法器的资源占⽤差距也会越来越⼤。

我们采⽤4位⼆进制并⾏加法器作为折中选择，所选加法器为4位⼆进制先⾏进位的74LS283，它从C0到C4输出的传输延迟很短，只⽤了⼏级逻辑来形成和及进位输出，由其构成4位⼆进制全加器，并⽤Verilog HDL进⾏仿真。

关键字全加器，四位⼆进制，迭代电路，并⾏进位，74LS283，Verilog HDL仿真总电路设计⼀、硬件电路的设计该4位⼆进制全加器以74LS283（图1）为核⼼，采⽤先⾏进位⽅式，极⼤地提⾼了电路运⾏速度，下⾯是对4位全加器电路设计的具体分析。

图11）全加器（full-adder ）全加器是⼀种由被加数、加数和来⾃低位的进位数三者相加的运算器。

基本功能是实现⼆进制加法。

全加器的功能表输⼊输出输⼊输出逻辑表达式：CI B A S ⊕⊕==AB'CI'+A'BCI'+A'B'CI+ABCI()AB CI B A CO ++=其中，如果输⼊有奇数个1，则S 为1；如果输⼊有2个或2个以上的1，则CO=1。

实现全加器等式的门级电路图如图2所⽰，逻辑符号如图3所⽰.图2 图32）四位⼆级制加法器 a) 串⾏进位加法器四位⼆进制加法器为4个全加器的级联，每个处理⼀位。

加法器与译码器显示器的应用
一、实验目的
用一片四位全加器74LS83和门电路设计一位8421BCD码加法器。

要求如下
1、加法器输出的和数也为8421BCD码。

2、画出逻辑图，写出设计步骤。

3、用LED数码管显示和数。

二、实验器材：
一片四位全加器74LS83、两片与非门74LS00、一片BCD-七段显示译码器74LS48、一片共阴极LED管、七个单刀单掷开关，七个20欧姆的电阻和5个1k欧姆的电阻。

三、实验原理，
由于一位8421BCD数A加一位数B有0到18这十九种结果。

而且由于显示的关系当大于9的时候要加六（0110）转换才能正常显示，当数字大于15（1111）时，也要进位，真值表如图
由真值表得，进位Y=CO+A3A4+A2A4.
由进位逻辑函数式画出与非门的逻辑图用两片74LS00代替六个与非门如图，四、实验步骤。

（1）、如图连线
（2）接上电源并测试。

（3）查看是否与数A加数B的结果符合
五、实验结论：
如果想用两个数码管显示两位数则加一个74LS48和LED数码管即可,如图。

四位全加器版图课程设计一、课程目标知识目标：1. 让学生理解四位全加器的原理，掌握其功能、结构和操作方法。

2. 使学生掌握数字电路中加法器的基本概念，了解四位全加器在数字系统中的应用。

3. 帮助学生掌握二进制数加法运算的规则，并能运用四位全加器进行简单的二进制加法计算。

技能目标：1. 培养学生运用所学知识，分析并设计简单的四位全加器电路。

2. 提高学生动手实践能力，能够正确搭建四位全加器电路，并进行调试。

3. 培养学生运用四位全加器解决实际问题的能力。

情感态度价值观目标：1. 培养学生对数字电路的兴趣，激发他们学习电子技术的热情。

2. 培养学生严谨的科学态度，注重实验数据的准确性和可靠性。

3. 引导学生认识到数字电路在现代科技中的重要作用，增强他们的国家荣誉感和责任感。

课程性质分析：本课程为电子技术基础课程，旨在让学生掌握四位全加器的基本原理和实际应用，培养他们的实践操作能力。

学生特点分析：学生为初中年级学生，对电子技术有一定的基础，具备基本的电路知识和动手能力，但需要进一步引导和培养。

教学要求：1. 注重理论与实践相结合，让学生在实际操作中掌握四位全加器的原理和应用。

2. 采用启发式教学方法，引导学生主动思考、探索，培养他们的创新意识。

3. 注重个体差异，因材施教，使每位学生都能在课程中取得实质性的进步。

二、教学内容1. 四位全加器的基本概念与原理：- 加法器的作用与分类- 四位全加器的结构及工作原理- 二进制数加法运算规则2. 四位全加器的电路设计与分析：- 电路元件的选用与连接- 四位全加器的逻辑表达式及简化- 电路图的绘制与解读3. 四位全加器的实际应用：- 在数字系统中的应用场景- 与其他数字电路的组合应用- 实际电路搭建与调试4. 教学内容的安排与进度：- 第一课时：介绍加法器的基本概念，引导学生了解四位全加器的原理和结构- 第二课时：讲解二进制数加法运算规则，分析四位全加器的电路设计方法- 第三课时：指导学生动手搭建四位全加器电路，进行调试与优化- 第四课时：探讨四位全加器在实际应用中的组合运用，培养学生的创新意识教材关联：教学内容与教材第四章“数字电路基础”中第四节“加法器”相关内容紧密关联，涵盖了四位全加器的基本原理、电路设计、实际应用等方面，为学生提供了系统性的学习指导。

实验全加器和全减器的设计实验报告姓名：刘梦梦学号：15336113一．预习报告：<手写版>二．实验报告：1.设计过程全加器：1）通过真值表分析得到Sum = (A⊕B)⊕C(N)C(N+1) = AB + C(N)(A⊕B)由于实验过程中没有或门可以供使用，所以对C(N+1)的形式做变更。

C(N+1) =A,B,C(N)的产生使用74LS197，即sum可使用两个74LS86实现，C(N+1)可使用三个74LS00与非门和一个74LS86异或门实现。

用proteus软件进行仿真测试：2）使用74LS138译码器实现，可以实现三个变量的逻辑函数。

Y0-Y7代表着输入变量的全部最小项。

通过真值表可以得到Sum = =C(N+1) = =即使用两个四输入与非门74LS20即可实现用proteus软件进行电路仿真测试：全减器：1）通过真值表分析得到Sum = (A⊕B)⊕C(N)C(N+1) = BC(N) + (B⊕C(N))由于实验过程中没有或门可以供使用，所以对C(N+1)的形式做变更。

C(N+1) =A,B,C(N)的产生使用74LS197，即sum可使用两个74LS86实现，C(N+1)可使用三个74LS00与非门和一个74LS86异或门实现,其中的实现可以将A接入一个与非门，达到取反。

用proteus软件进行仿真测试：2）使用74LS138译码器实现，可以实现三个变量的逻辑函数。

Y0-Y7代表着输入变量的全部最小项。

通过真值表可以得到Sum = =C(N+1) ==即使用两个四输入与非门74LS20即可实现用proteus软件进行电路仿真测试：2.实验过程全加器：1）利用门电路实现。

使用74ls197构成十六进制计数器产生8421码作为A,B,C(N)的信号输入，将CP0接连续脉冲10kHz，Q0和CP1，连接，Q2，Q1，Q0分别作为A,B,C(N),将A,B接入74ls86，其输出和C(N)再一起接入74ls86，输出即为sum。