1．将设计的系统或电路按照EDA开发软件要求的某种形式表示出来，并送入计算机的过程称为（ 1 ）。
①设计输入②设计输出③仿真④综合
2．VHDL属于（ 2 ）描述语言。
①普通硬件②行为③高级④低级
3．在设计处理过程中，可产生供器件编程使用的数据文件，对于FPGA来说是产生（ 2 ）文件。
①熔丝图②位流数据③图形④仿真
5．在EDA 工具中，能将硬件描述语言转化为硬件电路的重要工具软件称为（ 2 ）。
①仿真器②综合器③适配器④下载器
6、在下列可编程逻辑器件中，属于易失性器件的是（ C ）。
A、PROM
B、CPLD
C、FPGA
D、PAL
7、以下四种PLD器件那个不是非易失型的（ D ）.
A、PROM
B、EPLD
C、EEPROM
D、基于SRAM编程元件
8、以下选项中其结构是由可编程与阵列和可编程或阵列构成的是（ C ）？
A、PROM
B、PLA
C、PLA
D、GAL
9、一下编程软件不是用浮栅编程技术的是（ D ）
A、EPROM
B、EEPROM
C、FLASH
D、PROM
10、将由综合器产生的网表文件配置于指定的目标器件中，并产生最终的可下载文件的是（ B ）？
A、综合器
B、适配器
C、下载器
D、编程
11.不属于IP模块类型的是（D）
A 固核
B 软核
C 硬核
D 黑核
12.下类属于功能彷真的是（D）
A 考虑信号的时延B考虑信号的大小C 考虑信号的规律D不考虑信号的时延
13.下类不属于简单PLD的是（B）
A PLA
B PROM
C PAL
D GAL
14、EDA技术发展的第二阶段是（B）
A、CAD
B、CAE
C、EDA
D、PLD
15、（B）指的是以版图形式实现的设计模块。
A、软核
B、硬核
C、固核
D、散核
16、可编程逻辑阵列是（C）
A、PROM
B、PAL
C、PLA
D、GAL
17、查找表的原理类似于ROM，其物理结构是静态存储器（SRAM），N个输入项的逻辑函数可以由一个（A）位容量的SRAM来实现。
A、2N
B、21-N
C、21+N
D、2N-1
18、Quartus Ⅱ进行EDA设计开发过程中的综合、适配属于（D）步骤中。
A、设计输入
B、仿镇
C、编程与验证
D、编译
19．在设计输入完成之后，应立即对设计文件进行（ 2 ）。
①编辑②编译③功能仿真④时序仿真
20．在C语言的基础上演化而来的硬件描述语言是（ 2 ）
①VHDL ②V erilog HDL ③AHL ④CPUL 21．基于硬件描述语言HDL的数字系统设计目前最常用的设计法称为（ 2 ）设
计法。
①自底向上②自顶向下③积木式④顶层
22、VHDL运算符优先级的说法正确的是 C
A. 逻辑运算的优先级最高
B. 关系运算的优先级最高
C. 逻辑运算的优先级最低
D. 关系运算的优先级最低
23、如果a=1,b=0，则逻辑表达式（a AND b）OR（NOT b AND a）的值是 B
A. 0
B. 1
C. 2
D. 不确定
24、MAX+PLUSII的设计文件不能直接保存在 B
A．硬盘 B. 根目录 C. 文件夹 D. 工程目录
25、下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程： A
A.原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试
B.原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试；
C.原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；
D.原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试
26、下面哪一个可以用作VHDL中的合法的实体名 D
A. OR
B. V ARIABLE
C. SIGNAL
D. OUT1
27.下列说法错误的是（D）
A EDA技术的设计中有两种思路即自顶向下和自底向上
B IP和是指完成某种功能的模块
C IP分为硬核软核固核
D ＰＬＤ是全定制器件ＡＳＩＣ是半定制器件
28.下列有关仿真的叙述正确的是（D）
A 仿真分为功能仿真和延时仿真
B 功能仿真又称后仿真
C 功能仿真考虑时延因素
D 功能仿真和适配无关
29.下列有关PLD器件的说法正确的是（B）
A GAL属于高密度PLD器件
B PAL，PLA，GAL，CPLD均属于阵列结构
C PAL的与阵列是固定的或阵列是可编程的
D PROMA是一种存储器而不是PLD
30.下面哪个是可编程逻辑阵列（D）
A，PROM B，PLA
C，GAL D，PAL
31，下面哪个不是浮栅编程元件？（D）
A，EPROM B，EEPROM
C，闪速存储器D，SRAM
32、可编程逻辑器件包括简单PLD和复杂PLD，复杂PLD是由简单PLD发展来的，下列属于复杂PLD的可编程逻辑器件的是(C )
A.FPGA；
B.PLA；
C.PAL；
D.GAL。
33、下列不属于EDA工具主要组成模块的是( C)
A.设计输入编辑器
B.访真器
C.适配器
D.控制器
34、使用FPGA/CPLD芯片是实现EDA技术的主要途径，下列说法错误的是(A )
A.设计不需要硬件测试，只需要时序仿真就能完成设计。
B.具有极大的灵活性和通用性；
C.维护简单，可靠性好；
D.FGPA/CPLD设计直接面向用户；
35、在设计处理过程中，可产生供器件编程使用的数据文件，对于CPLD来说是产生(A )文件。
A.熔丝图
B.位流数据
C.图形
D.仿真
36.下列不属于数字系统特征的是：（B）
A.经济性
B.大型化C高速度 D 智能化
37.下列说法正确的是（B）
A软核指的是在寄存器级或门级对电路功能用原理图设计方法。
B硬核指的是以版图形式实现的设计模块。
C固核是完成了分散的模块。
D软核可靠性高，能确保性能，硬核使用灵活，但其可预测性差。
38.下列分类说法错误的是（B）
A按集成度分，简单的可编程逻辑器件包括PROM,PLA,CPLD和HDPLD
B按集成度分，复杂的可编程逻辑器件包括CPLD和HDPLD
C基于乘积项结构的器件：PROM,PLA,PAL,GAL,CPLD
D基于查找表结构的器件：FPGA
39. 现场可编程门阵列（C）
A.OLMC
B.CPLD
C.FPGA
D.PLA
40.下面对EDA技术的说法，错误的是（C ）？
现如今，无论是设计集成电路还是设计普通电子电路，没有EDA，都难以完成。EDA技术的使用包括电子工程师进行电子系统开发的全过程，以及进行开发设计涉及的各方面。
EDA技术可以确切地分为系统级，寄存器传输级，门级和版图级。
从一定角度来看，EDA技术包括电子电路设计的各个领域。
41. 目前的EDA工具最高只能接受（C ）描述的HDL文件进行逻辑综合。
A. 行为级或系统级
B. 系统级或门级
C. 行为级或寄存器传输级
D. 寄存器传输级或系统级
42. 下面关于说法错误的是（ B ）
A．综合是指将较高层次的设计描述动作转化为较低层次描述的过程。
B. 一般综合可器由ＦＰＧＡ或ＣＰＬＤ生产厂家提供，适配器可由第三方公司提供
C. 不考虑信号延时等因素的仿真称为功能仿真
D．常用的编程方式有：系统编程，用专用的编程器编程
43.下面哪种器件有特殊的输出逻辑宏单元OLMC?( D )
A.PROM
B.PLA
C.PAL
D.GAL
44.扫描技术是用来 A
A 测试高密度器件的
B 编程高密度器件的
C读取高密度器件数据的 D 改写高密度器件数据的
45.以下格式文件属于CPLD编程的是（D）
A.SOF
B.JAM
C.BIT
D.POF
46．以下选项中全部可多次编程的是（C）
A. PROM PAL GAL
B. PLA GAL CPLD
C. GAL CPLD FPGA
D. PLA PAL PROM
47. 下列说法正确的是（B）
A. 功能仿真叫后仿真，时序仿真叫前仿真
B．功能仿真与适配无关，时序仿真与适配有关
C．CPLD器件的下载称为配置，FPGA器件的下载称为编程
D．综合有时也称为结构综合器
48 . OLMC的中文意思是（D）
A.内部逻辑宏单元
B.可编程逻辑块
C.可编程逻辑阵列
D.输出逻辑宏单元
49、大规模可编程器件主要有CPLD和FPGA两类，其中CPLD通过（ A ）实现其逻辑功能。
A 可编程乘积项逻辑；
B 查找表(LUT)
C 输入缓冲
D 输出缓冲
50、在VHDL中，一个设计实体可以拥有一个或多个 D
A. 设计实体
B. 结构体
C. 输入
D. 输出
51、在EDA工具中，能完成在目标系统器件上布局布线软件称为（C ）
A.仿真器
B.综合器
C.适配器
D.下载器
52、基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→__A__→综合→适配→____B____→编程下载→硬件测试。P14
A. 功能仿真
B. 时序仿真
C. 逻辑综合
D. 配置
53.综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，___D___是错误的。
A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；
B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；
C. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。
D. 综合是纯软件的转换过程，与器件硬件结构无关；
54.CPLD结构上主要以（a）结构为主构成。
a.与或阵列
b.与阵列
c.或阵列 d .非阵列
55.EDA技术发展的早期阶段是（a）
a.CAD阶段
b.CAE阶段
c.EDA阶段
d.PDA阶段
56..FPGA器件是基于（a）结构的
a.SRAM
b.RAM
c.ROM
d.PROM
57..Quartus2 新建输入源文件类型应选择（b）
a.edif file
b.block diagram
c.VHDL FILE
d.AHDL file
58.从系统设计入手，在顶层进行功能方框图划分和结构设计的称为（a）。
a.自顶向下设计
b.自底向上设计
c.IP复用设计
d.数字系统设计
59.在PLD中陈列图如下所示，其逻辑表达式为（B）．
A、F=A+B+C
B、F=A+C
C、F=A·C
D、F=A·B·C·D
60.目前的EDA工具最高只能接受行为级或（C）
A.版图级
B.门级
C.寄存传输级
D.系统级
61.（B ）指的是在寄存器级或门级对电路功能用HDL进行描述，表现为VHDL 或V erilog HDL代码.
A.硬核
B. 软核
C.固核
D. IP核
62.( A )指的是将较高层次的设计描述自动转化为较低层次描述的过程.
A.综合
B.适配
C.仿真
D.编程
63.基于乘积项结构的PLD器件是根据（C）分类的。
A.按集成度分类
B.按编程特点分类
C.按结构特点分类
D.按工艺特点分类
64.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_____D__。
A. 器件外部特性
B. 器件的综合约束
C. 器件外部特性与内部功能
D. 器件的内部功能
65.原理图是（A ）的表达方式。
A.图形化
B.数字化
C.实体化D形象化
66..（C ）是一种用文本形式来描述和设计电路的语言。
A.PLD
B.EDA
C.HDL
D.OLMC
67.OLMC主要由（D ），1个D触发器，2个数据选择器（MUX）和一个输出缓冲器构成。
A.与门
B.或非门
C.异或门
D.或门
68.ASIC是在（B ）的基础上实现芯片的。
A.子片B母片C集成电路板 D.硬件乘法器
69.SPLD包括（Ｃ）四类器件。
A.PROM,PLA,PAL,PLD
B.PROM,PLA,EDA,GAL
C.PROM,PLA,PAL,GAL
D.PROM,HDL,PAL,GAL
70.以下说法错误的是 B
A.行为综合：从算法表示、行为描述转换到寄存器传输级（RTL）
B.逻辑综合：RTL级描述转换到逻辑门级（包括触发器）
C.版图综合或结构综合：从逻辑门表示转换到版图表示，或转换到PLD器件的配置网表表示
D.综合器是人工实现上述转换的软件工具，是能将原理图或HDL语言描述的电路功能转化为具体电路结构网表的工具
71.下列哪一个不属于Top-down设计方式？D
A.行为级与RTL级的设计B功能仿真C综合D分模块
72.下列属于可多次编程器件是？B
A PROM
B FRGA
C PLA
D PAL
73.下列哪一个不是综合的形式？D
A行为综合B逻辑综合C版图综合D方法综合
74.哪一个不是PLD的发展趋势？A向大规模、高集成度方向发展B向低电压、低功耗的方向发展C向模数分离的可编程方向发展D向告诉可预测延时的方向发展
Experiment 2 Designing Number Comparer 实验目的： 熟悉QuartusII 的开发环境 熟练掌握编程开发流程 学习VHDL 的基本语法 学习VHDL 编程设计 实验内容：数值比较器设计 实验要求：熟练掌握QuartusII 开发环境下对可编程逻辑器件进行程序化设计的整套流程 设计输入使用插入模板 （Insert Template ） 在QuartusII 开发环境下对设计程序进行时序仿真 将生成的配置文件下载到实验板，进行最终的实物测试验证 实验原理：根据两位二进制数的大小得到对应的比较结果，其电路示意图及电路特性表为： 比较器特性表 比较器电路示意图 实验报告内容要求： （1） 实验目的； （2） 实验内容； （3） 实验要求； （4） 实验原理； （5） 程序编写； （6） 程序编译（首先选择器件具体型号）； （7） 功能仿真和芯片时序仿真； （8） 芯片引脚设定； （9） 适配下载结果及结论。 Number Comparer A(3..0) B(3..0) In_s In_l In_e Yl Ye Ys Y
Experiment 3 Designing 8 to1-Multiplxer 实验目的：熟悉QuartusII的开发环境 熟练掌握编程开发流程 学习VHDL的基本语法 学习VHDL编程设计 实验内容：八选一数据选择器设计。 实验要求：熟练掌握QuartusII开发环境下对可编程逻辑器件进行程序化设计的整套流程设计输入使用插入模板（Insert Template） 在QuartusII开发环境下对设计程序进行时序仿真 将生成的配置文件下载到实验板，进行最终的实物测试验证 实验原理： 电路功能表及其电路外部符号如下： 电路功能表 实验报告内容要求： （1）实验目的； （2）实验内容； （3）实验要求； （4）实验原理； （5）程序编写； （6）程序编译（首先选择器件具体型号）； （7）功能仿真和芯片时序仿真； （8）芯片引脚设定； （9）适配下载结果及结论。
. 数字钟设计实验报告 专业:通信工程 :王婧 班级:111041B 学号:111041226 .
数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １
一、前言 此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。 ２
二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成） 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生器、“时、 ３
(此文档为word格式，下载后您可任意编辑修改！) 1.1将下列各式写成按权展开式： （352.6）10=3×102+5×101+2×100+6×10-1 （101.101）2=1×22+1×20+1×2-1+1×2-3 （54.6）8=5×81+54×80+6×8-1 （13A.4F）16=1×162+3×161+10×160+4×16-1+15×16-2 1.2按十进制0~17的次序，列表填写出相应的二进制、八进制、十六进制数。 解：略 解：分别代表28=256和210=1024个数。 （1750）8=（1000）10 （3E8）16=（1000）10 1.5将下列各数分别转换为二进制数：（210）8，（136）10，（88）16 1.6将下列个数分别转换成八进制数：（111111）2，（63）10，（3F）16 解：结果都为（77）8 解：结果都为（FF）16 1.8转换下列各数，要求转换后保持原精度： （0110.1010）余3循环BCD码=（1.1110）2 1.9用下列代码表示（123）10，（1011.01）2： 解：（1）8421BCD码： （123）10=（0001 0010 0011）8421BCD （1011.01）2=（11.25）10=（0001 0001.0010 0101）8421BCD （2）余3 BCD码 （123）10=（0100 0101 0110）余3BCD （1011.01）2=（11.25）10=（0100 0100.0101 1000）余3BCD （1）按二进制运算规律求A+B，A-B，C×D，C÷D， （2）将A、B、C、D转换成十进制数后，求A+B，A-B，C×D，C÷D，并将结果与（1）进行比较。 A-B=（101011）2=（43）10 C÷D=（1110）2=（14）10 （2）A+B=（90）10+（47）10=（137）10 A-B=（90）10-（47）10=（43）10 C×D=（84）10×（6）10=（504）10 C÷D=（84）10÷（6）10=（14）10 两种算法结果相同。
数字钟设计实验报告 专业:通信工程 姓名:王婧 班级:111041B 学号:111041226
数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １
一、前言 此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。 ２
二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成） 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生 ３
北京邮电大学 数字电路与逻辑设计实验 实验报告 实验名称：QuartusII原理图输入 法设计与实现 学院：北京邮电大学 班级： 姓名： 学号：
一．实验名称和实验任务要求 实验名称：QuartusII原理图输入法设计与实现 实验目的：⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。 ⑵掌握QuartusII图形模块单元的生成与调用； ⑶熟悉实验板的使用。 实验任务要求：⑴掌握QuartusII的基础上，利用QuartusII用逻辑 门设计实现一个半加器，生成新的半加器图像模 块。 ⑵用实验内容（1）中生成的半加器模块以及逻辑门 实现一个全加器，仿真验证其功能，并能下载到实 验板上进行测试，要求用拨码开关设定输入信号， 发光二级管显示输出信号。 ⑶用3线—8线译码器（74L138）和逻辑门实现要求 的函数：CBA F+ C + =,仿真验证其 + B C B A A A B C 功能，，并能下载到实验板上进行测试，要求用拨 码开关设定输入信号，发光二级管显示输出信号。二．设计思路和过程 半加器的设计实现过程：⑴半加器的应有两个输入值，两个输出值。 a表示加数，b表示被加数，s表示半加和， co表示向高位的进位。
⑵由数字电路与逻辑设计理论知识可知 b a s ⊕=;b a co ?= 选择两个逻辑门：异或门和与门。a,b 为异 或门和与门的输入，S 为异或门的输出，C 为与门的输出。 (3)利用QuartusII 仿真实现其逻辑功能， 并生成新的半加器图形模块单元。 (4)下载到电路板，并检验是否正确。 全加器的设计实现过程：⑴全加器可以由两个半加器和一个或门构 成。全加器有三个输入值a,b,ci ，两个输 出值s,co ：a 为被加数，b 为加数，ci 为低 位向高位的进位。 ⑵全加器的逻辑表达式为： c b a s ⊕⊕= b a ci b a co ?+?⊕=)( ⑶利用全加器的逻辑表达式和半加器的逻 辑功能，实现全加器。 用3线—8线译码器（74L138）和逻辑门设计实现函数 CBA A B C A B C A B C F +++= 设计实现过程：⑴利用QuartusII 选择译码器（74L138）的图形模块
电子科技大学《数字秒表课程设计》 姓名: xxx 学号： 学院： 指导老师：xx
摘要 EDA技术作为电子工程领域的一门新技术，极大的提高了电子系统设计的效率和可靠性。文中介绍了一种基于FPGA在ISE10.1软件下利用VHDL语言结合硬件电路来实现数字秒表的功能的设计方法。采用VHDL硬件描述语言，运用ModelSim等EDA仿真工具。该设计具有外围电路少、集成度高、可靠性强等优点。通过数码管驱动电路动态显示计时结果。给出部分模块的VHDL源程序和仿真结果,仿真结果表明该设计方案的正确,展示了VHDL语言的强大功能和优秀特性。 关键词：FPGA, VHDL, EDA, 数字秒表
目录 第一章引言 (4) 第二章设计背景 (5) 2.1 方案设计 (5) 2.2 系统总体框图 (5) 2.3 -FPGA实验板 (5) 2.4 系统功能要求 (6) 2.5 开发软件 (6) 2.5.1 ISE10.1简介 (6) 2.5.2 ModelSim简介 (6) 2.6 VHDL语言简介 (7) 第三章模块设计 (8) 3.1 分频器 (8) 3.2 计数器 (8) 3.3 数据锁存器 (9) 3.4 控制器 (9) 3.5 扫描控制电路 (10) 3.6 按键消抖电路 (11) 第四章总体设计 (12) 第五章结论 (13) 附录 (14)
第一章引言 数字集成电路作为当今信息时代的基石，不仅在信息处理、工业控制等生产领域得到普及应用，并且在人们的日常生活中也是随处可见，极大的改变了人们的生活方式。面对如此巨大的市场，要求数字集成电路的设计周期尽可能短、实验成本尽可能低，最好能在实验室直接验证设计的准确性和可行性，因而出现了现场可编程逻辑门阵列FPGA。对于芯片设计而言，FPGA的易用性不仅使得设计更加简单、快捷，并且节省了反复流片验证的巨额成本。对于某些小批量应用的场合，甚至可以直接利用FPGA实现，无需再去订制专门的数字芯片。文中着重介绍了一种基于FPGA利用VHDL硬件描述语言的数字秒表设计方法，在设计过程中使用基于VHDL的EDA工具ModelSim对各个模块仿真验证，并给出了完整的源程序和仿真结果。
数字电路与逻辑设计实验报告实验七计数器的设计 ：黄文轩 学号：17310031 班级：光电一班
一、实验目的 熟悉J-K触发器的逻辑功能，掌握J-K触发器构成异步计数器和同步计数器。 二、实验器件 1.数字电路实验箱、数字万用表、示波器。 2.虚拟器件: 74LS73，74LS00, 74LS08, 74LS20 三、实验预习 1. 复习时序逻辑电路设计方法 ①根据设计要求获得真值表 ②画出卡诺图或使用其他方式确定状态转换的规律 ③求出各触发器的驱动方程 ④根据已有方程画出电路图。 2. 按实验内容设计逻辑电路画出逻辑图 Ⅰ、16进制异步计数器的设计 异步计数器的设计思路是将上一级触发器的Q输出作为下一级触发器的时钟信号，置所有触发器的J-K为1，这样每次到达时钟下降沿都发生一次计数，每次前一级 触发器从1变化到0都使得后一级触发器反转，即引发进位操作。 画出由J-K触发器组成的异步计数器电路如下图所示：
使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位 触发器的输出，以及时钟信号。： 可以看出电路正常执行16进制计数器的功能。 Ⅱ、16进制同步计数器的设计 较异步计数器而言，同步计数器要求电路的每一位信号的变化都发生在相同的时间点。
因此同步计数器各触发器的时钟脉冲必须是同一个时钟信号，这样进位信息就要放置在J-K 输入端，我们可以把J-K端口接在一起，当时钟下降沿到来时，如果满足进位条件(前几位触发器输出都为1)则使JK为1，发生反转实现进位。 画出由J-K触发器和门电路组成的同步计数器电路如下图所示 使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位触发器的输出，计数器进位输出，以及时钟信号。：
verilog数字系统设计教程习题答案 第二章 1.Verilog HDL 既是一种行为描述语言，也是一种结构描述语言。如果按照一定的规则和风格编写代码，就可以将功能行为模块通过工具自动转化为门级互联的结构模块。这意味着利用Verilog语言所提供的功能，就可以构造一个模块间的清晰结构来描述复杂的大型设计，并对所需的逻辑电路进行严格的设计。 2.模块的基本结构由关键词module和endmodule构成。 3.一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用 Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。 4.Verilog HDL和VHDL作为描述硬件电路设计的语言，其共同的特点在于：能 形式化地抽象表示电路的结构和行为、支持逻辑设计中层次与领域的描述、可借用高级语言的精巧结构来简化电路的描述、具有电路仿真与验证机制以保证设计的正确性、支持电路描述由高层到低层的综合转换、硬件描述与实现工艺无关（有关工艺参数可通过语言提供的属性包括进去）、便于文档管理、易于理解和设计重用。 5.不是 6.将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组 合装配的过程。 7.综合工具可以把HDL变成门级网表。这方面Synopsys工具占有较大的优势，它的Design Compile是作为一个综合的工业标准，它还有另外一个产品叫Behavior Compiler，可以提供更高级的综合。 另外最近美国又出了一个软件叫Ambit，据说比Synopsys的软件更有效，可以 综合50万门的电路，速度更快。今年初Ambit被Cadence公司收购，为此Cadence 放弃了它原来的综合软件Synergy。随着FPGA设计的规模越来越大，各EDA公 司又开发了用于FPGA设计的综合软件，比较有名的有：Synopsys的FPGA Express，Cadence的Synplity， Mentor的Leonardo，这三家的FPGA综合软件占了市场的绝大部分。 8.整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件 进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。用于适配，适配将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。
常用数字仪表的使用 实验内容： 1.参考“仪器操作指南”之“DS1000操作演示”，熟悉示数字波器的使用。 2.测试示波器校正信号如下参数：（请注意该信号测试时将耦合方式设置为直流耦合。 峰峰值（Vpp），最大值（Vmax），最小值（Vmin）， 幅值（Vamp），周期（Prd），频率（Freq） 顶端值（Vtop），底端值（Vbase），过冲（Overshoot）, 预冲（Preshoot），平均值（Average），均方根值（Vrms），即有效值 上升时间（RiseTime），下降时间（FallTime），正脉宽（+Width）, 负脉宽（-Width），正占空比（+Duty），负占空比（-Duty）等参数。 3.TTL输出高电平>2.4V，输出低电平<0.4V。在室温下，一般输出高电平是3.5V，输出低 电平是0.2V。最小输入高电平和低电平：输入高电平>=2.0V，输入低电平<=0.8V。 请采用函数信号发生器输出一个TTL信号，要求满足如下条件： ①输出高电平为3.5V，低电平为0V的一个方波信号； ②信号频率1000Hz； 在示波器上观测该信号并记录波形数据。
集成逻辑门测试（含4个实验项目） （本实验内容选作） 一、实验目的 （1）深刻理解集成逻辑门主要参数的含义和功能。 （2）熟悉TTL 与非门和CMOS 或非门主要参数的测试方法，并通过功能测试判断器件好坏。 二、实验设备与器件 本实验设备与器件分别是： 实验设备：自制数字实验平台、双踪示波器、直流稳压电源、数字频率计、数字万用表及工具； 实验器件：74LS20两片，CC4001一片，500Ω左右电阻和10k Ω左右电阻各一只。 三、实验项目 1．TTL 与非门逻辑功能测试 按表1-1的要求测74LS20逻辑功能，将测试结果填入与非门功能测试表中（测试F=1、0时，V OH 与V OL 的值）。 2．TTL 与非门直流参数的测试 测试时取电源电压V CC =5V ；注意电流表档次，所选量程应大于器件电参数规范值。 （1）导通电源电流I CCL 。测试条件：输入端均悬空，输出端空载。测试电路按图1-1（a ）连接。 （2）低电平输入电流I iL 。测试条件：被测输入端通过电流表接地，其余输入端悬空，输出空载。测试电路按图1-1（b ）连接。 （3）高电平输入电流I iH 。测试条件：被测输入端通过电流表接电源（电压V CC ），其余输入端均接地，输出空载。测试电路按图1-1（c ）连接。 （4）电压传输特性。测试电路按图1-2连接。按表1-2所列各输入电压值逐点进行测量，各输入电压值通过调节电位器W 取得。将测试结果在表1-2中记录，并根据实测数据，做出电压传输特性曲线。然后，从曲线上读出V OH ，V OL ，V on ，V off 和V T ，并计算V NH ，V NL 等参数。 表1-1 与非门功能测试表
数字电路与系统设计实验报告 学院： 班级： 姓名：
实验一基本逻辑门电路实验 一、实验目的 1、掌握TTL与非门、与或非门和异或门输入与输出之间的逻辑关系。 2、熟悉TTL中、小规模集成电路的外型、管脚和使用方法。 二、实验设备 1、二输入四与非门74LS00 1片 2、二输入四或非门74LS02 1片 3、二输入四异或门74LS86 1片 三、实验内容 1、测试二输入四与非门74LS00一个与非门的输入和输出之间的逻辑关系。 2、测试二输入四或非门74LS02一个或非门的输入和输出之间的逻辑关系。 3、测试二输入四异或门74LS86一个异或门的输入和输出之间的逻辑关系。 四、实验方法 1、将器件的引脚７与实验台的“地（GND）”连接，将器件的引脚１４与实验台的十5Ｖ连接。 2、用实验台的电平开关输出作为被测器件的输入。拨动开关，则改变器件的输入电平。 3、将被测器件的输出引脚与实验台上的电平指示灯(LED)连接。指示灯亮表示输出低电平（逻辑为０），指示灯灭表示输出高电平（逻辑为1）。 五、实验过程 1、测试74LS00逻辑关系 （1）接线图（图中Ｋ1、Ｋ2接电平开关输出端，LED0是电平指示灯） （2）真值表 2、测试74LS02逻辑关系
（1）接线图 （2）真值表 3、测试74LS86逻辑关系接线图 （1）接线图 （2）真值表 六、实验结论与体会 实验是要求实践能力的。在做实验的整个过程中，我们首先要学会独立思考，出现问题按照老师所给的步骤逐步检查，一般会检查处问题所在。实在检查不出来，可以请老师和同学帮忙。
实验二逻辑门控制电路实验 一、实验目的 1、掌握基本逻辑门的功能及验证方法。 2、掌握逻辑门多余输入端的处理方法。 3、学习分析基本的逻辑门电路的工作原理。 二、实验设备 1、基于CPLD的数字电路实验系统。 2、计算机。 三、实验内容 1、用与非门和异或门安装给定的电路。 2、检验它的真值表，说明其功能。 四、实验方法 按电路图在Quartus II上搭建电路，编译，下载到实验板上进行验证。 五、实验过程 1、用３个三输入端与非门IC芯片74LS10安装如图所示的电路。 从实验台上的时钟脉冲输出端口选择两个不同频率（约7khz和14khz）的脉冲信号分别加到X0和X1端。对应B和S端数字信号的所有可能组合，观察并画出输出端的波形，并由此得出S和B（及/Ｂ）的功能。 2、实验得真值表
实验一QuartusⅡ9.1软件的使用 一、实验目的： 1、通过实现书上的例子，掌握QUARTUSII9.1软件的使用； 2、编程实现3-8译码电路以掌握VHDL组合逻辑的设计以及QUARTUSII9.1软件的使用。 二、实验流程： 1、仔细阅读书上的操作指南，学会在QuartusⅡ9.1中创建新的工程，创建过程如下所示： 1）、建立新设计项目： ①启动QuartusⅡ9.1软件，在软件的管理器窗口选File下拉菜单，即File→New Project Wizard，则出现新建工程向导窗口。如下所示： ②点击Next按钮，将弹出新建工程设置窗口，如下图所示。在新建工程设置窗口中设置好工程的存放路径、工程名称等。
③点击Next进入添加文件窗口，如下图。由于尚未创建文件，跳过该步骤。 ④点击Next按钮，进入选择目标芯片窗口。在这里我们选择Cyclone系列的EP1C6Q240C8，如下图：
⑤点击Next按钮，进入EDA工具设置窗口，通常选择默认的“None”，表示选择QuartusⅡ自带的仿真器和综合器。如下图： ⑥点击Next按钮，弹出New Project Wizard概要对话框，在这个窗口中列出了所有前面设置的结果。若有错误则点击Back回去修改，否则点击Finish结束，即完成新工程的设定工作。如下图：
2）、文本设计输入： ①在QuartusⅡ主界面菜单栏中选择File下拉菜单中的New，弹出新建设计文件窗口，选择VHDL File项，点击OK按钮即可打开VHDL文本编辑窗口，其默认文件名为“Vhdl.vhd”。 ②出现文本编辑窗口后，我们可以直接在空白界面中键入所设计的VHDL文本。这时我们将书本中的程序输入到文本编辑环境中去。程序如下： library IEEE; use IEEE.std_logic_1164.all; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity count10 is port(clk,load,en:in std_logic; data_in:in std_logic_vector(3 downto 0); seg:out std_logic_vector(6 downto 0)); end count10; architecture beha of count10 is signal qout:std_logic_vector(3 downto 0); signal q_temp:std_logic_vector(3 downto 0); begin process(clk,load) begin
东南大学自动化学院 《数字系统课程设计》 专业综合设计报告 姓名：_________________________ 学号: 专业：________________________ 实验室: 组别：______________________同组人员： 设计时间：年月日 评定成绩： _____________________ 审阅教师:
一.课程设计的目的与要求 二.原理设计 三.架构设计 四.方案实现与测试 五.分析与总结
专业综合设计的目的与要求（含设计指标） 主干道与乡村公路十字交叉路口在现代化的农村星罗棋布，为确保车辆安全、迅速地通过， 在交叉路口的每个入口处设置了红、绿、黄三色信号灯。红灯禁止通行；绿灯允许通行；黄 灯亮则给行驶中的车辆有时间行驶到禁行线之外。 主干道和乡村公路都安装了传感器， 检测 车辆通行情况，用于主干道的优先权控制。 设计任务与要求 （1）当乡村公路无车时，始终保持乡村公路红灯亮，主干道绿灯亮。 （2）当乡村公路有车时，而主干道通车时间已经超过它的最短通车时间时，禁止主干道通 行，让乡村公路通行。主干道最短通车时间为 25s 。 （3）当乡村公路和主干道都有车时，按主干道通车 25s ，乡村公路通车 16s 交替进行。 （ 4）不论主干道情况如何，乡村公路通车最长时间为 16s 。 （5）在每次由绿灯亮变成红灯亮的转换过程中间，要亮 5s 时间的黄灯作为过渡。 （6）用开关代替传感器作为检测车辆是否到来的信号。用红、绿、黄三种颜色的发光二极 管作交通灯。 要求显示时间，倒计时。 . 原理设计（或基本原理） HDL 语言，用ONEHOTI 犬态机编码表示交通灯控制器的四个状态（状态 0010，状态三： 0100，状态四： 1000）： 设置两个外部控制条件：重置（ set ）；乡村干道是否有车（ c —— c=1 表示无车； c=0 表示有 车） 设置一个内部控制条件： 时间是否计满 （ state —— state=0 表示计数完成； state=1 表示计 数没有完成） 本设计采用 Verilog ： 0001，状态二： 主干道红灯，显示 5 秒；乡村干道黄灯，显示 5 秒——（ 0001） 主干道红灯，显示 21 秒；乡村干道绿灯，显示 16 秒——（ 0010） 主干道黄灯，显示 5 秒；乡村干道红灯，显示 5 秒——（ 0100） 主干道绿灯，显示 25 秒；乡村干道红灯，显示 30 秒——（ 1000）
多周期MIPS微处理器设计 一、实验目的 （1）、熟悉MIPS指令系统。 （2）、掌握MIPS多周期微处理器的工作原理和实现方法。 （3）、掌握控制器的微程序设计方法。 （4）、掌握MIPS多周期微处理器的测试方法。 （5）、了解用软件实现数字系统设计的方法。 二、实验任务 设计一个32位MIPS多周期微处理器，具体的要求如下： 1、至少运行下列的6类32条MIPS指令。 （1）、算术逻辑指令：ADD、ADDU、SUB、SUBU、ADDI、ADDIU。 （2）、逻辑运算指令：AND、OR、NOR、XOR、ANDI、ORI、XORI、SLT、SLTU、SLTI、SLTIU。 （3）、位移指令：SLL、SLLV、SRL、SRLV、SRA。 （4）、条件分支指令：BEQ、BNE、BGEZ、BGTZ、BLEZ、BLTZ。 （5）、无条件跳转指令：J、JR。 （6）、数据传送指令：LW、SW。 2、在XUP Virtex-2 Pro开发系统中实现该32位MIPS多周期微处理器，要求运行速度（CPU 工作时钟）大于25MHz。 三、实验设备 1、装有ISE、Modelsim SE和Chipscope Pro软件的计算机。 2、XUP Virtex-2 pro开发系统一套。 3、SVGA显示器一台。 四、MIPS指令简介 MIPS指令集具有以下特点： 1、简单的LOAD/STORE结构：所有的计算机类型的指令均从寄存器堆中读取数据并
把结果写入寄存器堆中，只有LOAD和STORE指令访问存储器。 2、易于流水线CPU的设计：MIPS指令集的指令格式非常规整，所有的指令均为32位，而且指令操作码在固定的位置上。 3、易于编译器的开发：一般来讲，编译器在编译高级语言程序时，很难用到复杂的指令，MIPS指令的寻址方式非常的简单，每条指令的操作也非常简单。 MIPS系统的寄存器结构采用标准的32位寄存器堆，共32个寄存器，标号为0-31。其中第0号寄存器永远为常数0。 CPU所支持的MIPS指令格式一共有3种，分别为R、I、J。R类型的指令从寄存器堆中读出两个源操作数，计算结果写回到寄存器堆；I类型的指令使用一共16为立即数作为源操作数；J类型的指令使用一共26位立即数作为跳转的目标地址(target address)。 MIPS的指令格式如图1所示，指令格式中OP(operation)是指令操作码；RS(register sourse)是源操作数的寄存器号；RD(register destination)是目标寄存器号；RT(register target)可以既是源寄存器号，又可以使目标寄存器号，由具体位置决定；FUNCT(function)可以被认为是扩展的操作码；SA(shift amount)由移位指令使用，定义移位位数。 I型中的Immediate是16为立即数。立即数型算术逻辑运算指令、数据传输指令和条件分支指令均采用这种形式。在立即数型算术逻辑运算指令、数据传送指令中，Immediate进行符号扩展至32位；而在条件分支指令中，Immediate先进行符号扩展至32位再左移2位。 在J形指令中26为target由JUMP指令使用，用于产生跳转的目标地址。 下面通过表格简单介绍本实验使用的MIPS核心指令。表1列出了本实验使用到的MIPS指令的格式和OP、FUNCT等简要信息。
1、1将下列各式写成按权展开式: (352、6)10=3×102+5×101+2×100+6×10-1 (101、101)2=1×22+1×20+1×2-1+1×2-3 (54、6)8=5×81+54×80+6×8-1 (13A、4F)16=1×162+3×161+10×160+4×16-1+15×16-2 1、2按十进制0~17的次序,列表填写出相应的二进制、八进制、十六进制数。 解:略 1、3二进制数00000000~11111111与0000000000~1111111111分别可以代表多少个数？解:分别代表28=256与210=1024个数。 1、4将下列个数分别转换成十进制数:(1111101000)2,(1750)8,(3E8)16 解:(1111101000)2=(1000)10 (1750)8=(1000)10 (3E8)16=(1000)10 1、5将下列各数分别转换为二进制数:(210)8,(136)10,(88)16 解:结果都为:(10001000)2 1、6将下列个数分别转换成八进制数:(111111)2,(63)10,(3F)16 解:结果都为(77)8 1、7将下列个数分别转换成十六进制数:(11111111)2,(377)8,(255)10 解:结果都为(FF)16 1、8转换下列各数,要求转换后保持原精度: 解:(1、125)10=(1、0010000000)10——小数点后至少取10位 (0010 1011 0010)2421BCD=(11111100)2 (0110、1010)余3循环BCD码=(1、1110)2 1、9用下列代码表示(123)10,(1011、01)2: 解:(1)8421BCD码: (123)10=(0001 0010 0011)8421BCD (1011、01)2=(11、25)10=(0001 0001、0010 0101)8421BCD (2)余3 BCD码 (123)10=(0100 0101 0110)余3BCD (1011、01)2=(11、25)10=(0100 0100、0101 1000)余3BCD 1、10已知A=(1011010)2,B=(101111)2,C=(1010100)2,D=(110)2 （1）按二进制运算规律求A+B,A-B,C×D,C÷D, （2）将A、B、C、D转换成十进制数后,求A+B,A-B,C×D,C÷D,并将结果与(1)进行比较。解:(1)A+B=(10001001)2=(137)10 A-B=(101011)2=(43)10 C×D=(111111000)2=(504)10 C÷D=(1110)2=(14)10 (2)A+B=(90)10+(47)10=(137)10 A-B=(90)10-(47)10=(43)10 C×D=(84)10×(6)10=(504)10 C÷D=(84)10÷(6)10=(14)10 两种算法结果相同。 1、11试用8421BCD码完成下列十进制数的运算。 解:(1)5+8=(0101)8421BCD+(1000)8421BCD=1101 +0110=(1 0110)8421BCD=13
****大学 实验报告 课程名称：基于FPGA的现代数字系统设计 实验名称：基于HDL十进制计数显示系统设置 姓名： 学号: 班级： 指导教师： ****大学信息工程学院制
基于HDL十进制计数显示系统设置 一、实验要求 1．设计具有异步复位，同步使能的十进制计数器，其计数结果通过七段数码管，发光二极管等进行显示。 2．主要设计的模块有十进制计数模块和数码管驱动模块以及消抖模块。 3．需要将按键输入的时钟,然后通过消抖模块消抖后，再输出至后续使用。 4．共阴极数码管驱动。 二、实验原理 本次的设计是一个具有数显输出的十进制计数器。示意图如2.1所示。 图2.1 七段数码管属于数码管的一种，是由7段二极管组成。按发光二极管单元衔接方式分为共阳极数码管和共阴极数码管。本实验使用共阴数码管。它是指将一切发光二极管的阴极接到一同构成公共阴极(COM)的数码管。共阴数码管在应用时应将公共极COM接到地线GND上，当某一字段发光二极管的阳极为高电平相应字段就点亮，当某一字段的阳极为低电平相应字段就不亮。 显示译码器，用HDL语言判断CLK的上升沿信号，每次收到一次上升沿信号，计数器的值加一并显示在数码管上，所以本次实验会将十进制计数与七段数码管的显示分别写在两个模块里面。 系统模块划分及引脚连线图如下：
三、实验步骤（设计输入） 1．十进制计数器模块 module cnt10(clk,clr,ena,sum,cout); input clk,clr,ena; output [3:0] sum; output cout; reg [3:0] sum; reg cout; always @ (posedge clk or posedge clr) if(clr==1) begin sum <= 4'b0000; cout<= 1'b0;end else if(ena==1'b1) if(sum==4'b1001) begin sum <= 4'b0000; cout<= 1'b1; end else begin sum <= sum+1; cout<= 1'b0; end else begin sum <= sum; cout<= cout; end Endmodule 程序主要思路是用always等待clk与clr的上升沿信号，因为是异步清零所以在always 中也要等待clr的清零信号。用if语句判断clr信号，为1则清零。判断ena信号，为1进行计数操作，为0输出保持不变。计数中，判断sum的值如果为9时，进行进位操作，并将sum值赋值为0 2．数码管驱动模块 module led7 (sum ,out ); input [3:0] sum; output [6:0] out; reg [6:0] out ; always @(sum) begin out = {7{1'b0}};
实验三组合逻辑电路设计（含门电路功能测试）
一、实验目的 1.掌握常用门电路的逻辑功能 2.掌握小规模集成电路设计组合逻辑电路的方法 3.掌握组合逻辑电路的功能测试方法 二、实验设备与器材 Multisim 、74LS00 四输入2与非门、示波器、导线 三、实验原理 TTL集成逻辑电路种类繁多，使用时应对选用的器件做简单逻辑功能检查，保证实验的顺利进行。 测试门电路逻辑功能有静态测试和动态测试两种方法。静态测试时，门电路输入端加固定的高（H）、低电平，用示波器、万用表、或发光二极管（LED）测出门电路的输出响应。动
态测试时，门电路的输入端加脉冲信号，用示波器观测输入波形与输出波形的同步关系。 下面以74LS00为例，简述集成逻辑门功能测试的方法。74LS00为四输入2与非门，电路图如3-1所示。74LS00是将四个二输入与非门封装在一个集成电路芯片中，共有14条外引线。使用时必须保证在第14脚上加+5V电压，第7脚与底线接好。 整个测试过程包括静态、动态和主要参数测试三部分。 表3-1 74LS00与非门真值表 1.门电路的静态逻辑功能测试 静态逻辑功能测试用来检查门电路的真值表，确认门电路的逻辑功能正确与否。实验时，可将74LS00中的一个与非门的输入端A、B分别作为输入逻辑变量，加高、低电平，观测输出电平是否符合74LS00的真值表（表3-1）描述功能。 测试电路如图3-2所示。试验中A、B输入高、低电平，由数字电路实验箱中逻辑电平产生电路产生，输入F可直接插至逻辑电平只是电路的某一路进行显示。
仿真示意 2.门电路的动态逻辑功能测试 动态测试用于数字系统运行中逻辑功能的检查，测试时，电路输入串行数字信号，用示波器比较输入与输出信号波形，以此来确定电路的功能。实验时，与非门输入端A加一频率为
数 字信号处理 实验报告 实验四 IIR数字滤波器的设计 学生姓名张志翔 班级电子信息工程1203班学号12401720522
指导教师 2015.4.29 实验四 IIR 数字滤波器的设计 一、实验目的： 1. 掌握双线性变换法及脉冲响应不变法设计IIR 数字滤波器的具体设计方法及其原理，熟悉用双线性变换法及脉冲响应不变法设计低通、高通和带通IIR 数字滤波器的MATLAB 编程。 2. 观察双线性变换及脉冲响应不变法设计的滤波器的频域特性，了解双线性变换法及脉冲响应不变法的特点。 3. 熟悉Butterworth 滤波器、切比雪夫滤波器和椭圆滤波器的频率特性。 二、实验原理: 1． 脉冲响应不变法 用数字滤波器的单位脉冲响应序列 模仿模拟滤波器的冲激响应 ,让 正好等于 的采样值，即 ，其中 为采样间隔，如果以 及 分别表示 的拉式变换及 的Z 变换，则 )2(1)(m T j s H T z H m a e z sT ∑∞-∞==+=π 2．双线性变换法 S 平面与z 平面之间满足以下映射关系： );(,2121,11211ωωσj re z j s s T s T z z z T s =+=-+ =+-?=-- s 平面的虚轴单值地映射于z 平面的单位圆上，s 平面的左半平面完
全映射到z平面的单位圆内。 双线性变换不存在混叠问题。 双线性变换是一种非线性变换，这种非线性引起的幅频特性畸变可通过预畸而得到校正。 三、实验内容及步骤： 实验中有关变量的定义: fc 通带边界频率； fr阻带边界频率；δ通带波动；At 最小阻带衰减； fs采样频率； T采样周期 （1） =0.3KHz, δ=0.8Db, =0.2KHz, At =20Db,T=1ms; 设计一个切比雪夫高通滤波器，观察其通带损耗和阻带衰减是否满足要求。 MATLAB源程序： wp=2*1000*tan(2*pi*300/(2*1000)); ws=2*1000*tan(2*pi*200/(2*1000)); [N,wn]=cheb1ord(wp,ws,0.8,20,'s'); %给定通带（wp）和阻带(ws)边界角频率，通带波动波动0.8，阻带最小衰减20dB，求出最低阶数和通带滤波器的通带边界频率Wn [B,A]=cheby1(N,0.5,wn,'high','s');%给定通带（wp）和阻带(ws)边界角频率，通带波动 [num,den]=bilinear(B,A,1000);
数字集成电路设计 实验报告 实验名称二输入与非门的设计 一．实验目的 a)学习掌握版图设计过程中所需要的仿真软件
b)初步熟悉使用Linux系统 二．实验设备与软件 PC机，RedHat,Candence 三．实验过程 Ⅰ电路原理图设计 1.打开虚拟机VMware Workstation，进入Linux操作系统RedHat。 2.数据准备，将相应的数据文件拷贝至工作环境下，准备开始实验。 3.创建设计库，在设计库里建立一个schematic view，命名为，然后进入电路 图的编辑界面。 4.电路设计 设计一个二输入与非门，插入元器件，选择PDK库（xxxx35dg_XxXx）中的nmos_3p3、 pmos_3p3等器件。形成如下电路图，然后check and save，如下图。 图1.二输入与非门的电路图 5.制作二输入与非门的外观symbol Design->Create Cellview -> From Cellview，在弹出的界面，按ok后出现symbol Generation options，选择端口排放顺序和外观，然后按ok出现symbol编辑界面。按照需 要编辑成想要的符号外观，如下图。保存退出。
图2.与非门外观 6.建立仿真电路图 方法和前面的“建立schemtic view”的方法一样，但在调用单元时除了调用analogL 库中的电压源、（正弦）信号源等之外，将之前完成的二输入与非门调用到电路图中，如下图。 图3.仿真电路图 然后设置激励源电压输出信号为高电平为3.5v，低电平为0的方波信号。 7.启动仿真环境 在ADE中设置仿真器、仿真数据存放路径和工艺库，设置好后选择好要检测的信号在电路中的节点，添加到输出栏中，运行仿真得到仿真结果图。