基于FPGA的多功能频率计的设计
学生：
学号：
指导老师：
专业：通信工程
完成年月：2013年06月
（此页封面用统一模板，到时会通知学生）
目录
摘要 (3)
Abstract (4)
第一章绪论 (5)
1.1 研究背景及意义 (5)
1.2 论文的研究内容及结构安排 (5)
第二章频率测量原理概述 (7)
2.1 开发平台及FPGA/CPLD简介 (7)
2.1.1 Quartus II简介 (7)
2.1.2 FPGA/CPLD简介 (7)
2.2 数字频率计工作原理概述 (8)
2.3 测频方法及误差分析 (10)
2.3.1 常用测频方案 (10)
2.3.2 等精度测频原理 (11)
2.3.3 误差分析 (12)
2.4 本章小结 (13)
第三章等精度频率计的系统设计与功能仿真 (14)
3.1 系统的总体设计 (14)
3.2 信号源模块 (16)
3.2.1 预分频 (16)
3.2.2 分频模块 (17)
3.3 按键控制模块 (19)
3.4 测频控制信号模块 (20)
3.5 锁存器 (21)
3.6 计数器模块 (22)
3.7 周期模块 (23)
3.8 显示模块 (26)
3.8.1 数据选择器 (26)
3.8.2 数码管显示驱动 (26)
3.9 本章小结 (27)
第四章总体设计验证 (28)
第五章总结与展望 (30)
致谢 (30)
参考文献 (32)
附录文献翻译 (33)
英文文献1 (33)
英文文献2 (37)
译文1 频率调制 (39)
译文2 振幅键控 (43)
摘要
数字频率计是一种基本的测量仪器。本设计根据等精度的测量原理进行设计，克服了传统的频率计的测量精度随被测信号频率的变动而改变的缺点。等精度的测量方法在具有较高测量精度的同时，在整个频率区域保持有恒定的测试精度。
本文论述了利用FPGA/CPLD进行频率测量技术，设计了一个8位数字显示的等精度频率计。它采用Verilog/VHDL硬件描述语言编写程序，在Quartus II软件开发集成环境下进行仿真，包括设计输入、编译、软件仿真、下载和硬件仿真等全过程。软件设计模块分为被测信号、频率测量、周期测量、数码管显示共四个模块。硬件采用Altera 公司的Cyclone II开发板EP2C8Q208C8N，系统时钟为50MHZ，该频率计的频率测量范围为15HZ-10MHZ。经过仿真下载验证,能够实现等精度测频率和周期的功能，证明该设计方案切实可行。
关键词：数字频率计，FPGA/CPLD，Verilog/VHDL语言
Abstract
Digital Frequency Meter is a basic measuring instrument. According to the principle of equal precision measurement，this design overcomes the shortcomings of the traditional frequency meter measurement, whose accuracy changes with the measured signal frequency. Methods such as precision measurements with its high accuracy, while the entire frequency region to maintain a constant precision.
This article discusses frequency measurement technology using FPGA / CPLD, and completes the design of an 8-bit digital precision frequency meter. It based on Verilog / VHDL description of a programming language under Quartus Ⅱsimulation environment. It is divided into four modules: the measured signal, frequency measurement, period measurement, digital display. Hardware design uses the development board EP2C8Q208C8N manufactured by Altera's Cyclone II. Its system clock is 50MHZ. This frequency meter?s frequency measurement ranges from 15HZ to 10MHZ. This design includes the whole process of input, compilation, software simulation, downloads, and hardware simulation. Precision frequency and period measuring is achieved through simulation download, which demonstrates that the design scheme is practicable.
Key words: Digital frequency meter,FPGA/CPLD，Verilog/VHDL.
第一章绪论
1.1 研究背景及意义
频率是电信号中重要的物理量，在电子、通信系统中，信号的频率稳定度决定了整个系统的性能的稳定度，因此系统设计的重要内容是能准确测量信号的频率。频率计是计算机、通信设备和仪器仪表等诸多领域中不可缺少的测量仪器。随着现代数字电子技术的进一步发展，频率已成为电子测量技术中最基本最常见的测量数据之一,数字频率计及其设计也越来越广泛的受到关注。FPGA是在PAL,GAL等逻辑器件基础上发展起来的新型高性能可编程逻辑器件，同以往的可编程逻辑器件相比，FPGA的规模较大，集成度较高，适用于高速、高密度的高端数字逻辑电路设计领域。
传统的数字频率计一般由分离的单个元件连接而成，传统数字频率计的测量范围、精度和速度受到的限制性比较大。单片机的发展与应用改良了一些不利因素，但由于单片机性能本身也受到其工作频率及内部计数器位数等因素的影响，因此数字频率计的稳定性方面没有得到突破性的进展。随着可编程逻辑器件FPGA技术的发展, 将大量的不同的逻辑功能集成于单个器件中，根据不同的需要提供的门数范围从几百门到上百万门，从根本上解决了单片机的先天性限制问题。基于FPGA的数字频率计不仅在集成度方面远远超过了传统的数字频率计，而且在基准频率及精度等外部条件允许的情况下，根据不同需要对精度和频率范围，只需对硬件描述语言进行一定的改动，即可达到更改系统的精度和频率范围的目的。这种对硬件描述语言的改变很少涉及到硬件电路的大范围改动，因此降低了系统的整体造价。
在现代数字电路设计中，采用FPGA结合硬件描述语言可以设计出各种复杂的时序和逻辑电路，具有设计灵活、可编程和高性能等优点。本文将介绍一种以FPGA为控制核心，根据等精度测频原理，能够实现显示被测频率信号频率和周期的数字频率计的设计。
1.2 论文的研究内容及结构安排
本文主要内容如下：
第一章，为本设计的绪论，交代了数字频率计的研究背景及现状；另介绍了本论文的研究内容及结构安排。
第二章，介绍了数字频率计的工作原理，对比了直接测频法、直接测周法实现的频率计的优缺点，并介绍等精度频率测量的理论基础和设计方案。
第三章，等精度频率计FPGA的系统设计。开发板EP2C8Q208C8N介绍，频率计总体设计，信号源模块，计数器模块，周期模块，显示模块设计过程，并且给出它们的封装图形和仿真结果。
第四章，总体设计验证。通过把设计下载到开发板上，并实际用于频率周期测量，从而发现设计的不足和错误之处并加以改正。
第五章，本次毕业设计的总结与展望。
第二章频率测量原理概述
2.1 开发平台及FPGA/CPLD简介
2.1.1 Quartus II简介
Quartus II是Altera提供的FPGA/CPLD开发集成环境，Altera是世界上最大的可编程逻辑器件供应商之一。它提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。
Altera的Quartus II提供了完整的多平台设计环境，能满足各种特定设计的需要，也是单芯片可编程系统（SOPC）设计的综合性环境和SOPC开发的基本设计工具，并为Altera DSP开发包进行系统模型设计提供了集成组合环境。Quartus II设计工具完全支持VHDL、Verilog的设计流程，其内部嵌有VHDL、Verilog逻辑综合器。Quartus II也可利用第三方的综合工具。同样，Quartus II具备仿真功能，同时也支持第三方的仿真工具，如ModelSim。此外，Quartus II与MATLAB和DSP Builder结合，可以进行基于FPGA的DSP系统开发和数字通信模块的开发。
Quartus II编译器支持的硬件描述语言有VHDL、Verilog HDL及AHDL(Altera HDL)。
Quartus II支持层次化设计，可以在一个新的编辑输入环境中对使用不同输入设计方式完成的模块（元件）进行调用，从而解决了原理图与HDL混合输入设计的问题。在设计输入之后，Quartus II的编译器将给出设计输入的错误报告。QuartusII作为目前CPLD/FPGA 开发工具理想的综合、仿真软件，具有许多优良的特性。
2.1.2 FPGA/CPLD简介
FPGA和CPLD都是高密度现场可编程逻辑芯片，都能够将大量的逻辑功能集成于一个单片集成电路中，其集成度已发展到现在的几百万门。复杂可编程逻辑器件CPLD是由PAL ( Programmable Array Logic，可编程数组逻辑)或GAL ( Generic Array Logic，通用数组逻辑)发展而来的。它采用全局金属互连导线，因而具有较大的延时可预测性，易于控制时序逻辑；但功耗比较大。现场可编程门阵列(FPGA)既有门阵列的高逻辑密度和通用性，又有可编程逻辑器件的用户可编程特性。FPGA通常由布线资源分隔的可编程逻辑单元(或宏
单元)构成数组，又由可编程I/O单元围绕数组构成整个芯片。其内部资源是分段互联的，因而延时不可预测，只有编程完毕后才能实际测量。
FPGA/CPLD的主要优点如下：
编程方式简便、先进。FPGA/CPLD产品越来越多地采用了先进的IEEE1149.1边界扫描测试(BST)技术和ISP(在系统配置编程方式)。在+5 V工作电平下可随时对正在工作的系统上的FPGA/CPLD进行全部或部分地在系统编程，并可进行多芯片串行编程，对于SRAM 结构的FPGA，其下载编程次数几乎没有限制。这种编程方式可轻易地实现红外编程、超声编程或无线编程，或通过电话线远程在线编程。这些功能在工控、智能仪器仪表、通讯和军事上有特殊用途。
高速。FPGA/CPLD的时钟延迟可达纳秒级，结合其并行工作方式，在超高速应用领域和实时测控方面有非常广阔的应用前景。
高可靠性。FPGA/CPLD的高可靠性还表现在几乎可将整个系统下载于同一芯片中，从而大大缩小了体积，易于管理和屏蔽。
开发工具和设计语言标准化，开发周期短。由于FPGA/CPLD的集成规模非常大，集成度可达数百万门。因此，FPGA/ CPLD的设计开发必须利用功能强大的EDA工具，通过符合国际标准的硬件描述语言(如VHDL或Verilog-HDL)来进行电子系统设计和产品开发。由于开发工具的通用性、设计语言的标准化以及设计过程几乎与所用的FPGA/ CPLD器件的硬件结构没有关系，所以设计成功的各类逻辑功能块软件有很好的兼容性和可移植性，它几乎可用于任何型号的FPGA/ CPLD中，由此还可以以知识产权的方式得到确认，并被注册成为所谓的IP芯核，从而使得片上系统的产品设计效率大幅度提高。由于相应的EDA 软件功能完善而强大，仿真方式便捷而实时，开发过程形象而直观，兼之硬件因素涉及甚少，因此可以在很短时间内完成十分复杂的系统设计，这正是产品快速进入市场的最宝贵的特征。
功能强大，应用广阔。目前，FPGA/ CPLD可供选择范围很大，可根据不同的应用选用不同容量的芯片。
2.2 数字频率计工作原理概述
频率计又称频率计数器，是一种专门对被测信号频率进行测量的电子测量仪器。其最
基本的工作原理为：当被测信号在特定时间段T内的周期个数为N时，则可以得出被测信号的频率f=N/T 。
本设计中的数字频率计的设计原理实际上是测量被测信号在单位时间(1s)内的周期数。这种方法免去了实际测量前的预测，节省了划分频段所用的时间，克服了原来高频段采用测频模式而低频段采用测周期模式的测量方法中存在换挡而导致的测量速度慢的缺点。
在设计中用一个标准的基准时钟，在单位时间(1s)里对被测信号的脉冲数进行计数，计数结果即为信号的频率。但由于闸门信号的起始和结束时刻对于信号来说是随机的，这就会产生一个脉冲周期的量化误差，它直接影响频率测量的精度。测量结果的准确度(＆)分析：设待测信号周期为Tx，频率为Fx，当测量时间为T=1s时，则测量准确度为＆=Tx/T=1/Fx。由上式可知直接测频法的准确度与待测信号频率有关：当待测信号频率较高时，测量准确度较高；反之亦然。因此直接测频法只适合测量频率较高的待测信号，测量精度随着待测信号频率的变化而变化，不能满足在整个测量频段内的测量精度保持不变的要求。
为克服低频段测量的误差偏大的问题，设计中采用D触发器对门控信号和被测信号对计数器的使能信号进行调整，使得门控信号即计数器的工作时间不是固定值，其值恰好等于待测信号的完整周期数，大大提高了准确度的稳定性，也就是等精度的关键。当门控信号为1时，使能信号并不为1，只有被测信号的上升沿到来时，使能端才开始发送有效信号，计数器开始计数。当门控信号变为0时，使能信号并不是立即改变，而是当被测信号的下一个上升沿到来时才变为0，计数器停止计数。因此测量误差最多为一个标准时钟周期，从而实现了等精度频率计的设计。
下面介绍如何计算每秒钟内待测信号脉冲个数。首先计数使能信号TSTEN产生一个1秒脉宽的周期信号，并对频率计计数部分的8个十进制计数器cnt10的ENA使能端进行同步控制。当TSTEN为高电平时，允许计数；低电平时，停止计数，并保持其所计数值。当TSETEN为低电平时，需要一个锁存信号LOAD的上升沿将计数器在前1s计数所得的值锁存进32位锁存器REG32B中，并由数码管译码显示出计数值。锁存信号之后，再由清零信号CLR_CNT对计数器进行清零，为下一秒钟的计数做准备。
当系统正常工作时，首先将系统时钟进行预分频产生10MHZ的脉冲信号，在对10MHZ 进行分频提供1 Hz的输入信号，经过测频控制信号发生器进行信号的变换，产生计数使能信号（频率为0.5HZ，高电平持续时间即门控信号为1S），锁存信号，清零信号。待测信
号与门控信号通过D触发器产生实际的门控信号，送入计数模块使能端，控制计数模块对输入的待测信号进行计数，再将计数结果送入锁存器中，保证系统可以稳定显示数据，显示译码驱动将二进制表示的计数结果转换成相应的能够在数码显示管上显示的十进制结果。周期部分即将锁存器中的数据送入32位除法器division中，用109除以计数结果，得到周期结果，单位为ns；再将二进制的周期结果在B_BCD中转化为8421BCD码，通过按键控制数码管显示频率或者周期，在数码显示管上可以看到相应结果。
2.3 测频方法及误差分析
2.3.1 常用测频方案
（1）频率测量法：在一定的时间间隔T内，对输入的待测信号脉冲计数为N，则信号的频率为f=N/T 。这种方法适合于高频测量，信号的频率越高，则相对误差越小。其原理如图2.1所示。但在这种测量方法中由于闸门信号与被测信号不同步，会出现±1个被测信号脉冲个数的误差。当被测信号频率较低时，这种测量误差将导致测量精度大幅下降。
图2.1 频率法测量原理
（2）周期测量法：这种方法是计量在被测信号一个周期内频率为f o的标准信号的脉冲数N来测量被测信号的频率，f=f o/N 。若被测信号的周期越长（频率越低），测得的标准信号的脉冲数N越大，则相对误差越小。其原理如图2.2所示。当频率增大时，由于被测信号的测量周期较短，根据周期测量法的测频原理可知其测量精度将大幅下降。
图2.2 周期法测量原理
这两种方法分别适合高频和低频，频率测量法适用于高频段，周期测量法适用于低频段。在整个测量域内测量精度会有所不同，因此要达到等精度的要求，需要在此基础上进行改进。
2.3.2 等精度测频原理
等精度频率测量法又称多周期同步测频法，它的最大特点是测量的实际门控时间不是一个固定值，而是一个与被测信号有关的值，刚好等于被测信号的整数倍。
由D触发器来调节被测信号与门控信号的同步关系。在测量过程中，有两个计数器分别对标准信号和被测信号同时计数。首先给出闸门开启信号(预置闸门上升沿)送入D触发器，在D触发器内部，等到被测信号的上升沿到来时，实际闸门信号变为高电平；然后预置闸门关闭信号(下降沿)到时，实际闸门信号也不立即变为低电平，而是等到被测信号的上升沿到来时才跳转为低电平。
等精度测频的实现方法可以用图2.3来简化说明。其中CNT1和CNT2是两个可控计数器，标准信号频率从CNT1的时钟输入端输入，被测信号从CNT2的时钟输入端输入。
图2.3 等精度测频实现方法
每个计数器的ENA是使能输入端，用来控制计数器计数，CLR是清零端。测量开始前，先进行初始化操作，发送一个清零信号，使两个计数器和D触发器清零，同时通过计数使能端禁止计数器工作。然后当预置门控信号GATE为高电平。这时，D触发器要一直
等到被测信号的上升沿通过时Q端才能被置1，同时，计数器CNT1和CNT2的使能信号有效，计数器开始工作。当门控信号持续T时间后被置为低电平，但此时两个计数器并没有停止工作，一直要等到随后的被测信号上升沿到来时，其使能端变为低电平，停止计数。
其测频原理波形如图2.4所示。可以看出，实际闸门时间t与预置闸门时间t1并不严格相等，但差值不超过被测信号的一个周期。
图2.4 等精度测频原理波形图
设在一次预置门控信号时间t中，对被测信号的计数值为N X，对标准信号的计数值为N S，则由F X/N X=F S/N S，可得被测信号的频率为F X=N X/N S*F S。本实验中t=t1=1s，则有N S= F S，由此可以得出F X=N X。
2.3.3 误差分析
设在一次实际闸门时间t中计数器对被测信号的计数值为Nx，对标准信号的计数值为Ns。标准信号的频率为fs，则被测信号的频率如式(2-1):
fx=(Nx/Ns)?fs (2-1)
由式1-1可知，若忽略标频fs的误差，则等精度测频可能产生的相对误差如式(2-2): δ=(|fxe-fx|/fxe)×100% (2-2)
其中fxe为被测信号频率的准确值。
在测量中，由于fx计数的起停时间都是由该信号的上升沿触发的，在闸门时间t内对
fx的计数Nx无误差(t=NxTx)；对fs的计数Ns最多相差一个数的误差，即|ΔNs|≤1,其测量频率如式(2-3):
fxe=[Nx/(Ns+ΔNs)]?fs (2-3)
将式(2-1)和(2-3)代入式(2-2)，并整理如式(2-4)：
δ=|ΔNs|/Ns≤1/Ns=1/(t?fs) (2-4)
由上式可以看出，测量频率的相对误差与被测信号频率的大小无关，仅与闸门时间和标准信号频率有关，即实现了整个测试频段的等精度测量。闸门时间越长，标准频率越高，测频的相对误差就越小。标准频率可由稳定度好、精度高的高频率晶体振荡器产生，在保证测量精度不变的前提下，提高标准信号频率，可使闸门时间缩短，即提高测试速度。
2.4 本章小结
本章先具体说明了频率计的基本工作原理，介绍了频率测量的原理和误差的分析，通过对频率测量法与周期测量法及等精度测量法的优缺点对比，对等精度频率计的实现提供了理论依据。
等精度测频法不仅避免了传统测频方法在计数过程中产生的±1的误差，而且实现了在整个测量频域内的等精度。由于等精度测频方法具有以上优点，所以确定为本次设计的测频的实现方法。
第三章等精度频率计的系统设计与功能仿真
3.1 系统的总体设计
首先对EP2C8Q208C8N开发板提供的50MHZ的晶振进行预分频，获得10MHZ的信号，再把10MHZ的信号在分频模块产生不同频率的方波，通过按键控制被测信号的频率变化。由控制模块产生的计数使能信号testen和清零信号clr对计数模块进行控制，而由其产生的锁存信号load对锁存模块进行控制，为了达到等精度的要求，testen，load，clr信号分别通过D触发器与被测信号整合再输入相应端口。一旦计数使能信号为高电平，并且时钟上升沿到来，计数器便开始正常计数，清零信号到来则将计数器计数清零，而当锁存信号为高电平时，数据便被锁存器锁存，然后将锁存的数据输出到显示模块和周期模块进行运算，数据锁存保证系统可以稳定显示数据，显示译码部分将二进制表示的计数结果通过B_BCD转换成8421BCD在数码显示管上显示十进制结果。通过按键控制在数码显示管上可以看到相应的频率和周期。
数字频率计的原理框图如图3.1所示。主要由6个部分组成，分别是：信号源模块、控制模块、计数模块、锁存器模块、周期模块和显示器模块。
图3.1 数字频率计的原理框图
根据数字频率计的系统原理，cnt为控制信号发生器。testctl的计数使能信号testen能产生一个1 s宽的周期信号，并通过D触发器后对频率计的每一计数器Cnt10的ENA使能端进行同步控制：当testen高电平时允许计数、低电平时停止计数。
周期模块为一个32位除法器division，与B_BCD相连将除法器的二进制结果转化成8421BCD码。
reg32b为锁存器。在信号load的上升沿时，立即对模块的输入口的数据锁存到reg32b 的内部，并由reg32b的输出端输出，然后七段译码器可以译码输出。使用锁存器的优点是可以稳定显示数据，不会由于周期性的清零信号而不断闪烁。
Cnt10为十进制计数器。有一时钟使能输入端ENA，用于锁定计数值。当高电平时允许计数，低电平时禁止计数。将八个十进制计数器Cnt10级联起来实现8 位十进制计数功能[2，7] 。
display为数码管显示驱动，可以将频率计数的结果和周期的计算结果在数码管上显示的相对应的阿拉伯数字，便于读取测量的结果。
为了实现系统功能，测频控制信号发生器testctl、计数器Cnt10、锁存器reg32b存在一个工作时序的问题，设计时需要综合考虑。
8位数字频率计的顶层框图如图3.2。
图3.2 等精度频率计顶层图形
设计实现包括信号源模块（fep10，cnt1hz，fep）、频率计模块、周期模块（division、B_BCD）和显示模块（smg）四大模块。除此之外，在本设计中还加入了按键功能：分别用两个独立按键控制信号源模块的待测信号频率的加减，另一个独立按键控制数码管显示频率/周期。下面分别介绍四个模块的结构和实现方法。
3.2 信号源模块
信号源模块主要包括：分频模块fep10，cnt1hz，fep三个功能模块。fep10功能为产生10MHZ的时钟，cnt1hz为产生1hz的时钟，fep由按键控制输出频率的加减。
信号源模块组成如图3.3所示。
图3.3 信号源模块
3.2.1 预分频
fep10的封装图如3.4所示，图中CLKIN为接入的50MHZ信号，图中CLKOUT为接到CNT1hz的CLK的10MHZ的信号。
图3.4 预分频10MHZ
将50MHZ的系统时钟产生10MHz 的门控信号和待测的定频信号，而对输入系统时钟clk（50MHz）进行分频的模块，设计源代码fep10.v对输入系统时钟clk（50MHz）进行5分频产生10MHz 信号。
fep10的工作时序仿真图如图3.5所示。
图3.5 fep10功能仿真
从fep10的工作时序仿真图可以看出：由系统时钟提供的50MHz的输入信号，经过信号源模块，通过5分频产生10MHZ的时钟信号，达到了设计所需的预期效果。
3.2.2 分频模块
CNT1HZ, FEP的封装图如图3.6，图中CLK为fep10输出的10MHZ信号，freq1为输出给控制信号发生器的1HZ信号，feping作为待测信号。
图3.6 cnt1hz，fep封装图
Fep功能为将10MHZ的输入频率分别进行21分频(产生5mHZ的输出频freq5m)、22分频(产生2500KHZ的输出频freq2500k)、23分频(产生1250KHZ的输出频率freq1250k)、24分频(产生625000HZ的输出频freq625000)、25分频(产生312500HZ的输出频freq312500)、26分频(产生156250HZ的输出频freq156250)、27分频(产生78125HZ的输出频率freq78125)、28分频(产生39063HZ的输出频freq39063)、29分频(产生19531HZ的输出频率freq19531)、210分频(产生9767HZ的输出频freq9767)、211分频(产生4882HZ的输出频率freq4882)、212分频(产生2441HZ的输出频freq2441)、213分频(产生1220HZ的输出频率freq1220)、214分频(产生610HZ的输出频率freq610)、215分频(产生305HZ的输出频率freq305)、216分频(产生153HZ的输出频率freq153)、217分频(产生76HZ的输出频率freq76)、218分频(产生38HZ的输出频率freq38)、219分频(产生19HZ的输出频率freq19) 、220分频(产生10HZ 的输出频率freq10)。
Cnt1hz将输入的10MHZ进行223分频(产生1HZ的输出频率freq1)，输出1hz的信号，用于控制信号发生器的时钟输入。
分频模块时序仿真如图3.7所示。
图3.7 分频模块功能仿真
在分频模块的仿真中，当up , down值为0时，fep的输出端feping输出的信号为输入的10MHZ。在本次实验中up，down由两个独立按键控制，中间变量num初始值为0，up 为高电平时，num值加一；down为高电平时，num值减一。当num=0时，feping输出频率为10MHZ。num增加，依次输出既定频率的信号。
3.3 按键控制模块
本实验中通过两个独立按键控制信号源待测频率的加减，一个独立按键控制周期和频率的显示。
封装图如3.8所示。
图3.8 按键模块
当按下按键key1时，信号源模块输出信号feping的频率递增；当按下按键key2时，信号源输出信号feping频率递减。Key3控制数据选择器mux_num，系统开始工作，数码管显示器上没有数据显示，当按下key3则显示频率，再按下key3显示周期，如此交替变换。
按键开关是各种电子设备不可或缺的人机接口。在实际应用中，很大一部分的按键是机械按键。在机械按键的触点闭合和断开时，都会产生抖动，为了保证系统能正确识别按键的开关，就必须对按键的抖动进行处理。
在系统设计中，有各种各样的消除按键抖动的设计方法，硬件电路和软件设计都很成熟。按键在按下时会产生抖动，释放时也会产生抖动，抖动时间一般为20ms左右。
按键消抖是为了避免在按键按下或是抬起时电平剧烈抖动带来的影响。一般来说，按键消抖的方法是不断检测按键值，直到按键值稳定。实现方法：假设未按键时输入1，按键后输入为0，抖动时不定。可以做以下检测：检测到按键输入为0之后，延时20ms，再
文献综述 一．课题来源及研究的目的和意义 数字频率计已经广泛应用于高科技等产品上面，可以不无夸张的说没有不包含有频率计的电子产品。我国的CD、VCD、DVD和数字音响广播等新技术已开始大量进入市场；而在今天这些行业中都必须用到频率计。到今天频率计已开始并正在向智能、精细方向的发展，因此系统对电路的要求越来越高，传统的集成电路设计技术已经无法满足性能日益提高的系统要求。在信息技术高度发展的今天，电子系统数字化已成为有目共睹的趋势。从传统的应用中小规模芯片构成系统到广泛地应用单片机，直至今天FPGA/CPLD在系统设计中的应用，电子技术已迈入一个全新的阶段。而在电子技术中，频率是最基本的参数之一，而信号的频率往往与测量方案的制定、测量结果都有十分密切的关系，所以测频率方法的研究越来越受到重视。 数字频率计属于时序电路，它主要由具有记忆功能的触发器构成。在计算机及各种数字仪表中，都得到了广泛的应用。在CMOS电路系列产品中，数字频率计是用量最大、品种很多的产品，是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。EDA技术是面向解决电子系统最基本最底层硬件实现问题的技术，通过设计输入编辑、仿真、适配、下载实现整个系统硬件软件的设计过程。通过EDA技术设计者不但可以不必了解硬件结构设计, 而且将使系统大大简化, 提高整体的可靠性，再加上其设计的灵活性使得EDA技术得以快速发展和广泛应用。 二、主要研究内容 1、研究内容 数字频率计用于对方波、正弦波、三角波的测量，并将结果用十进制数字显示，本设计的应达到的技术指标有： 1)频率测量范围：10HZ~100MHZ； 2)测量分辨率：1HZ； 3)测量通道灵敏度：50mVpp； 4)通道输入阻抗：不小于100KΩ； 5)测量误差：±1； 2、测量方案 （1）测频原理选择 目前常用测量频率原理有三种：直接测量频率方法、直接与间接测量相结合
VHDL 课程设计报告——基于FPGA的数字频率计 姓名： 学号： 班级：
目录 1 设计原理 (1) 2功能设计 (1) 3系统总体框图 (1) 4各功能块设计说明 (2) 5实验结果 (14) 6结论分析 (15)
一、设计原理 频计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，即闸门时间为1 s。闸门时间可以根据需要取值，大于或小于1 s都可以。闸门时间越长，得到的频率值就越准确，但闸门时间越长，则每测一次频率的间隔就越长。闸门时间越短，测得的频率值刷新就越快，但测得的频率精度就受影响。一般取1 s作为闸门时间，此测量方法称为直接测频法。由于闸门时间通常不是待测信号的整数倍，这种方法的计数值也会产生最大为±1个脉冲误差。进一步分析测量准确度：设待测信号脉冲周期为Tx,频率为Fx，当测量时间为T=1s时，测量相对误差为Tx/T=Tx=1/Fx。由此可知直接测频法的测量准确度与信号的频率有关：当待测信号频率较高时，测量准确度也较高，反之测量准确度也较低。 二、功能设计 1、测量范围：1HZ--------99MHZ，测量精度±1HZ。 2、测量结果高4位与低4位进行分页显示。 当超过9999HZ时，系统亮灯提示超出低4位显示范围，可通过按键进行高低4位结果的显示切换。高4位显示时，伴有小数点位的点亮，提示已成功切换到高4位。 3、测量所测信号的占空比。 能够快速测出输入待测信号的占空比，并且通过按键，切换到占空比显示状态。 4、内置自测信号 由内部时钟产生三个特定时钟，以供自身测试功能是否正常。 三、系统总体框图
目录 前言．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．1 第一章 FPGA及Verilog HDL．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2 1.1 FPGA简介．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2 1.2 Verilog HDL 概述．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2 第二章数字频率计的设计原理．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．3 2.1 设计要求．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．3 2.2 频率测量．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．3 2.3．系统的硬件框架设计．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．4 2.4系统设计与方案论证．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．5 第三章数字频率计的设计．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．8 3.1系统设计顶层电路原理图．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．8 3.2频率计的VHDL设计．...．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．9 第四章软件的测试．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．15 4.1测试的环境——MAX+plusII．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．15 4.2调试和器件编程．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．15 4.3频率测试．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．16
基于FPGA 的数字频率计的设计和实现 杨守良 (渝西学院物理学与电子信息工程系 重庆 402168) 摘 要:现场可编程门阵列的出现给现代电子设计带来了极大的方便和灵活性,使复杂的数字电子系统设计变为芯片级设计,同时还可以很方便地对设计进行在线修改。本文以设计一个四位显示的十进制数字频率计为例,介绍了在一片F PG A 芯片上实现多位数字频率计的设计方法和实现步骤,并且给出了仿真结果。在设计中,所有频段均采用直接测频法对信号频率进行测量,克服了逼近式换挡速度慢的缺点。所设计的电路通过硬件仿真,下载到目标器件上运行,能够满足实际测量频率的要求。 关键词:数字频率计设计;V HDL ;现场可编程门阵列(FP GA );直接测频法 中图分类号:T P 271+.82 文献标识码:B 文章编号:1004373X (2005)1111803 Construction and Realization of the Digital C ymometer Based on FPGA Y A NG Shouliang (Department of Physics &Elec t roni c Informa tion Eng i neeri ng ,West ern Chongqing Uni v ersit y ,Chongqi ng ,402168,China ) Abstract :T he appear ance of F PG A (Field P ro gr ammable G ate A r ray )leads to t he co nvenience and flex ibility of the mo der n electr o nic construction ,w hich cha ng es the complicated dig ital electr onic sy stem co nstr uctio n into the on chip co nst ructio n .On the o ther hand ,it can a lso make so me o nline modificat ion expediently.W ith a case which describes an quadbit sho wn on t he decimal digital fr equency ,t he author intro duces the co nstr uct ion metho d and the r ealiza tio n steps o n a sing le F PG A chip.T he aut ho r show s an em ulational result.D ur ing the constr uction pro cess,the sig nal f requency of all the F requency Channel is measur ed by the way o f direct measurement ,which o ver comes the shor tcoming of lo w appr ox imate shift speed .W ith the cer tificatio n of t he har dwar e emulatio n system,t he cir cuit constructed can meet the demand of measur ing fr equency in the r eality,which has so me theor etic and pr act ical sig nificatio n. Keywords :desig n of the dig ital cymo meter ;V HDL ;F PGA (Field Pr og ram mable G ate A rr ay );dir ect frequency measur ement 收稿日期:200501 22 可编程逻辑器件和EDA 技术给今天的硬件系统设计者提供了强有力的工具,使得电子系统的设计方法发生了质的变化。传统的“固定功能集成块+连线”的设计方法正逐步地退出历史舞台,而基于芯片的设计方法正在成为现代电子系统设计的主流。在设计方法上,已经从“电路设计—硬件搭试—焊接”的传统方式转到“功能设计—软件模拟—下载”的电子设计自动化模式,从而大大提高了系统设计的灵活性。本文以一个四位的十六进制频率计为例,介绍其设计和实现方法。 1 数字频率计设计实例 数字频率计是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器。采用V DHL 编程设计实现的数字频率计,除被测信号的整形部分、键输入部分和数码显示部分以外,其余全部在一片FPGA 芯片上实现,整个设计过程变得十分透明、快捷和方便,特别是对于各层次电路系统的工作时序的了解和把握显得尤为准确,而且具有灵活的现场可更改性。在不更改硬件电路的基础上, 对系统进行各种改进还可以进一步提高系统的性能和测量频率的范围。该数字频率计具有高速、精确、可靠、抗干扰性强、而且可根据需要进一步提高其测量频率的范围而不需要更改硬件连接图,具有现场可编程等优点。 1.1 数字频率计设计的基本原理 本文以一个四位十进制、测量范围为1Hz ～16kHz 的数字频率计为例,采用SOPC /SOC 实验开发系统,以1 Hz 测频控制信号,说明设计的基本原理及实现方法。设计的数字频率计由测频控制信号发生器模块、锁存器和译码显示模块组成。根据频率的定义和频率测量的基本原理,测定信号的频率必须有一个脉宽为1s 的对输入信号脉冲计数允许的信号;1s 计数结束后,计数值锁入锁存器的锁存信号和为下一测频计数周期做准备的计数器清0信号。这3个信号可以由一个测频控制信号发生器产生,即图1中的T EST CT L ,他的设计要求是,T EST CT L 的计数使能信号CN T _EN 能产生一个1s 脉宽的周期信号,并对频率计的每一计数器CNT 10的EN A 使能端进行同步控制。当CN T _EN 高电平时,允许计数;低电平时停止计数,并保持其所计的脉冲数。在停止计数期间,首先需要一个锁存信号LO AD 的上跳沿将计数器在前1秒钟的计数值锁 118 电子技术杨守良:基于FPGA 的数字频率计的设计和实现
. 成绩课程设计说明书 课程设计名称：EDA技术课程设计 题目：数字频率计电路设计 日期：2011年5月30日
摘要:频率计具有数字频率计是直接用十进制来显示被测信号频率的一种测量装置。本设计用Verilog HDL在CPLD器件上实现数字频率计测频系统，能够用十进制数码显示被测信号的频率，能够测量正弦波、方波、三角波等信号的频率，而且还能对其他多种物理量进行测量。具有体积小、可靠性高、功耗低的特点。数字频率计是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器。基于测频原理及FPGA的设计思想,给出了一种新型数字测频系统的设计方案,系统采用Verilog HDL语言,运用自顶向下的设计思想,采取将系统按功能逐层分割的层次化设计方法。在具体实现上,以FPGA为中央处理器对被测频率信号进行周期采样,通过调用Quartus II的宏功能模块进行占空比计算。 关键词：FPGA芯片、Verilog HDL语言、数字频率计、数字频率计原理图、Quartus II 软件。 Abstract: The frequency meter with digital frequency meter is directly in the decimal to display the measured signal of the frequency of a measuring instrument. This design in CPLD device with Verilog HDL on its digital frequency meter frequency measurement system, to be able to use the decimal digital display measured the frequency of the signal, able to measure the sine wave, square wave, triangle wave and the frequency of the signal, but also to other a variety of physical quantity measurement. The advantages of small size, high reliability, low power consumption characteristics. Digital frequency plan is a computer, communication equipment, audio video in scientific research production field indispensable measuring instrument. Based on frequency measurement principle and FPGA design thought, this paper presents a new digital frequency
基于FPGA的数字频率计 1前言 数字频率计是一种基本的测量仪器，是用数字显示被测信号频率的仪器，被测信号可以是正弦波，方波或其它周期性变化的信号。如配以适当的传感器，可以对多种物理量进行测试，比如机械振动的频率，转速，声音的频率以及产品的计件等等。因此，它被广泛应用与航天、电子、测控等领域。它的基本测量原理是，首先让被测信号与标准信号一起通过一个闸门，然后用计数器计数信号脉冲的个数，把标准时间内的计数的结果，用锁存器锁存起来，最后用显示译码器，把锁存的结果用液晶显示器显示出来。根据数字频率计的基本原理，本文设计方案的基本思想是分为四个模块来实现其功能，即整个数字频率计系统分为分频模块、计数模块、锁存器模块和显示模块等几个单元，并且分别用VHDL对其进行编程，实现了闸门控制信号、计数电路、锁存电路、显示电路等。而且，本设计方案还要求，被测输入信号的频率范围自动切换量程，控制小数点显示位置，并以十进制形式显示。本文详细论述了利用VHDL硬件描述语言设计，并在EDA（电子设计自动化）工具的帮助下，用大规模可编程器件（CPLD）实现数字频率计的设计原理及相关程序。特点是：无论底层还是顶层文件均用Verilog HDL语言编写，避免了用电路图设计时所引起的毛刺现象；改变了以往数字电路小规模多器件组合的设计方法。整个频率计设计在一块CPLD芯片上，与用其他方法做成的频率计相比，体积更小，性能更可靠。该设计方案对其中部分元件进行编程，实现了闸门控制信号、多路选择电路、计数电路、位选电路、段选电路等。频率计的测频范围：0~100MHz。该设计方案通过了Quartus Ⅱ软件仿真、硬件调试和软硬件综合测试。
作品总结 智冰冰 前几天做了数字频率计，虽然做的不是太好吧，但是还算是做出来了，我在这里就对大家分享一下我的制作过程，希望想做频率计的朋友能够少走一些弯路，如果有不好的地方请大家提出来，如果有更好的方法也可以和我交流交流。 拿到这个题目我首先看到题目要求频率计要能测频率、测周期、测占空比，所以我们要准备的东西就要有FPGA板，51开发板（主要利用数码管模块）、直流稳压电源、数字信号发生器。准备好这些东西之后就要考虑作品方案问题了。 确立作品方案是整个作品中比较重要的一部分，如果作品方案不合理，就不会做出来比较好的作品。在确立数字频率计设计方案的时候，首先就要确定用什么方法实现测频率、测周期、测占空比，查找了一些资料，大概知道了一下三种方法： （1）测频率法：测频率法是用脉冲信号产生一个固定的闸门时间t，在固定的闸门时间t内对被测信号进行计数，然后运算求出被测信号频率、周期，但是在闸门时间t内不能保证被测信号计数为整数个，这就会让被测信号产生±1的误差，所以当被测信号频率高时测量比较准确，但是测低频时误差就比较大了。 （2）测周期法：测频率法是用被测信号作为门控信号，在闸门时间t内对脉冲信号进行计数，然后运算求出被测信号频率、周期，但是同样的在闸门时间t内不能保证脉冲信号计数为整数个，这就会让脉冲信号产生±1的误差，所以当被测信号频率低时，相对来说比较准确，但对于高频来说误差就大了。 （3）等精度法：等精度测量是用脉冲信号产生一个预置闸门，然后在预置闸门时间内通过被测信号上升沿产生一个实际闸门，这样实际闸门刚好是被测信号的整数倍。在计数允许时间内，同时对脉冲信号和被测信号进行计数，再通过数学公式推导得到被测信号的频率。由于门控信号是被测信号的整数倍，就消除了对被测信号产生的±l周期误差，但是会产生对脉冲信号±1周期的误差。但是相对测频率法来说误差相对较小。 确立好自己的设计方案后，就要设计自己的程序了。下面就那我的程序进行分析一下，虽然写的不是很完美，但是分析出来之后希望能给大家带来一些帮助。 下图是我的程序的的总体设计，共分了5块：测频、测周期、测占空比、档位选择、数码管显示。因为只有六个数码管，所以每次只能显示六个数字，所以要进行档位切换，我的测频用了两个档位，hz、khz，测周期用了us、ms两个档位，上面四个档位是根据测得数据的大小自动切换，我用了不同颜色的指示灯进行了标记，另外就是测频、测周期、测占空比的数据不能同时在数码管上显示，所以又加了屏幕切换，用按键控制，并且用不同颜色的指示灯表示。
武汉轻工大学 毕业设计外文参考文献译文本 2013届 原文出处：from Vin Skahill.VHDL for Programmable Logic page 76-88 毕业设计题目：基于FPGA的数字频率计设计 院（系）：电气与电子工程学院 专业名称：电子信息科学与技术 学生姓名： 学生学号： 指导教师：
Introduction of digital frequency meter Digital Frequency is an indispensable instrument of communications equipment, audio and video, and other areas of scientific research and production . In addition to the plastic part of the measured signal, and digital key for a part of the show, all the digital frequency using Verilog HDL designed and implemented achieve in an FPGA chip. The entire system is very lean, flexible and have a modification of the scene. 1 、And other precision measuring frequency Principle Frequency measurement methods can be divided into two kinds: (1) direct measurement method, that is, at a certain time measurement gate measured pulse signal number. (2) indirect measurements, such as the cycle frequency measurement, VF conversion law. Frequency Measurement indirect measurement method applies only to low-frequency signals. Based on the principles of traditional frequency measurement of the frequency of measurement accuracy will be measured with the decline in signal frequency decreases in the more practical limitations, such as the accuracy and frequency of measurement not only has high accuracy, but also in the whole frequency region to maintain constant test accuracy. The main method of measurement frequency measurement Preferences gated signal GATE issued by the MCU, GATE time width on the frequency measurement accuracy of less impact, in the larger context of choice, as long as the FPGA in 32 of 100 in the counter b M Signals are not overflow line, in accordance with the theoretical calculation GATE time can be greater than the width Tc 42.94 s, but due to the single-chip microcomputer data processing capacity constraints, the actual width of less time, generally in the range of between 0.1 s choice, that is, high-frequency, shorter gate;, low gate longer. This time gate width Tc based on the size of the measured frequency automatically adjust frequency measurement in order to achieve the automatic conversion range, and expanded the range of frequency measurement; realization of the entire scope of measurement accuracy, reduce the low-frequency measurement error. The design of the main methods of measuring the frequency measurement and control block diagram as shown in Figure 1. Figure 1 Preferences gated signal GA TE issued by the MCU, GA TE time width of less frequency measurement accuracy, in the larger context of choice, as long as the FPGA in 32 of 100 in the counter b M
电子科技大学 （基于FPGA的频率计设计） 题目：简易频率计的设计 指导教师：皇晓辉 姓名：张旗 学号：2905201003 专业：光电学院一专业
摘要 本文主要介绍了基于FPGA 的简易多量程频率计的设计，使用硬件描述语言verilog来实现对硬件的控制，在软件ISE上实现编程的编译综合，在系统时钟48Mhz下可正常工作。该数字频率计采用测频的方法，能准确的测量频率在10Hz到100MHz之间的信号。使用ModelSim仿真软件对Verilog程序做了仿真，并完成了综合布局布线，通过ISE下载到Spartan3A开发板上完成测试。 关键词：FPGA ，verilog，ISE，测频方法
Abstract This paper mainly introduces the simple more range based on FPGA design of frequency meter，Use hardware description language verilog to realize the control of hardware，In the software realize the compilation of the programming ISE on comprehensive，In the system clock can work normally under 48 Mhz。The digital frequency meter frequency measurement method used, can accurate measurement frequency in 10 Hz to 100 MHz of signals between。Use ModelSim simulation software Verilog program to do the simulation, and completed the overall layout wiring，Through the ISE downloaded to Spartan3A development board complete test。 Keywords: FPGA, Verilog, ISE, F requency M easurement
EDA实验报告 题目：基于FPGA的数字频率测量仪姓名：吕游 学号：201212171909
1.实验目的 1）掌握偶数倍分频电路的设计思路。 2）掌握带有计数使能输入端和异步清零功能的模为10的计数模块。 3）掌握动态扫描数码管的计数的工作原理及其使用方法。 2.实验任务 1）利用所学的知识设计一个4位的频率计，可以测量从1-9999Hz的信号频率。 2）将被测信号的频率在四个动态数码管上显示出来。采用文本设计的方法，设计软件用Quartus2。 3.实验原理 1. 功能与原理 采用一个标准的基准时钟，在单位时间（如1s）里对被测信号的脉冲数进行计数。 即为信号的频率。4位数字频率计的顶层框如下图所示，整个系统分三个模块：控制模块、计数测量模块和数据锁存器。 1）控制模块 控制模块的作用是产生测频所需要的各种控制信号。控制模块的标准输入时钟为
1Hz，每两个周期进行一次频率测量。该模块产生三个控制信号，分别是：count_en，count_clr和load。Count_clr信号用于在每一次测量开始时，对计数模块进行复位，以清除上次测量的结果。复位信号高电平有效，持续半个时钟周期的时间。Count_en 信号为计数允许信号，在Count_en信号的上升沿时刻，计数模块开始对输入信号的频率进行测量，测量时间恰为一个时钟周期（1s），在此时间里对被测信号的脉冲数进行计数，即为信号的频率。然后将该值锁存，并送到数码管显示出来。设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而闪烁不断。在每一次测量开始时，都必须重新对计数模块清零。 控制模块所产生的几个控制信号的时序关系如下图所示。从图中可以看到，计数使能信号Count_en在1s的高电平后，利用其反相值的上跳沿产生一个锁存信号Load,然后产生清零信号上升沿。 2）锁存器模块 锁存器模块也是必不可少的。测频模块测量完后，在Load信号的上升沿时刻将测量值锁存到寄存器中，然后输出，送到实验板上的数码管上显示出相应的数据。 3）计数模块 计数模块用于在单位时间中对输入信号的脉冲数进行计数，该模块必须有计数允许、异步清零等端口，以便于控制模块对其进行控制。 2. 设计实现 4位数字频率测试仪的顶层原理图，其中fre_ctrl是控制模块，count_10是计数模块，latch_16是16位锁存器模块。这三个模块都采用文本方式设计实现。
哈尔滨工业大学华德应用技术学院毕业设计（论文） 第1章绪论 1.1 课题背景与意义 在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，频率的测量就显得尤为重要，而频率计的研究工作更具有重大的科研意义。 由于大规模和超大规模数字集成电路技术、数据通信技术与单片机技术的结合，数字频率计发展进入了智能化和微型化的新阶段。近年来，随着电子设计技术的飞速发展，数字电路的研究及应用出现了广阔的空间。利用FPGA（Field Programmable Gate Array）的设计软件可以将设计好的程序“烧写”到FPGA器件中，如同自行设计集成电路一样，可以节省电路开发的费用与时间。Altera公司提供的Quartus II软件进行FPGA设计开发流程，根据设计需要可以进行原理图、硬件描述语言进行设计，并进行编译仿真，配合Modelsim仿真软件测试设计功能的实现。 1.2 本课题主要研究内容 传统频率计设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。随着可编程逻辑器件（CPLD/FPGA）的广泛应用，以EDA工具作为开发手段，运用硬件描述语言（VHDL/Verilog），将使整个系统大大简化，提高整体的性能和可靠性。而本课题正是采用硬件描述语言对数字频率计进行设计，整个系统非常精简，而且具有灵活的现场可更改性，在不更改硬件电路的基础上，可以对系统进行各种改进来进一步提高系统的性能，因此该数字频率计具有精确、可靠、和现场可编程等优点。 本设计所能达到的技术指标如下： 1.能测量输入信号的频率范围为1hz～99Mhz； 2.波形可以是方波等任何有固定频率的信号； 3.运用硬件描述语言和原理图法进行设计； 4.运用Quartus II软件进行设计和Modelsim软件仿真。 -1-
1引言 1.1课题研究背景和意义 频率不管是在学习工作或是在工业生产中经常用到的一种物理量，频率也是和电压电流一样很常见的，例如温度、压力、流量、液位、PH值、振动、位移、速度、加速度，乃至各种气体的百分比成分等均用传感器转换成信号频率，然后用数字频率计来测量，以提高精确度。国际国内通用数字频率计的主要技术参数：足够宽的测量范围。人们对频率测量的范围的追求是无止境的，在某些特殊的测试场合，要求频率计的测量范围足够宽，随着现代电子技术的发展，特别是高速芯片技术的发展，有些频率计数器能够直接测量。高精度和高分辨率。精度是指测量的准确程度，即仪器的读数接近实际信号频率的程度，精度越高测量越准确。分辨率表明多么小的频率变化可能在仪器上显示出来。 最早的频率计使用纯模拟硬件电路搭建而成，后来发展到由数字硬件电路搭建，再到后来结合可编程器件。所以频率计可以使用纯硬件实现法，也可以使用纯软件法，亦可使用软硬相结合的实现法。 传统的频率的测量范围，精度受到的限制比较大。单片机的应用虽然改善了一些不良因素，但是单片机的工作频率也不是很高。近些年来随着FPGA的发展，这些方面得到了改变。同以往的可编程器件比较，FPGA的门数范围由几百门到几百万门，FPGA的集成度高，速度快，精度高。 1.2频率计的研究现状与发展趋势 从以前的模拟器件设计数字频率计逐步转变为数字芯片设计数字频率计。这样的转变使得频率计的设计更趋于自动化、智能化。现在的电子产品主要是采用EDA技术和单片机技术作为核心控制系统，辅以外围电路，制成高端数字化产品。频率计正是朝着这个方向发展。 在功能上从以前的仅实现单一频率测量扩展到还能测量周期、占空比、脉宽等各种参数指标。数字技术的不断成熟，使得在一块很小的板子上制作大规模、多功能的电子产品变得非常的容易、方便。当然，功能的实现是以强大的软件技术做后盾的。以后的频率计等测量仪器将在编程语言的不断优化下，数字技术的不断完善下实现更多的功能。
电子技术综合试验实验报告 班级：测控一班 学号：2907101002 姓名：李大帅 指导老师：李颖
基于FPGA的数字频率计设计报告 一、系统整体设计 设计要求: 1、被测输入信号：方波 2、测试频率范围为：10Hz～100MHz 3、量程分为三档：第一档：闸门时间为1S时，最大读数为999.999KHz 第二档：闸门时间为0.1S时，最大读数为9999.99KHz 第三档：闸门时间为0.01S时，最大读数为99999.9KHz。 4、显示工作方式：a、用六位BCD七段数码管显示读数。 b、采用记忆显示方法 c、实现对高位无意义零的消隐。 系统设计原理: 所谓“频率”，就是周期性信号在单位时间(1秒)内变化的次数。若在一定的时间间隔T内计数，计得某周期性信号的重复变化次数为N，则该信号的频率可表达为：f = N / T . 基于这一原理我们可以使用单位时间内对被测信号进行计数的方法求得对该信号的频率测量,具体实现过程简述如下:首先，将被测信号①(方波)加到闸门的输入端。由一个高稳定的石英振荡器和一系 列数字分频器组成了时基信号发生器，它输出时间基准(或频率基准)信号③去控制门控电路形成门控信 号④，门控信号的作用时间T是非常准确的(由石英振荡器决定)。门控信号控制闸门的开与闭，只有在 闸门开通的时间内，方波脉冲②才能通过闸门成为被计数的脉冲⑤由计数器计数。 闸门开通的时间称为闸门时间，其长度等于门控信号作用时间T。比如，时间基准信号的重复周期为1S，加到闸门的门控信号作用时间T亦准确地等于1S，即闸门的开通时间——“闸门时间”为1S。在 这一段时间内，若计数器计得N=100000个数，根据公式f = N / T，那么被测频率就是100000Hz。如果 计数式频率计的显示器单位为“KHz”，则显示100.000KHz，即小数点定位在第三位。不难设想，若将 闸门时间设为T=0.1S，则计数值为10000，这时，显示器的小数点只要根据闸门时间T的改变也随之自 动往右移动一位(自动定位)，那么，显示的结果为100.00Khz。在计数式数字频率计中，通过选择不同 的闸门时间，可以改变频率计的测量范围和测量精度。 系统单元模块划分: 1）分频器，将产生用于计数控制的时钟分别为1HZ，10HZ，100HZ脉冲和1KHZ的用于七段显示数码管扫描显示的扫描信号。 2）闸门选择器，用于选择不同的闸门时间以及产生后续的小数点的显示位置。 3）门控电路，产生用于计数的使能控制信号，清零信号以及锁存器锁存信号。 4）计数器，用于对输入的待测信号进行脉冲计数，计数输出。 5）锁存器，用于对计数器输出数据的锁存，便于后续译码显示电路的对数据进行记忆显示，同时避免计数器清零信号对数据产生影响。 6）译码显示，用于产生使七段显示数码管的扫描数字显示，小数点显示的输出信号，同时对高位的无意义零进行消隐。 二、单元电路设计 1、分频器： 该电路将产生四个不同频率的信号输出，因为电路板上给出了一个48MHZ的晶振，所以我们只需要对 48MHZ的信号进行适当分频即可得到我们所需的四个不同频率的信号输出，我们设计一个输入为48MHZ，
毕业设计（论文）材料之二（2） 毕业设计(论文)开题报告 题目：基于FPGA的数字频率计 的设计
开题报告内容与要求 一、毕业设计（论文）内容及研究意义（价值） 数字频率计是计算机、通讯设备、音频视频等科研生成领域不可缺少的测量仪器，并且与许多电参量的测量方案、测量结果都有十分密切的关系。在数字电路中，频率计属于时序电路，它主要由具有记忆功能的触发器构成。在计算机，被广泛应用于航天、电子、测控等领域。实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差大、可靠性差。随着可编程逻辑器件的广泛应用，以 EDA 工具作为开发平台，运用VHDL 语言，将使整个系统大大简化，从而提高整体的性能和可靠性。 本设计中包含由测频控制信号发生器模块、锁存器和译码显示模块，提出了采用VHDL语言设计一个复杂的电路系统, 运用自顶向下的设计思想, 将系统按功能逐层分割的层次化设计方法进行设计。在顶层对内部各功能块的连接关系和对外的接口关系进行了描述, 而功能块的逻辑功能和具体实现形式则由下一层模块来描述，各功能模块采用VHDL 语言描述。 二、毕业设计（论文）研究现状和发展趋势（文献综述） 在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重要。测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。电子计数器测频有两种方式：一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数；二是间接测频法，如周期测频法。直接测频法适用于高频信号的频率测量，间接测频法适用于低频信号的频率测量。本文阐述了用VHDL语言设计了一个简单的数字频率计的过程。 而FPGA是英文Field Programmable Gate Arry的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 FPGA采用了逻辑单元阵列（LOA，Logic Cell Arry）这样一个新概念，内部包括可配置逻辑模块（CLB，Configurable Logic Block）、输入输出模块（IOB，Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有：（1）采用FPGA 设计ASIC电路，用户不需要投片生产就能得到合用的芯片；2）FPGA可做其他全定制或半定制ASIC电路的试样片：（3）FPGA内部有丰富的触发器和I／O引脚；（4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一；（5）FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。可以说，FPGA芯片是小批量系统提高系统集成度和可靠性的最佳选择之一。 本设计中除被测信号的整形部分、键输入部分和数码显示部分以外, 其余全部在一片FPGA 芯片上实现, 整个设计过程变得十分透明、快捷和方便, 特别是对于各层次电路系统的工作时序的了解和把握显得尤为准确, 而且具有灵活的现场可更改性。在不更改硬件电路的基础上, 对系统进行各种改进还可以进一步提高系统的性能和测量频率的范围。该数字频率计具有高速、精确、可靠、抗干扰性强、而且可根据需要进一步提高其测量频率的范围而不需要更改硬件连接图, 具有现场可编程等优点。 FPGA技术正处于高速发展时期，新型芯片的规模越来越大，成本也越来越低，低端的FPGA已逐步取代了传统的数字元件，高端的FPGA不断在争夺ASIC的市场份额。先进的ASIC生产工艺已经被用于FPGA的生产，越来越丰富的处理器内核被嵌入到高端的
基于FPGA的数字频率计设计 学院： 专业： 班级： 姓名： 学号： 审阅老师： 评分：
目录 一、课程设计目的 (3) 二、设计任务 (3) 三、功能要求与技术指标 (3) 四、数字频率计工作原理概述 (3) 五．数字频率计实现方法 (4) 六．结论与误差分析 (11) 七．VHDL程序： (12)
一、课程设计目的 熟悉EDA工具，掌握用VHDL语言进行数字系统设计的基本方法和流程，提高工程实践能力。 二、设计任务 设计一数字频率计，用VHDL语言描述，用QuartusII工具编译和综合，并在实验板上实现。 三、功能要求与技术指标 1.基本功能要求 （1）能够测量出方波的频率，其范围50Hz~50KHz。 （2）要求测量的频率绝对误差±5Hz。 （3）将测量出的频率以十进制格式在实验板上的4个数码管上显示。 （4）测量响应时间小于等于10秒。 以上（1）~（4）基本功能要求均需实现。 2.发挥部分 （1）提高测量频率范围，如10Hz~100KHz或更高、更低频率，提高频率的测量绝对值误差，如达到±1Hz。 （2）可以设置量程分档显示，如X1档（显示范围1Hz~9999Hz），X10档（显示范围0.001KHz~9.999KHz），X100档（显示范围 0.100KHz~999.9KHz）...可以自定义各档位的范围。量程选择可以通 过按键选择，也可以通过程序自动选择量程。 （3）若是方波能够测量方波的占空比，并通过数码管显示。 以上（1）~（3）发挥功能可选择实现其中的若干项。 四、数字频率计工作原理概述 1.数字频率计简介
在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重 要。而数字频率计是采用数字电路制成的实现对周期性变化信号的频率 的测量。 2.常用频率测量方法： 方案一 采用周期法。通过测量待测信号的周期并求其倒数，需要有标准倍的频率，在待测信号的一个周期内，记录标准频率的周期数，这种方法的计数值会产生最大为±1个脉冲误差，并且测试精度与计数器中记录的数值有关，为了保证测试精度，测周期法仅适用于低频信号的测量。 方案二 采用直接测频法。直接测频法就是在确定的闸门时间内，记录被测信号的脉冲个数。由于闸门时间通常不是待测信号的整数倍，这种方法的计数值也会产生最大为±1个脉冲误差。进一步分析测量准确度：设待测信号脉冲周期为Tx,频率为Fx，当测量时间为T=1s时，测量相对误差为Tx/T=Tx=1/Fx。由此可知直接测频法的测量准确度与信号的频率有关：当待测信号频率较高时，测量准确度也较高，反之测量准确度也较低。 五．数字频率计实现方法 本文采用方案二直接测频法进行设计，具体实施方法如下： 1.直接测频法： 采用一个标准的基准时钟，在单位闸门时间(1s)里对被测信号的脉冲数进行计数，即为信号的频率。由于闸门时间通常不是待测信号的整数 倍，这种方法的计数值也会产生最大为±1个脉冲误差。 进一步分析测量准确度：设待测信号脉冲周期为Tx,频率为Fx，当测量时间为T=1s时，测量相对误差为Tx/T=Tx=1/Fx。由此可知直接测频