1 Warning: VHDL Process Statement warning at random.vhd(18): signal reset is in statement, but is not in sensitivity list
----没把singal放到process（）中
2 Warning: Found pins ing as undefined clocks and/or memory enables
Info: Assuming node CLK is an undefined clock
-=-----可能是说设计中产生的触发器没有使能端
3 Error: VHDL Interface Declaration error in clk_gen.vhd(29): interface object "clk_scan" of mode out cannot be read. Change object mode to buffer or inout.
------信号类型设置不对，out当作buffer来定义
4 Error: Node instance "clk_gen1" instantiates undefined entity "clk_gen"
-------引用的例化元件未定义实体－－entity "clk_gen"
5 Warning: Found 2 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
Info: Detected ripple clock "clk_gen:clk_gen1|clk_incr" as buffer
Info: Detected ripple clock "clk_gen:clk_gen1|clk_scan" as buffer
6 Warning: VHDL Process Statement warning at ledmux.vhd(15): signal or variable "dataout" may not be assigned a new in every possible path through the Process Statement. Signal or variable "dataout" holds its previous in every path with no new assignment, which may create a combinational loop in the current design.
7 Warning: VHDL Process Statement warning at divider_10.vhd(17): signal "cnt" is read inside the Process Statement but isn't in the Process Statement's sensivitity list -----缺少敏感信号
8 Warning: No clock transition on "counter_bcd7:counter_counter_clk|q_sig[3]" register
9 Warning: Reduced register "counter_bcd7:counter_counter_clk|q_sig[3]" with stuck clock port to stuck GND
10 Warning: Circuit may not operate. Detected 1 non-operational path(s) clocked by clock "class[1]" with clock skew larger than data delay. See Compilation Report for details.
11 Warning: Circuit may not operate. Detected 1 non-operational path(s) clocked by clock "sign" with clock skew larger than data delay. See Compilation Report for details.
12 Error: VHDL error at counter_clk.vhd(90): actual port "class" of mode "in" cannot be associated with formal port "class" of mode "out"
------两者不能连接起来
13 Warning: Ignored node in vector source file. Can't find corresponding node name "class_sig[2]" in design.
------没有编写testbench文件，或者没有编辑输入变量的值 testbench里是元件申明和映射
14 Error: VHDL Binding Indication error at freqdetect_top.vhd(19): port "class" in design entity does not have std_logic_vector type that is specified for the same generic in the associated component
---在相关的元件里没有当前文件所定义的类型
15 Error: VHDL error at tongbu.vhd(16): can't infer register for signal "gate" because signal does not hold its outside clock edge
16 Warning: Found clock high time violation at 1000.0 ns on register "|fcounter|lpm_counter:temp_rtl_0|dffs[4]"
17 Warning: Compiler packed, optimized or synthesized away node "temp[19]". Ignored vector source file node.
---"temp[19]"被优化掉了
18 Warning: Reduced register "gate~reg0" with stuck data_in port to stuck GND
19 Warning: Design contains 2 input pin(s) that do not drive logic
Warning: No output dependent on input pin "clk"
Warning: No output dependent on input pin "sign"
------输出信号与输入信号无关，
20 Warning: Found clock high time violation at 16625.0 ns on register "|impulcomp|gate1"
21 Error: VHDL error at impulcomp.vhd(19): can't implement clock enable condition specified using binary operator "or"
22 Error: VHDL Association List error at period_counter.vhd(38): actual parameter assigned to formal parameter "alarm", but formal parameter is not declared
-------连接表错误，形参"alarm"赋值给实参，形参没定义，可能是形参与实参的位置颠倒了，规定形参在实参之前。
23 Error: Ignored construct behavier at period_counter.vhd(15) because of previous
errors
－－－－－－－－因为前一个错误而导致的错误
24 Error: VHDL error at period_counter.vhd(38): type of identifier "alarm" does not agree with its usage as std_logic type
－－－－－－－－"alarm"的定义类型与使用的类型不一致
25 Error: VHDL error at shift_reg.vhd(24): can't synthesize logic for statement with conditions that test for the edges of multiple clocks
-------同一进程中含有两个或多个if(edge)条件，（一个进程中之能有一个时钟沿）
26 Error: Can't resolve multiple constant drivers for net "datain_reg[22]" at shift_reg.vhd(19)
27 can't infer register for signal "num[0]" because signal does not hold its outside clock edge
28Error: Can't elaborate top-level user hierarchy
29 Error: Can't resolve multiple constant drivers for net "cs_in" at led_key.vhd(32) ----------有两个以上赋值语句，不能确定“cs_in”的值，
30 Warning: Ignored node in vector source file. Can't find corresponding node name "over" in design.
---------------在源文件中找不到对应的节点“over”。
31 Error: Can't access JTAG chain
无法找到下载链
32 Info: Assuming node "clk" is an undefined clock
1.Found clock-sensitive change during active clock edge at time on register ""
原因:vector source file中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边
缘同时变化.而时钟敏感信号是不能在时钟边沿变化的.其后果为导致结果不正确.
措施:编辑vector source file
2.Verilog HDL assignment warning at : truncated value with size to match size of target (
原因:在HDL设计中对目标的位数进行了设定,如:reg[4:0] a;而默认为32位,将位数裁定到
合适的大小
措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数
3.All reachable assignments to data_out(10) assign '0', register removed by
optimization
原因:经过综合器优化后,输出端口已经不起作用了
4.Following 9 pins have nothing, GND, or VCC driving datain port -- changes to this connectivity may change fitting results
原因:第9脚,空或接地或接上了电源
措施:有时候定义了输出端口,但输出端直接赋'0',便会被接地,赋'1'接电源.如果你的设计中这些端口就是这样用的,那便可以不理会这些warning
5.Found pins functioning as undefined clocks and/or memory enables
原因:是你作为时钟的PIN没有约束信息.可以对相应的PIN做一下设定就行了.主要是指你的某些管脚在电路当中起到了时钟管脚的作用,比如flip-flop的clk管脚,而此管脚没有时钟约束,因此QuartusII把"clk"作为未定义的时钟.
措施:如果clk不是时钟,可以加"not clock"的约束;如果是,可以在clock setting当中加入;在某些对时钟要求不很高的情况下,可以忽略此警告或在这里修改:Assignments>Timing analysis settings...>Individual clocks...>...
6.Timing characteristics of device EPM570T144C5 are preliminary
原因:因为MAXII 是比较新的元件在 QuartusII 中的时序并不是正式版的,要等 Service Pack
措施:只影响 Quartus 的 Waveform
7.Warning: Clock latency analysis for PLL offsets is supported for the current device family, but is not enabled
措施:将setting中的timing Requirements&Option-->More Timing Setting-->setting-->Enable Clock Latency中的on改成OFF
8.Found clock high time violation at 14.8 ns on register "|counter|lpm_counter:count1_rtl_0|dffs[11]"
原因:违反了steup/hold时间,应该是后仿真,看看波形设置是否和时钟沿符合steup/hold 时间
措施:在中间加个寄存器可能可以解决问题
9.warning: circuit may not operate.detected 46 non-operational paths clocked by clock clk44 with clock skew larger than data delay
原因:时钟抖动大于数据延时,当时钟很快,而if等类的层次过多就会出现这种问题,但这个问题多是在器件的最高频率中才会出现
措施:setting-->timing Requirements&Options-->Default required fmax 改小一些,如改到50MHZ
10.Design contains input pin(s) that do not drive logic
原因:输入引脚没有驱动逻辑(驱动其他引脚),所有的输入引脚需要有输入逻辑
措施:如果这种情况是故意的,无须理会,如果非故意,输入逻辑驱动.
11.Warning:Found clock high time violation at 8.9ns on node 'TEST3.CLK'
原因:FF中输入的PLS的保持时间过短
措施:在FF中设置较高的时钟频率
12.Warning: Found 10 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
原因:如果你用的 CPLD 只有一组全局时钟时,用全局时钟分频产生的另一个时钟在布线中当作信号处理,不能保证低的时钟歪斜(SKEW).会造成在这个时钟上工作的时序电路不可靠,甚至每次布线产生的问题都不一样.
措施:如果用有两组以上全局时钟的 FPGA 芯片,可以把第二个全局时钟作为另一个时钟用,可以解决这个问题.
13.Critical Warning: Timing requirements were not met. See Report window for details. 原因:时序要求未满足,
措施:双击Compilation Report-->Time Analyzer-->红色部分(如clock setup:'clk'等)-->左键单击list path,查看fmax的SLACK REPORT再根据提示解决,有可能是程序的算法问题
14.Can't achieve minimum setup and hold requirement along path(s). See Report window for details.
原因:时序分析发现一定数量的路径违背了最小的建立和保持时间,与时钟歪斜有关,一般是由于多时钟引起的
措施:利用Compilation Report-->Time Analyzer-->红色部分(如clock hold:'clk'等),在slack中观察是hold time为负值还是setup time 为负值,然后在:Assignment-->Assignment Editor-->To中增加时钟名(from node finder),Assignment Name中增加
和多时钟有关的Multicycle 和Multicycle Hold选项,如hold time为负,可使Multicycle hold的值>multicycle,如设为2和1.
15: Can't analyze file -- file E://quartusii/*/*.v is missing
原因:试图编译一个不存在的文件,该文件可能被改名或者删除了
措施:不管他,没什么影响
16.Warning: Can't find signal in vector source file for input pin |whole|clk10m 原因:因为你的波形仿真文件( vector source file )中并没有把所有的输入信号(input pin)加进去,对于每一个输入都需要有激励源的
17.Error: Can't name logic function scfifo0 of instance "inst" -- function has same name as current design file
原因:模块的名字和project的名字重名了
措施:把两个名字之一改一下,一般改模块的名字
18.Warning: Using design file lpm_fifo0.v, which is not specified as a design file for the current project, but contains definitions for 1 design units and 1 entities in project Info: Found entity 1: lpm_fifo0
原因:模块不是在本项目生成的,而是直接copy了别的项目的原理图和源程序而生成的,而不是用QUARTUS将文件添加进本项目
措施:无须理会,不影响使用
19.Timing characteristics of device are preliminary
原因:目前版本的QuartusII只对该器件提供初步的时序特征分析
措施:如果坚持用目前的器件,无须理会该警告.关于进一步的时序特征分析会在后续版本的Quartus得到完善.
20.Timing Analysis does not support the analysis of latches as synchronous elements for the currently selected device family
原因:用analyze_latches_as_synchronous_elements setting可以让Quaruts II来分析同步锁存,但目前的器件不支持这个特性
措施:无须理会.时序分析可能将锁存器分析成回路.但并不一定分析正确.其后果可能会导致显示提醒用户:改变设计来消除锁存器
21.Warning:Found xx output pins without output pin load capacitance assignment(网友:gucheng82提供)
原因:没有给输出管教指定负载电容
措施:该功能用于估算TCO和功耗,可以不理会,也可以在Assignment Editor中为相应的输出管脚指定负载电容,以消除警告
22.Warning: Found 6 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
原因:使用了行波时钟或门控时钟,把触发器的输出当时钟用就会报行波时钟,将组合逻辑的输出当时钟用就会报门控时钟
措施:不要把触发器的输出当时钟,不要将组合逻辑的输出当时钟,如果本身如此设计,则无须理会该警告
23.Warning (10268): Verilog HDL information at lcd7106.v(63): Always Construct contains both blocking and non-blocking assignments
原因: 一个always模块中同时有阻塞和非阻塞的赋值
24.Warning: Can't find signal in vector source file for input pin |whole|clk10m 原因:这个时因为你的波形仿真文件( vector source file )中并没有把所有的输入信号(input pin)加进去, 对于每一个输入都需要有激励源的
QuartusII警告信息大解析
在QuartusII下进行编译和仿真的时候,会出现一堆warning,有的可以忽略,有的却需要注意,虽然按F1可以了解关于该警告的帮助,但有时候帮助解释的仍然不清楚,大家群策群力,把自己知道和了解的一些关于警告的问题都说出来讨论一下,免得后来的人走弯路.
下面是我收集整理的一些,有些是自己的经验,有些是网友的,希望能给大家一点帮助,如有不对的地方,请指正,如果觉得好,请版主给点威望吧,谢谢
1.Found clock-sensitive change during active clock edge at time on register "" 原因:vector source file中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边缘同时变化.而时钟敏感信号是
不能在时钟边沿变化的.其后果为导致结果不正确.
措施:编辑vector source file
2.Verilog HDL assignment warning at : truncated value with size to match size of target (
原因:在HDL设计中对目标的位数进行了设定,如:reg[4:0] a;而默认为32位,将位数裁定到合适的大小
措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数
3.All reachable assignments to data_out(10) assign '0', register removed by optimization
原因:经过综合器优化后,输出端口已经不起作用了
4.Following 9 pins have nothing, GND, or VCC driving datain port -- changes to this connectivity may change fitting results
原因:第9脚,空或接地或接上了电源
措施:有时候定义了输出端口,但输出端直接赋'0',便会被接地,赋'1'接电源.如果你的设计中这些端口就是这样用的,那便可以不理会这些warning
5.Found pins functioning as undefined clocks and/or memory enables
原因:是你作为时钟的PIN没有约束信息.可以对相应的PIN做一下设定就行了.主要是指你的某些管脚在电路当中起到了时钟管脚的
作用,比如flip-flop的clk管脚,而此管脚没有时钟约束,因此QuartusII把"clk"作为未定义的时钟.
措施:如果clk不是时钟,可以加"not clock"的约束;如果是,可以在clock setting当中加入;在某些对时钟要求不很高的情况下,可以忽略此警告或在这里修改:Assignments>Timing analysis settings...>Individual clocks...>...
注意在Applies to node中只用选择时钟引脚一项即可,required fmax一般比所要求频率高5%即可,无须太紧或太松.
6.Timing characteristics of device EPM570T144C5 are preliminary
原因:因为MAXII 是比较新的元件在 QuartusII 中的时序并不是正式版的,要等 Service Pack
措施:只影响 Quartus 的 Waveform
7.Warning: Clock latency analysis for PLL offsets is supported for the current device family, but is not enabled
措施:将setting中的timing Requirements&Option-->More Timing Setting-->setting-->Enable Clock Latency中的on改成OFF
8.Found clock high time violation at 14.8 ns on register "|counter|lpm_counter:count1_rtl_0|dffs[11]"
原因:违反了steup/hold时间,应该是后仿真,看看波形设置是否和时钟沿符合steup/hold 时间
措施:在中间加个寄存器可能可以解决问题
9.warning: circuit may not operate.detected 46 non-operational paths clocked by clock clk44 with clock skew larger than data delay
原因:时钟抖动大于数据延时,当时钟很快,而if等类的层次过多就会出现这种问题,但这个问题多是在器件的最高频率中才会出现
措施:setting-->timing Requirements&Options-->Default required fmax 改小一些,如改到50MHZ
10.Design contains input pin(s) that do not drive logic
原因:输入引脚没有驱动逻辑(驱动其他引脚),所有的输入引脚需要有输入逻辑
措施:如果这种情况是故意的,无须理会,如果非故意,输入逻辑驱动.
11.Warning:Found clock high time violation at 8.9ns on node 'TEST3.CLK'
原因:FF中输入的PLS的保持时间过短
措施:在FF中设置较高的时钟频率
12.Warning: Found 10 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
原因:如果你用的 CPLD 只有一组全局时钟时,用全局时钟分频产生的另一个时钟在布线中当作信号处理,不能保证低的时钟歪斜(SKEW).会造成在这个时钟上工作的时序电路不可靠,甚至每次布线产生的问题都不一样.
措施:如果用有两组以上全局时钟的 FPGA 芯片,可以把第二个全局时钟作为另一个时钟用,可以解决这个问题.
13.Critical Warning: Timing requirements were not met. See Report window for details. 原因:时序要求未满足,
措施:双击Compilation Report-->Time Analyzer-->红色部分(如clock setup:'clk'等)-->左键单击list path,查看fmax的SLACK REPORT再根据提示解决,有可能是程序的算法问题或fmax设置问题
14.Warning: Can't find signal in vector source file for input pin |whole|clk10m 原因:这个时因为你的波形仿真文件( vector source file )中并没有把所有的输入信号(input pin)加进去, 对于每一个输入都需要有激励源的
15.Can't achieve minimum setup and hold requirement along path(s). See Report window for details.
原因:时序分析发现一定数量的路径违背了最小的建立和保持时间,与时钟歪斜有关,一般是由于多时钟引起的
措施:利用Compilation Report-->Time Analyzer-->红色部分(如clock hold:'clk'等),在slack中观察是hold time为负值还是setup time 为负值,然后在:Assignment-->Assignment Editor-->To中增加时钟名(from node finder),Assignment Name中增加和多时钟有关的Multicycle 和Multicycle Hold选项,如hold time为负,可使Multicycle hold的值>multicycle,如设为2和1.
16: Can't analyze file -- file E://quartusii/*/*.v is missing
原因:试图编译一个不存在的文件,该文件可能被改名或者删除了
措施:不管他,没什么影响
17.Warning: Can't find signal in vector source file for input pin |whole|clk10m 原因:因为你的波形仿真文件( vector source file )中并没有把所有的输入信号(input pin)加进去, 对于每一个输入都需要有激励源的
18.Error: Can't name logic function scfifo0 of instance "inst" -- function has same name as current design file
原因:模块的名字和project的名字重名了
措施:把两个名字之一改一下,一般改模块的名字
19.Warning: Using design file lpm_fifo0.v, which is not specified as a design file for the current project, but contains definitions for 1 design units and 1 entities in project Info: Found entity 1: lpm_fifo0
原因:模块不是在本项目生成的,而是直接copy了别的项目的原理图和源程序而生成的,而不是用QUARTUS将文件添加进本项目
措施:无须理会,不影响使用
20.Timing characteristics of device are preliminary
原因:目前版本的QuartusII只对该器件提供初步的时序特征分析
措施:如果坚持用目前的器件,无须理会该警告.关于进一步的时序特征分析会在后续版本的Quartus得到完善.
21.Timing Analysis does not support the analysis of latches as synchronous elements for the currently selected device family
原因:用analyze_latches_as_synchronous_elements setting可以让Quaruts II来分析同步锁存,但目前的器件不支持这个特性
措施:无须理会.时序分析可能将锁存器分析成回路.但并不一定分析正确.其后果可能会导致显示提醒用户:改变设计来消除锁存器,但实际其实无关紧要
22.Warning:Found xx output pins without output pin load capacitance assignment 原因:没有给输出管教指定负载电容
解决方法:该功能用于估算TCO和功耗,可以不理会,也可以在Assignment Editor中为相应的输出管脚指定负载电容,以消除警告
Quartus常见错误 为什么还提示“Error: Top-level design entity "and2" is undefined” library ieee; use ieee.std_logic_1164.all; entity and2 is port(a,b:in std_logic; y ut std_logic); end and2; architecture and2_1 of and2 is begin y<=a nand b; end and2_1; 在设置里已经设定top-level entity为and2了 怎么还是报错啊！ 标题：关于quartus中模块的引用 2009-05-27 17:10:35 quartus中一个工程中可包含一个顶层模块，多个子模块，通过顶层模块引用子模块。 1：顶层模块的实体名必须与建立工程时的实体名一致，否则编译时会出错，如下 Error: Top-level design entity "AND" is undefined 2，多个实体文件建立后在quartus界面左边的工程文件夹中找到要作为顶层文件的文件点击右键设置为顶层文件 3.所有文件设置好后再进行编译，单独编译某个文件的话肯定错误很多。
https://www.doczj.com/doc/cc13205071.html,/Detail/DefaultView.aspx?BookId=ISBN7-115-13204-6 里面有一个调用模块的例子，书中间的子模块命名为NAND编译时不能通过，后来改个名字NAND11就通过了，难道NAND是关键词不可用来命名？ 错误为： Top-level design entity "rojectName" is undefined 我已经把项目名称和顶层设计的名称设为一样的 而且有时候出现这样的情况，有时候又不出现这样的情况 例如下面这个例子 //与非门行为描述 module NAND(in1,in2,out); input in1,in2; output out; //连续赋值语句 assign out=~(in1&in2); endmodule 我建工程后就会提示Top-level design entity "NAND" is undefined 这个例子是从电子书上直接拷贝过来的，我很好奇的是有的例子可以运行，有的例子不可以。我先创建一个Verilog文件，然后保存成工程，工程名字和顶层文件名字一样的。 问题解决了。 原来定义实体的名称必须与项目顶层文件名称相同。 难怪有时候出现有时候又不出现这个问题咧。 2009-10-17 17:16 1.Found clock-sensitive change during active clock edge at time
1."c" not an argument in function sum 该标识符不是函数的参数 2.array bounds missing ] in function main 缺少数组界限符"]" 3.Array size too large in function main 数组规模太大 4.bad file name format in include directive 在包含指令中的文件名格式不正确. 5.Call of non-function in function main 调用未经过定义的函数. 6.cannot modify a const object in function main 对常量不能进行修改. 7.character constant too long in function main 字符常量太大 8.constant expression required in funtion main 数组定义的时候,数组大小要求是常数 https://www.doczj.com/doc/cc13205071.html,pound statment missing } in function main 复合语句漏掉符号"{" 10.declaration syntax error in function main 宣告语法错误 11.expression syntax in function main 表达式语法错误 12. extra parameter in call to sum in function 调用函数时使用了过多的参数 13.illegal use of floating point in function main 浮点数的不合法使用 14.illegal pionter subtraction in function main 不合法的指针相减 15.invalid pointer addition in function main 无效的指针相加 16.out of memory in function main 内存不足 17.statement missing ; in function main 语句后面漏掉分号. 警告报错
(一) Q uartus警告解析 1.Found clock-sensitive change during active clock edge at time
1.调试 C 程序时常见的错误类型分析 一般情况下，错误主要分为两大类：一、语法错误。对于这种错误，用编译器很容易解决。所以，改错题的第一步是先编译，解决这类语法错误。下面总结了二级C 语言上机改错题中常见的语法错误: (1) 丢失分号，或分号误写成逗号。 (2) 关键字拼写错误，如本来小写变成大写。 (3) 语句格式错误，例如for 语句中多写或者少写分号。 (4) 表达式声明错误，例如：少了() (5) 函数类型说明错误。与main ()函数中不一致。 (6) 函数形参类型声明错误。例如：少* 等。 (7) 运算符书写错误，例如：/ 写成了。二、逻辑错误，或者叫语义错误，这和实现程序功能紧密相关，一般不能用编译器发现。对于逻辑错误可以按这样的步骤进行查找。 (1) 先读试题，看清题目的功能要求。 (2) 通读程序，看懂程序中算法的实现方法。 (3) 细看程序，发现常见错误点。 2.改错题的改错方式总结，当然这些总结只能对大部分改错行有效 1、若错误行是函数首部，可分为以下几种情况： A、该行最后若有分号则删除，中间若有分号则改成逗号 B、形参类型不一致的问题，特别是指针类型，若后面用到某形参时有指针运算则该形参必为指针类型；若形参是二维数组或指向m 个元素的指针变量，则第二维的长度必须与main 中对应数组的第二维长度相同 C、函数类型不一致的问题，若函数中没有return语句则函数类型为void，若有return语句则函数的类型必须与return 后变量的类型一致。 2、若错误行是if 或while 语句，则首先看有没有用小括号将整个表达式括起，若没有则加上小括号。 3、若错误行中有if、while 、for 则要特别注意条件表达式的错误问题： A、指针变量的应用，若表达式中有指针变量且没有指针运算符，则加上指针运算符 B、若条件表达式中只有一个等于号，则改成两个等于号，若为其它比较运算符则一般是进行逆转或加一个等于号 C、f or 中要用分号分隔表达式，而不是用逗号 4、语法错误 A、语句缺少分号，若错误行中有语句没有用分号结束，则加上分号。 B、大小写不对，若错误行中有大写字母则一般都改成小写字母。 5、指针变量的运用，若错误行中有指针变量，并且该变量名前没有指针运算符则一般都是加上指针运算符 6、若错误行为return 语句，则首先看是否是缺少分号若是则加上分号即可；否则就是return 后的变量或表达式错误（此时可通过看题意，来分析该返回哪一变量或表达式）
Quartus II常见问题集锦 1、 【问题】Pin Planner 的使用问题：在QuartusII 7.2 ，时序仿真都通过，但是，一旦使用Pin Planner设定引脚后，时序仿真就发生变化，与功能仿真结果不一致，不是理想的结果。使用Pin Planner时要注意些什么问题呢？ 【解答】如果在没有设定引脚时就进行时序仿真，那么在后仿真就会不准确。因为当设定引脚以后，需要重新进行布局布线，这和没有设定引脚是不同的，因此，布线的改变自然会影响到时序的改变。通常的做法是：先做好所有的设定，生成网表文件和延时文件，再加上激励文件进行仿真，这个时候的仿真结果是最接近实际情况的。通常的pin设定没有特定要求，差分信号是成对的。所以请不要搞错。时钟信号尽量使用专用的时钟引脚；普通I/O没有什么限制，做好时序约束就可以了。 2、 【问题】怎样配置cyclone FPGA的管脚功能？ 【解答】FPGA芯片的引脚分为好多类，有通用IO，有时钟网络，有复位网络，这些引脚的具体功能是在布线时由用户选择的。你可以自由的配置这些引脚的功能，但最好根据芯片的数据手册进行选择，如将时钟配置到专用时钟引脚上，将复位配置到专用复位引脚上，否则会影响最终的布线结果。 3、 【问题】分配fpga管脚时该怎么选择，引脚有什么属性需要考虑，quartus2中引脚有几个属性：Reserved，Group，I/O Bank,Vref Group,I/O standard( 3.3-V LVTTL(default) )分别是什么意思，要怎么设置？ 【解答】首先说IO standard：这个是用于支持对应不同的电平标准。FPGA IO 口的电压由IO bank上的VCC引入。一个bank上引入3.3V TTL电平，那么此时整个bank上输出3.3V的TTL电平。设置这个第一是为了和current strength 一起计算功率。第二个是用于在IO口上加载正确的上拉/下拉电阻。只要你设置完成，Quartus会按照你的电平标准自动布线。 第二是IO Bank：你在quartus pin planner 的top view下右键然后点击 show IO banks，这个时候就会看到FPGA的管脚被几种颜色划分开了。一种颜色下的IO口代表一组bank。你在吧管脚的location约束完成以后。IO Bank会自动填
C语言编译中的常见错误 1、警告类错误 ？‘XXX’declare but never used变量XXX已定义但从未用过。 ？‘XXX’is assigned a value which is never used变量XXX已赋值但从未用过。？Code has no effect 程序中含有没有实际作用的代码。 ？ Non-portable pointer conversion不适当的指针转换，可能是在应该使用指针的 地方用了一个非0的数值。 ？Possib le use of ‘XXX’before definition表达式中使用了未赋值的变量 ？Possibly incorrect assignment这样的赋值可能不正确 ？Redeclaration of ‘main’一个程序文件中主函数main不止一个。 ？Suspicious pointer conversion可疑的指针转换。通常是使用了基本类型不匹配的指针。 ？Unreachable code程序含有不能执行到的代码。 2、错误或致命错误 ？Compound statement missing } in function main程序结尾缺少括号}。 ？“}”expected；“(”expected等复合语句或数组初始化的结尾缺少“)”；“（”。 ？ Case outside of switch case不属于Switch结构，多由于switch结构中的花括 号不配对所致。 ？Case statement missing ‘:’ switch结构中的某个case之后缺少冒号。 ？ Constant expression required定义数组时指定的数组长度不是常量表达式。 ？ Declaration syntax error 结构体或联合类型的定义后缺少分号。 ？ Declaration was expected 缺少说明，通常是因为缺少分界符如逗号、分号、右圆 括号等所引起的。 ？Default outside switch Default部分放到了switch结构之外，一般是因为花括号 不匹配而引起的。 ？do statement must have while do语句中缺少相应的while部分。 ？ Expression syntax 表达式语法错。如表达式中含有两个连续的运算符
https://www.doczj.com/doc/cc13205071.html,/support/man/docs/c51/c51_c277.htm错误信息查询 Keil C 编译器常见警告与错误信息 error C132 ：“****”not in formal parameter list 花了偶将近半个小时来查找错误，最终发现原来是在头文件里的一个函数声明时露了一个分号造成紧挨着在它下面声明的参数not in formal parameter list。 记在在这里，免得以后忘记了，同时也供大家分享。 下面是另外一些常见的错误提示： 1.第一种错误信息 ***WARNING L15: MULTIPLE CALL TO SEGMENT SEGMENT: ?PR?_WRITE_GMVLX1_REG?D_GMVLX1 CALLER1: ?PR?VSYNC_INTERRUPT?MAIN CALLER2: ?C_C51STARTUP ***WARNING L15: MULTIPLE CALL TO SEGMENT SEGMENT: ?PR?_SPI_SEND_WORD?D_SPI CALLER1: ?PR?VSYNC_INTERRUPT?MAIN CALLER2: ?C_C51STARTUP ***WARNING L15: MULTIPLE CALL TO SEGMENT SEGMENT: ?PR?SPI_RECEIVE_WORD?D_SPI CALLER1: ?PR?VSYNC_INTERRUPT?MAIN CALLER2: ?C_C51STARTUP - 该警告表示连接器发现有一个函数可能会被主函数和一个中断服务程序(或者调用中断服务程序的函数)同时调用,
QUARTUS II常见错误剖析 made by lingfeng 1，Error (10053): Verilog HDL error at ADDBCD.v(13): can't index object "out" with zero packed or unpacked array dimensions 这个错误是由于OUT是个寄存器变量，在程序的开始忘记定义reg out 或者out寄存器变量的宽度定义错误。 2，编写好程序并进行编译后，把文件作为顶层文件然后进行波形仿真，出现对应引脚与程序中的引脚不符。 这个错误是因为把文件作为顶层文件后还要再编译一次，顶层文件才能够进行波形仿真。否则仿真对应的文件永远是上一个顶层文件。3，在给寄存器赋初值时，应该通过在进程中设置一个复位的单元来给寄存器变量赋初值。 4，项目导航窗口被关闭了，怎样重新打开？ 点击主菜单的VIEW->utility windows->project navigator(工程文件) and status(编译状态) 5，Error: Can't elaborate top-level user hierarchy 解决办法：看看Always中的敏感表达式是否与之后的程序相矛盾。6，Error: Can't compile duplicate declarations of entity "class_design" into library "work" 解决办法：把文件名修改成和别的文件不重复的名字。 7，Error (10219): Verilog HDL Continuous Assignment error at adder.v(9): object "cout" on left-hand side of assignment must have a net type
VC++编译的常见错误 1、fatal error C1010: unexpected end of file while looking for precompiled header directive。 寻找预编译头文件路径时遇到了不该遇到的文件尾。（一般是没有#include "stdafx.h"） 2、fatal error C1083: Cannot open include file: 'R…….h': No such file or directory 不能打开包含文件“R…….h”：没有这样的文件或目录。 3、error C2011: 'C……': 'class' type redefinition 类“C……”重定义。 4、error C2018: unknown character '0xa3' 不认识的字符'0xa3'。（一般是汉字或中文标点符号） 5、error C2057: expected constant expression 希望是常量表达式。（一般出现在switch语句的case分支中） 6、error C2065: 'IDD_MYDIALOG' : undeclared identifier “IDD_MYDIALOG”：未声明过的标识符。 7、error C2082: redefinition of formal parameter 'bReset' 函数参数“bReset”在函数体中重定义。 8、error C2143: syntax error: missing ':' before '{' 句法错误：“{”前缺少“；”。 9、error C2146: syntax error : missing ';' before identifier 'dc' 句法错误：在“dc”前丢了“；”。 10、error C2196: case value '69' already used 值69已经用过。（一般出现在switch语句的case分支中） 11、error C2509: 'OnTimer' : member function not declared in 'CHelloView' 成员函数“OnTimer”没有在“CHelloView”中声明。 12、error C2511: 'reset': overloaded member function 'void (int)' not found in 'B' 重载的函数“void reset(int)”在类“B”中找不到。 13、error C2555: 'B::f1': overriding virtual function differs from 'A::f1' only by return type or calling convention 类B对类A中同名函数f1的重载仅根据返回值或调用约定上的区别。 14、error C2660: 'SetTimer' : function does not take 2 parameters “SetTimer”函数不传递2个参数。 15、warning C4035: 'f……': no return value “f……”的return语句没有返回值。 16、warning C4553: '= =' : operator has no effect; did you intend '='? 没有效果的运算符“= =”；是否改为“=”？ 17、warning C4700: local variable 'bReset' used without having been initialized 局部变量“bReset”没有初始化就使用。
Quartus使用问题及解决方法总结（转载） 在QuartusII下进行编译和仿真的时候,会出现一堆warning,有的可以忽略,有的却需要注意,虽然按F1可以了解关于该警告的帮助,但有时候帮助解释的仍然不清楚,大家群策群力,把自己知道和了解的一些关于警告的问题都说出来讨论一下,免得后来的人走弯路. 下面是我收集整理的一些,有些是自己的经验,有些是网友的,希望能给大家一点帮助,如有不对的地方,请指正,如果觉得好,请版主给点威望吧,谢谢 1.Found clock-sensitive change during active clock edge at time
Modelsim使用常见问题及解决办法 在ISE启动modelsim时遇到问题 1。我在ISE中启动modelsim时出现了下面的错误 Loading work.tb_ic1_func # ** Error: (vsim-19) Failed to access library 'xilinxcorelib_ver' at "xilinxcorelib_ver". # No such file or directory. (errno = ENOENT) # ** Error: (vsim-19) Failed to access library 'unisims_ver' at "unisims_ver". # No such file or directory. (errno = ENOENT) # Loading work.fifoctlr_ic_v2 # ** Error: (vsim-19) Failed to access library 'xilinxcorelib_ver' at "xilinxcorelib_ver". # No such file or directory. (errno = ENOENT) # ** Error: (vsim-19) Failed to access library 'unisims_ver' at "unisims_ver". # No such file or directory. (errno = ENOENT) # ** Error: (vsim-3033) fifoctlr_ic_v2.v(126): Instantiation of 'BUFGP' failed. The design unit was not found. 是什么原因？ “点到仿真模式，在source里面选中你建立工程选择的芯片，然后看Processes，点开，有个compile HDL simulation library，运行一下就OK了” 2.ISE用modelsim仿真提示：# ** Error: (vish-4014) No objects found matching '*'.结果仿真时老是报错： # ** Error: (vish-4014) No objects found matching '*'. # Error in macro ./test_top_tb.fdo line 10 # (vish-4014) No objects found matching '*'. # while executing # "add wave *" 解决办法，改modelsim.ini文件中的一个参数：VoptFlow = 0 # ** Error: (vish-4014) No objects found matching 'XXXX'. 在之前的设计里有一个信号XX, 并且保持在wave.do文件里 现在这个信号在你的设计你被去掉了，modelsim仍然调用旧的wave.do，找不到对应的信号XX, 就报错误这个错误可以忽略 3.当对IP核修改后，用Modelsim仿真显示：No entity is bound for inst 或CE is not in the entity。（CE是改动后添加的一个管脚），从而仿真无结果。 解决办法：首先选中该IP核的.xco文件点击右键->属性将属性改为"Synthesis/Imp + Simulation." 然后将其对应的.v或.vhd文件的属性也改为"Synthesis/Imp + Simulation." 4.启动modelsim后，没有出错，但是有warning：(vsim-3009) [TSCALE] - Module 'ODDR' does not have a `timescale directive in effect, but previous modules do.输入信号均正确，调用的IP core或原语的输出为高阻态。
android源码编译常见问题 分类：android中级2013-03-09 16:20 397人阅读评论(2) 收藏举报编译过程： （在Ubuntu 11.04 64位机器上编译） 1. source build/envsetup.sh //初始化与环境envsetup.sh脚本 初始化完成，显示如下 including device/samsung/maguro/vendorsetup.sh including device/samsung/tuna/vendorsetup.sh including device/ti/panda/vendorsetup.sh including sdk/bash_completion/adb.bash 2. lunch full-eng //选择的目标 ============================================ PLATFORM_VERSION_CODENAME=REL PLATFORM_VERSION=4.0.1 TARGET_PRODUCT=full TARGET_BUILD_VARIANT=eng TARGET_BUILD_TYPE=release TARGET_BUILD_APPS= TARGET_ARCH=arm TARGET_ARCH_VARIANT=armv7-a HOST_ARCH=x86 HOST_OS=linux HOST_BUILD_TYPE=release BUILD_ID=ITL41D ============================================ //建立与一切使。GNU的make -JN参数可以并行处理任务，它是共同使用的任务数， //N的1倍和2倍之间是被用于建立计算机硬件线程数量。例如在E5520双机（2个CPU， //每个CPU 4核，每核心2线程），最快的构建与命令之间的J16和 -J32。 3. make -j4 编译完成
一、编译时的常见错误 1. 数据类型错误。此类错误是初学者编程时的常见现象, 下面是一些要引起注意的错误: (1) 所有变量和常量必须要加以说明。 (2) 变量只能赋给相同类型的数据。 (3) 对scanf()语句, 用户可能输入错误类型的数据项, 这将导致运行时出错, 并报出错信息。为避免这样的错误出现, 你就提示用户输入正确类型的数据。 (4) 在执行算术运算时要注意: a. 根据语法规则书写双精度数字。要写0.5, 而不是写.5; 要写1.0, 而不是1。尽管C语言会自动地把整型转换成双精度型, 但书写双精度型是个好习惯。让C语言为你做强行转换这是一种效率不高的程序设计风格。这有可能导致转换产生错误。 b. 不要用0除。这是一个灾难性的错误, 它会导致程序失败, 不管C 语言的什么版本, 都是如此, 执行除法运算要特别小心。 c. 确保所有的双精度数(包括那些程序输入用的双精度数) 是在实数范围之内。 d. 所有整数必须在整数允许的范围内。这适用于所有计算结果, 包括中间结果。 2. 将函数后面的";"忘掉。此时错误提示色棒将停在该语句下的一行, 并显示: Statement missing ; in function <函数名> 3. 给宏指令如#include, #define等语句尾加了";"号。 4. "{"和"}"、"("和")"、"/*"和"*/"不匹配。引时色棒将位于错误所在的行, 并提示出有关丢掉括号的信息。 5. 没有用#include指令说明头文件, 错误信息提示有关该函数所使用的参数未定义。 6. 使用了Turbo C保留关键字作为标识符, 此时将提示定义了太多数据类型。 7. 将定义变量语句放在了执行语句后面。此时会提示语法错误。 8. 使用了未定义的变量, 此时屏幕显示: Undefined symbol '<变量名>' in function <函数名> 9. 警告错误太多。忽略这些警告错误并不影响程序的执行和结果。编译时当警告错误数目大于某一规定值时(缺省为100)便退出编译器, 这时应改变集成开发环境Options/Compiler/Errors中的有关警告错误检查开关为off。 10. 将关系符"=="误用作赋值号"="。此时屏幕显示: Lvalue required in function <函数名> 二、连接时的常见错误 1. 将Turbo C库函数名写错。这种情况下在连接时将会认为此函数是用户自定义函数。此时屏幕显示: Undefined symbol '<函数名>' in <程序名> 2. 多个文件连接时, 没有在"Project/Project name中指定项目文件(.PRJ文件), 此时出现找不到函数的错误。 3. 子函数在说明和定义时类型不一致。 4. 程序调用的子函数没有定义。 三、运行时的常见错误 1. 路径名错误。在MS-DOS中, 斜杠(\)表示一个目录名; 而在Turbo C 中斜杠是个某个字符串的一个转义字符, 这样, 在用Turbo C 字符串给出一个路径名时应考虑"\"的转义的作用。例如, 有这样一条语句: file=fopen("c:\new\tbc.dat", "rb"); 目的是打开C盘中NEW目录中的TBC.DAT文件, 但做不到。这里"\"后面紧接的分别是"n"及"t", "\n"及"\t"将被分别编译为换行及tab字符, DOS将认为它是不正确的文件名而拒绝接受, 因为文件名中不能和换行或tab字符。正确的写法应为: file=fopen("c:\\new\\tbc.dat", "rb"); 2. 格式化输入输出时, 规定的类型与变量本身的类型不一致。例如: float l;
1.Found clock-sensitive change during active clock edge at time
Error: L6200E Error: L6200E: Symbol temp multiply defined (by wenshidu.o and main.o).在编译的时候出现了这个问题，但是检查不出来，希望各位大侠帮帮忙 什么变量你给付了两次值 你看看是不是那个外部变量你又给赋值了 main.c申明，其他.c文件对应的.h文件中用extern引用 error: #20 error: #20: identifier "TIM2_IRQChannel" is undefined 谁能说说，哪里错了 你的固件库里的库文件没有添加进工程里面，所以出现未定义的情况。 TIM2_IRQChannel指定时器2的中断通道没有定义，其实在固件库对这些参数都有定义，宏定义代替了一串寄存器地址数据。需要将.C文件添加到工程文件中 warning: #1-D main.c(7): warning: #1-D: last line of file ends without a newline 当使用keil编译时，弹出这样的警告信息：main.c(7): warning: #1-D: last line of file ends without a newline 这个是由于在main函数的“}”后，没有加回车。 只要在main函数的“}”后加回车键，此警告信息即可消除。 error:#65 ...test_menu.c(27):error:#65:expected a ";" 分数送你了，问题在你回答之前已经解决了，头文件里的结构体定义里的最后一行没有加";" 如NB menu{..};