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基于FPGA的多道脉冲幅度分析器的设计

第!"卷第#期核电子学与探测技术

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王

彦A 贺康政A 黄

松

B 南华大学电气工程学院A 湖南衡阳#!

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摘要E 介绍了采用=>?@构成的多道脉冲幅度分析器的设计系统A 其控制与转换的核心采用4F .2G

1./H 0的I J !4C ))-A 并利用$K 6L 进行程序设计M 采用N O P !’)接口芯片Q O >C "R C 实现与>J 的高速

数据传输M 该系统提高了转换速率A 减少了测量时间A 改善了微积分非线性A 提高了系统的测量精度和稳定性M

关键词E 多道脉冲幅度分析器S 二级线性放电法S =>?@S $K 6L S N O P

!’)中图分类号E 7L R !!’#S 7>

T T !’T 文献标识码E @文章编号E )!"R G )U T #B !))"D )#G )#C V G )#收稿日期E !))#G )T G C V

作者简介E 王彦B C U *C WD A 男A 南华大学电气工程学院讲师A 硕士A 从事单片机与>L 6数字集成电路开

发及应用技术研究

核能谱测量技术是一种综合性很强的核探测技术X 电子技术X 计算机技术等多学科相互交叉渗透的产物A 具有现场X 多元素快速分析等特点M 目前A

它已成为物质成分分析的手段A 在地质学X 医学X 环境学X 生物学X 化学X 考古学等学科扮演越来越重要的角色M 在核辐射测量中A 核探测器输出的脉冲信号幅度和入射粒子的能量成正比A 通过测脉冲信号的幅度就可以知道入射射线的能量M 因此A 脉冲幅度测量技术是核测量中的重要课题M

当前相当数量的脉冲幅度分析器采用@6J 芯片对信号进行量化A 通过单片机控制谱线采集A 并通过串口或并口A 将谱数据送计算机进行分析A 得出结果M

所研制的脉冲幅度分析器没有沿用这种Y 上下位机Z 方式A 而采用=>?@构成系统中的数字电路B 包括模数转换控制电路X 存储器X N O P 接口电路D

A 并控制外部模拟电路的动作A 从而提高了系统的整体速度A 降低了整机功耗A 减小了体积M

[系统组成及工作原理

图C 为基于=>?@的多道脉冲幅度分析

器的系统结构图M 整个系统可分为#部分M 第C 部分为信号放大电路A

即前放和主放A 第!部分为模数转换器A 第T 部分为以=>?@芯片为

核心的数字逻辑控制器A 第#部分为以N O P

!’)

标准设计制作的高速数据传输系统M 由于=>?@具有集成度高A 逻辑控制功能强A 存储空间大A 工作频率高B 可以达到数百\-$以上D A 能胜任比较复杂的时序逻辑X 组合逻辑与状态等逻辑电路应用场合A 可以替代几十甚至上百

块通用Q J 芯片]C ^A 因此本设计中的数字电路部分都由=>?@构成A 并利用=>?@强大的逻辑

控制功能控制快_慢放电电路X 线性门电路等外部模拟电路的动作M

系统中输入信号的模数转换器B @6J D 由=>?@配合过峰X 过零检测电路和两级恒流源放电电路实现的A 即采用二级线性放电法来实现M =>?@根据过峰X 过零检测电路的判断信号控制两级恒流源放电电路的启动和停止A 并对放电电路启动和停止的时间进行计数A 得到的计数结果就为信号的道址B 系统时钟为

C ))\K ‘A 晶振通过=>?@内部锁相环倍频到

!))\K ‘D M 得到的道址数据储存在a ,!4C ))-内部的P L b J c d @\中A 由于该芯片的P L b J c G

d @\的容量是#)e

A 所以系统可存储!)#R 个V

C #万方数据

!"位的道地址#最后系统通过$%&接口将数据传输给主机’通过主机处理数据绘出谱线()*#

图!多道模数转换器的系统结构图

+硬件电路设计

系统的硬件电路主要包括,信号放大电路-线性门电路-电压上下阈甄别器电路-电压跟随电路-过零检测电路-过峰检测电路-自放电路-快.慢放电电路#系统硬件电路如图)所示’为了提高系统的整体速度’减小体积’电路中使用高速运放和贴片式电容-电阻#

信号跟随电路,输入信号从/01)加入’接至运放$!!234%566!7的8脚29端7’由

$!!-:)-:8-;)%8?@’此时$!!的"脚输出为正电压’该信号接至电压比较器A B8!!的)脚29端7’$C的输出D E?F8为G!H#同时’保持电容/!!上充的电位约为/01)端的输入电压的峰值时’当过峰时’$!!的)脚电位不变’而8脚电位随输入信号的下降而下降’此时$!!的"脚输出为负电位’此信号使$C的输出D E?F8为G6H2过峰7#

过零检测电路,在电压比较器$"的8端

口接入一个设定的值或6电位2接地7’在放电

过程中’跟随器将电压输到$"的)端口进行

比较’如果/0BI=输出G!H’则还没有过零’要

继续放电’如果输出为G6H’则放电完毕’开始下一轮转换#

上下阈值判断电路,上阈%J2节点7接到电压比较器$82A B8!!7的)端口’下阈K J接到电压比较器$52A B8!!7的)端口’输入信号接到$8-$5的8端口’对于$8’如果8端口电压小于)端口的’则/0BI!输出G!H2有效电压信号L分析7’反之则输出G6H2无效电压信号L 剔除7#对于$5’如果8端口电压大于)端口的’则/0BI)输出G6H’反之则输出G!H#自放电路,当/0BI!输出G6H或K0BI)输出G!H时’电压不在上下阈值之间’M I N O通过/01给自放电路的P M2节点7输入一个高电平信号G!H’Q82)18R6"7导通开始放电’再经过跟随器来判断是否放电完毕#

快.慢放判断电路,当输入信号在上下阈之间2电压有效7时’由比较器$S23A86!"7对其进行快.慢放判断’当/0BI5输出G!H时’M I L

N O对

线性门电路,当被分析的信号进入变换器

后’为了把它转换成数码T’需要一定的变换时

间U#在变换过程中各个电路产生动作’也需要

一定的逻辑动作时间V

!’9!

运行和存储需要

的时间V

则多道脉冲幅度分析器每分析一个

万方数据

信号所需时间为!"#$"%&’&"%(这段时间为分析器的)死时间*+分析器在死时间内必须封锁输入端(以便禁止下一个输入信号的进入+这个

过程叫占用封锁+为实现占用封锁(需要在输入

端设置一套门电路+门电路主要由三极管,-.

(二极管0%及电容1%构成234

+图-系统硬件电路图

5系统软件设计

系统的程序是在678/9-上用:;0<编译

完成的+在本系统中(=>?@是控制核心(它主要负责模数转换并根据外部模拟电路的判断信号控制其他电路的动作+其主要的功能包括!设置道宽(>AB 调制设置上下阈值(根据过峰检测信号和测量时间(控制线性门的开关(根据快C

慢放判断电路控制恒流源放电(将时间参数转换为道址(存储道址等功能+程序主流程如图3所示(先设定好道宽和上下阈值(线性门打开(信号开始输入(脉冲信号对电容充电(未过峰则保持线性门打开(如果过峰(将线性门关闭(同时判断该信号是否过阈值(超过阈值不转换(并通过自放电路快速放电+如果在上下阈值以内则启动模数转换+在放电过程中(先判断放电方式+如果电容的电压大于慢放基准电压则快放(反之慢放+放电的总时间为!’$’%&’D (=>?@以一定频率时钟对’计数(

计数即为道址+系统将该道址的内容加%(并存储到=>?@(最后通过E 7F 发送数据+

G E 7F 接口电路

随着E 7F 技术的发展(

这种高速的数据传输接口也被越来越多地应用于多道脉冲幅度分析器中(尤其是E 7F

-9D (它的数据传输速度为/H D BI J K (大大提高了微机与分析器的数据传输能力+本系统使用E 7F

-9D 接口芯片67>%L H %实现与>1主机的高速数据传输+

67>%L H %是一种高速E 7F 器件控制器件(它价格低(功能强(可以直接和外设相连(并集成了串行接口引擎.>68.=6=M 存储器.数据收发器和393:的电压调整器(支持E 7F -9D 的自检工作模式(有N 个6O 端点(N 个M E P 端点和%个固定的控制6O C M E P 端点和高速的0B@接口+

%/万方数据

图!程序主流程图

图"#$%&与’($)*+)的接口电路

’($)*+)的驱动程序由#$%&提供,#$-%&与’($)*+)的接口电路如图"所示,该接口电路实现了.(/012物理层和数据协议层的任务3并且实现了连同端点4$2设置在内的)5个.(/端点的共同协作6"7,

8结束语

本系统采用二级线性放电法自己设计了模数转换器3并将其集成在现场可编程逻辑门阵列9#$%&:上,控制和转换核心采用超高速硬件描述语言;<=>进行设计并在?@A@B C的

D E F B G F H I4的?J0D)22K上编程实现,同时3系统采用.(/012接口芯片9’($)*+):实现与

$J机的高速数据传输,充分利用了.(/接口可带电插拔3即插即用3自动资源配置3传输速度快等特点3将数据采集硬件电路做成外置式智能仪器的形式,该系统还具有电路简单L可靠性好L功耗低L分析精度高和现场数据处理能力强等特点3并提高了转换速率3减少了测量死时间3改善了微积分非线性3提高了系统精度和稳定度,目前本系统已在秦山核电站)!M监测仪中试运行3效果良好,

参考文献N

6)7彭有花1#$%&技术在多道脉冲幅度分析器中的应

用研究6O71成都理工大学学报3022!39P:N

607王海霞3等1$J Q)2"总线式多道脉冲幅度分析器的软L硬件探讨6O71成都理工大学学报3022!39+:N

6!7屈建石3等1多道脉冲分析系统原理6R71北京N原子能出版社3)S+"1

6"7周伟3等1基于.(/接口技术的多道核谱分析仪的设计6O71核电子学与探测技术3022!30!90:N)*S1

T U V W X YZ[\]^_W‘a b Y Y U^c]^V U b\c^W_]d U b Y b^e f U g h b V U dZ Yi j k l

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9J s A A K p K s t4A K u G H@u4B p@B B K H@B p3M F B r v F.B@w K H D@G x3

l h V_g b‘_’G@B G H s y v u K D G r K y K D@p Bs t z v A G@u r F B K A E v A D K F z E A@G v y K F B F A x q K H{r@u rF y s E G D G r K z K G r s ys t G{sD G K EA@B K F H@G xy@D u r F H p K1’BG r KD x D G K z3G r Ku s H Ks t G r Ku s B w K H D@s BF B yu s B G H s A v B@G@D F u r@K w K y@B G r K D E F B G F H I4C u0D)22K s t?@A@B C u s H E s H F G@s B|x E H s p H F z z@B p{@G rG r K;<=>1}r K r@p r-D E K K y G H F B D-

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~U e!Z g d V N z v A G@u r F B B K AE v A D KF z E A@G v y KF B F A x q K H"G{s D G K E A@B K F H@G x y@D u r F H p K"#$%&";<=>" .(/012

)

万方数据

基于FPGA的多道脉冲幅度分析器的设计

作者：王彦，贺康政，黄松， WANG Yan， HE Kang-zheng， HUANG Song

作者单位：南华大学电气工程学院,湖南衡阳,421001

刊名：

核电子学与探测技术

英文刊名：NUCLEAR ELECTRONICS & DETECTION TECHNOLOGY

年，卷(期)：2005,25(4)

被引用次数：2次

参考文献(4条)

1.周伟基于USB接口技术的多道核谱分析仪的设计[期刊论文]-核电子学与探测技术 2003(02)

2.屈建石多道脉冲分析系统原理 1984

3.王海霞PC/104总线式多道脉冲幅度分析器的软、硬件探讨[期刊论文]-成都理工大学学报(自然科学版) 2003(08)

4.彭有花FPGA技术在多道脉冲幅度分析器中的应用研究 2003(07)

引证文献(3条)

1.刘俊.刘京诚.谢磊.何伟.李茹杰.翟值楚核脉冲参数检测系统的FPGA实现[期刊论文]-国外电子测量技术 2010(8)

2.李鹏程.魏彪.任勇.张应辉.金晶.冯鹏.米德伶一种仿252Cf中子源随机脉冲信号参数检测系统的FPGA设计与实现[期刊论文]-核电子学与探测技术 2010(12)

3.李鹏程.魏彪.任勇.张应辉.金晶.冯鹏.米德伶一种仿252Cf中子源随机脉冲信号参数检测系统的FPGA设计与实现[期刊论文]-核电子学与探测技术 2010(12)

本文链接：https://www.doczj.com/doc/cc9136608.html,/Periodical_hdzxytcjs200504019.aspx

基于FPGA的计数器的程序的设计方案

基于FPGA的计数器的程序设计方案 1.1 FPGA简介 FPGA（Field－Progrmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。自1985 年Xilinx 公司推出第一片中大规模现场可编程逻辑器件(FP2GA) 至今,FPGA 已经历了十几年的历。在这十几年的过程中,可编程器件有了惊人的发展: 从最初的1200 个可利用门,到今天的25 万可利用门,规模增大了200 多倍; FPGA 供应商也从Xilinx 的一枝独秀,到今天近20 个厂商的分庭抗争;FPGA 从单一的基于SRAM结构到今天各种结构类型的出现,都充分体现了可编程器件这一巨大市场的吸引力。FPGA 不仅可以解决电子系统小型化、低功耗、高可靠性等问题,而且其开发周期短、开发软件投入少、芯片价格不断降低。由于目前电子产品生命周期相对缩短,相近功能产品的派生设计增多等特点,促使FPGA 越来越多地取代了ASIC 的市场,特别是对国内众多的科研单位来说,小批量、多品种的产品需求,使得FPGA 成为首选。 1.2 硬件描述语言VHDL特点功能强大、设计灵活。VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。VHDL支持同步电路、异步电路和随机电路的设计，这是其他硬件描述语言所不能比拟的。VHDL还支持各种设计方法，既支持自底向上的设计，又支持自顶向下的设计；既支持模块化设计，又支持层次化设计。支持广泛、易于修改。由于VHDL已经成为IEEE标准所规范的硬件描述语言，目前大多数EDA工具几乎都支持VHDL，这为VHDL的进一步推广和广泛应用奠定了基础。在硬件电路设计过程中，主要的设计文件是用VHDL编写的源代码，因为VHDL易读和结构化，所以易于修改设计。强大的系统硬件描述能力。VHDL具有多层次的设计描述功能，既可以描

(完整版)基于FPGA的智能交通灯的设计毕业设计

目录摘要 ............................................................. I 1 前言 (1) 2 交通红绿灯控制电路的发展与技术现状 (2) 2.1 交通控制系统以及交通红绿灯控制电路的发展现状 (2) 2.2 智能交通红绿灯控制电路技术的现状 (3) 3 VHDL、FPGA、Quartus ii简介 (5) 3.1 VHDL简介 (5) 3.1.1 VHDL简介 (5) 3.1.2 VHDL语言的特点 (6) 3.2 FPGA简介 (8) 3.2.1 PLD器件的设计特点 (8) 3.2.2 FPGA的基本结构 (10) 3.2.3 采用FPGA设计逻辑电路的优点 (11) 3.3 Quartus II 的简介 (12) 4 具体方案论证与设计 (13) 4.1 具体方案论证 (13) 4.2系统算法设计 (15) 4.3 具体电路原理图 (16) 4.4 电路仿真图 (16) 5 实验结果 (17) 总结 (18) 参考文献 ......................................... 错误！未定义书签。附录： .. (19)

基于FPGA的十字路口交通信号灯摘要本文主要介绍十字路口交通灯控制器的设计。首先，介绍交通控制系统以及交通红绿灯控制电路的发展现状；然后采用硬件描述语言进行的交通灯控制器设计。重点介绍了控制系统各部分的设计，以及各个模块之间的同步处理。为了克服交通信号灯控制系统传统设计方法的弊端,更加适应城镇交通现状,利用VHDL语言、采用层次化混合输入方式,设计了具有3种信号灯和倒计时显示器的交通信号灯控制系统,在 QuartusⅡ下进行仿真,并下载到FPGA中制作成实际的硬件电路进行了模拟运行.使用该方法设计的交通灯控制系统电路简单、运行可靠、易于实现,可实现对交通信号的控制和显示功能。关键词 FPGA;QUARTUS ii;HDPLD；十字路口交通灯控制器; Based on FPGA intersection traffic lights Abstract This paper describes the design of intersection traffic signal controller.First, the introduction of traffic control systems and traffic light control circuit of the development status; then using language designed for the traffic light controller.Focus on various parts of the control system

基于FPGA的电子抢答器的程序设计

基于FPGA的电子抢答器的程序设计摘要随着科学技术日新月异，文化生活日渐丰富，在各类竞赛、抢答场合电子抢答器已经作为一种工具得到了较为广泛的应用。顾名思义，电子抢答器是一种通过抢答者的指示灯显示、数码显示和警示显示等手段准确、公正、直观地判断出最先获得发言权选手的设备。此次设计有4组抢答输入，每组设置一个抢答按钮供抢答者使用。电路具有第一抢答信号的鉴别和锁存功能。当第一抢答者按下抢答开关时，该组指示灯亮以示抢答成功。同时，电路也具备自锁功能，保证能够实现在一路成功抢答有效后，其他三路均不能抢答。本设计基于VHDL语言，采用FPGA为控制核心，并结合动手实践完成，具有电路简单、操作方便、灵敏可靠等优点。该四路抢答器使用VHDL硬件描述语言进行编程，分为七个模块：判断模块，锁存模块，转换模块，扫描模块，片选模块，定时报警模块和译码模块。编程完成后，使用QuartersII工具软件进行编译仿真验证。关键词：VHDL，FPGA，四路抢答器，仿真

目录 1 概述 (1) 1.1 设计背景 (1) 1.2 抢答器现状 (1) 1.3 本论文主要完成的工作 (1) 1.4 设计心得 (2) 2 开发工具简介 (3) 2.1 VHDL语言简介 (3) 2.2 FPGA开发过程与应用 (4) 2.2.1 FPGA发展历程及现状 (4) 2.2.2 FPGA工作原理 (4) 2.2.3 FPGA开发流程 (5) 2.3 Quartus II软件 (6) 3系统设计 (8) 3.1 系统设计要求 (8) 3.2 系统设计方案 (8) 3.2.1 系统硬件设计方案 (8) 3.2.2 系统软件设计方案 (8) 3.3.3 系统原理详述 (10) 4 电路程序设计及仿真 (12) 4.1 抢答锁存模块设计 (12) 4.1.1 VHDL源程序 (12) 4.1.2 抢答锁存电路的模块 (13) 4.2 仿真 (14) 总结 (15) 致谢 (17) 参考文献 (18)

基于FPGA下的交通灯控制器设计

引言随着城乡的经济发展，车辆的数量在迅速的增加，交通阻塞的问题已经严重影响了人们的出行。现在的社会是一个数字化程度相当高的社会，很多的系统设计师都愿意把自己的设计设计成集成电路芯片，芯片可以在实际中方便使用。随着EDA技术的发展，嵌入式通用及标准FPGA器件的呼之欲出，片上系统(SOC)已经近在咫尺。FPGA/CPLD 以其不可替代的地位及伴随而来的极具知识经济特征的IP芯片产业的崛起，正越来越受到业内人士的密切关注。FPGA就是在这样的背景下诞生的，它在数字电路中的地位也越来越高，这样迅速的发展源于它的众多特点。交通等是保障交通道路畅通和安全的重要工具，而控制器是交通灯控制的主要部分，它可以通过很多种方式来实现。在这许许多多的方法之中，使用FPGA和VHDL语言设计的交通灯控制器，比起其他的方法显得更加灵活、易于改动，并且它的设计周期性更加短。城市中的交通事故频繁发生，威胁着人们的生命健康和工作生活，交通阻塞问题在延迟出行时间的同时，还会造成更多的空气污染和噪声污染。在这种情况下，根据每个道路的实际情况来设置交通灯，使道路更加通畅，这对构建和谐畅通的城市交通有着十分重要的意义。

第一章软件介绍 1.1 QuartusⅡ介绍本次毕业设计是基于FPGA下的设计，FPGA是现场可编程门阵列，FPGA开发工具种类很多、智能化高、功能非常的强大。可编程QuartusⅡ是一个为逻辑器件编程提供编程环境的软件，它能够支持VHDL、Verilog HDL语言的设计。在该软件环境下，设计者可以实现程序的编写、编译、仿真、图形设计、图形的仿真等许许多多的功能。在做交通灯控制器设计时选择的编程语言是VHDL语言。在这里简单的介绍一下QuartusⅡ的基本部分。图1-1-1是一幅启动界面的图片。在设计前需要对软件进行初步的了解，在图中已经明显的标出了每一部分的名称。图 1-1-1 启动界面开始设计前我们需要新建一个工程，首先要在启动界面上的菜单栏中找到File，单击它选择它下拉菜单中的“New Project Wizard”时会出现图1-1-2所显示的对话框，把项目名称按照需要填好后单击Next，便会进入图 1-1-3 显示的界面。

FPGA四路电子抢答器设计

课程设计报告专业班级课程 FPGA/CPLD原理及应用题目四路电子抢答器设计学号姓名同组人成绩 2013年5月

一、设计目的 1.进一步掌握QUARTUSⅡ软件的使用方法； 2.会使用VHDL语言设计小型数字电路系统； 3.掌握应用QUARTUSⅡ软件设计电路的流程； 4.掌握电子抢答器的设计方法。二、设计要求 1.系统总体设计（1）设计一个可以容纳四组参赛队进行比赛的电子抢答器。（2）具有第一抢答信号的鉴别和锁存功能。在主持人发出抢答指令后，若有参赛者按抢答器按钮，则该组指示灯亮，显示器显示出抢答者的组别。同时，电路处于自锁存状态，使其他组的抢答器按钮不起作用。（3）具有计时功能。在初始状态时，主持人可以设置答题时间的初始值。在主持人对抢答组别进行确认，并给出倒计时记数开始信号以后，抢答者开始回答问题。此时，显示器从初始值开始倒计时，计到0时停止计数，同时扬声器发出超时警报信号。若参赛者在规定的时间内回答完问题，主持人可以给出计时停止信号，以免扬声器鸣叫。（4）具有计分功能。在初始状态时，主持人可以给每组设置初始分值。每组抢答完毕后，由主持人打分，答对一次加1分，答错一次减1分。（5）设置一个系统清除开关，该开关由主持人控制。（6）具有犯规设置电路。超时抢答者，给予鸣喇叭警示，并显示规范组别。 2.设计方案系统的输入信号有：各组的抢答按钮A、B、C、D，系统允许抢答信号STA，系统清零信号RST，计分时钟信号CLK，加分按钮端ADD、en，减分端SUB、sta，计时使能端en时钟信号clk,复位rst；系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口可用a1、b1、c1、d1表示，四个组抢答时的计时数码显示控制信号，抢答成功组别显示的控制信号，各组计分显示的控制信号。整个系统至少有三个主要模块：抢答鉴别模块；抢答计时模块；抢答计分模块，其他功能模块（输出显示模块）。 3.如图为流程图：开始→抢答→抢答鉴别→回答→加减分数→显示↑↑ 倒计时倒计时犯规抢答或抢答后答题时间超时鸣喇叭警告。

通过Verilog实现交通灯设计实验报告

电子科技大学实验报告一、实验室名称：虚拟仪器实验室二、实验项目名称：交通灯设计实验三、实验学时：4学时四、实验原理

假设交通灯处于南北和东西两条大街的“十”字路口，如图1所示。用FPGA 开发板的LED 灯来模拟红、黄、绿3种颜色信号，并按一定顺序、时延来点亮LED ，如图2所示。图3给出了交通灯的状态转移图。设计使用频率为1Hz 的时钟来驱动电路（注1：仿真时采用1MHz 的时钟来驱动电路），则停留1个时钟可得到1S 的延时，类似停留3个时钟可得到3S 的延时，停留15个时钟可得到15S 的延时（注2：开发板工作时钟为50MHz ）。北南西东图1. 六个彩色LED 可以表示一组交通信号灯图2. 交通灯状态南北东西红黄绿红黄绿 S0 1 0 0 0 0 1 S1 1 0 0 0 1 0 S2 1 0 0 1 0 0 S3 0 0 1 1 0 0 S4 0 1 0 1 0 0 S5 1 0 0 1 0 0

图3. 交通灯的状态转移图顶层模块时钟分频模块状态机跳转模块图4. 交通灯的原理框图五、实验目的本实验是有限状态机的典型综合实验，掌握如何使用状态转移图来定义Mealy状态机和Moore状态机，熟悉利用HDL代码输入方式进行电路的设计和仿真的流程，掌握Verilog语言的基本语法。并通过一个交通灯的设计掌握利用EDA软件（Xilinx ISE 13.2）进行HDL代码输入方式的电子线路设计与仿真的详细流程。。六、实验内容在Xilinx ISE 13.2上完成交通灯设计，输入设计文件，生成二进制码流文件下载到FPGA开发板上进行验证。七、实验器材（设备、元器件）

8路抢答器基于fpga解析

基于FPGA的多路数字抢答器的设计摘要：本文主要介绍了以FPGA为基础的八路数字抢答器的设计，首先对各模块的功能进行分配，此次设计主要有七个模块，依次为分频模块、抢答模块、加减分模块、倒计时模块、设置倒计时模块、蜂鸣器模块和数字显示模块。主持人按下开始键可以实现抢答开始，选手号的显示，加减分模块，积分的显示，积分的重置，并启动倒计时模块；若有选手犯规或者倒计时记到五秒，停止倒计时，开启蜂鸣器，并为进入加减分模块做准备。此次设计程序用Quartus II12.0为软件开发平台，用Verilog语言来编写，使用模块化编程思想，自上向下，通过寄存器变量来控制各个模块的运行。本次设计采用FPGA来增强时序的灵活性，由于FPGA的I/O端口资源丰富，可以在此基础上稍加修改可以增加很多其他功能的抢答器，因此后期可塑性很强，因为核心是FPGA芯片，外围电路比较简单，可靠性强、运算速度高，因此便于维护，并且维护费用低。关键词：FPGA、抢答器、倒计时、犯规报警、加减分、显示目录第一章绪论................. . (2) 第二章 FPGA原理及相关开发工具软件的介绍 (3) 2.1 FPGA的简介..... . (3) 2.1.1 FPGA的发展与趋势......... .. (3) 2.1.2 FPGA的工作原理及基本特点 (4) 2.1.3 FPGA的开发流程 (5) 2.1.4 FPGA的配置... . (5) 2.2 软件介绍............... .. (6) 2.2.1 Verilog HDL的介绍........... .. (6)

2.2.2 Quartus II软件.................... .. (7) 第三章数字抢答器系统设计方案和主要模块 (8) 3.1 功能描述及设计架构...... .. (8) 3.2 抢答器程序流程图以及各模块代码分析 (10) 3.2.1 抢答器程序结构及主程序流程图 (10) 3.2.2 秒分频模块 (15) 3.2.3 倒计时以及倒计时剩5S时报警模块...... 错误！未定义书签。 3.2.4 倒计时显示及倒数计时设置显示模块 (20) 3.2.5 选手号显示及违规报警模块 (26) 3.2.6倒计时设置模块 (30) 3.2.7顶层模块 (35) 3.3 硬件电路 (37) 3.3．1 按键电路图 (38) 3.3．2 数码管显示电路图 (38) 3.3．2 蜂鸣器电路图 (39) 第四章管脚分配及功能 (40) 第五章总结 (41) 参考文献 (418) 第一章绪论 1.1 课题研究背景随着社会的发展，各种竞赛比赛日益增多，抢答器以它的方便快捷、直观反映首先取得发言权的选手等优点，深受比赛各方的辛睐，市场前景一片大好。另一方面随着电子科技的发展，抢答器的功能以及实现方式也越来越多，产品的可靠性以及准确性也越来越强。能够实现多路抢答器功能的方式有很多种，主要包括前期的数字电路、模拟电路以及数字电路与模拟电路组合的方式，但是这种方

基于fpga的计数器的程序设计

基于FPGA的计数器的程序设计摘要本文介绍了一种基于FPGA的，由顶层到底层设计的数字计数器。本文主要包括该计数器的设计基础和实现方法以及译码与显示等内容，描述了它的设计平台、工作原理和软硬件实现。本设计主要有分频器、四位计数器、16位锁存器以及数码管显示电路四个模块组成。计数器各模块设计采用VHDL硬件描述语言编程,极大地减少了硬件资源的占用，仿真与分析结果表明，该数字计数器性能优异，软件设计语言灵活，硬件简单，速度快。关键词FPGA计数器VHDL分频器

目录基于FPGA的计数器的程序设计 (1) 摘要 (1) 1 绪论 (3) 1.1 FPGA简介 (3) 1.2硬件描述语言VHDL简介 (3) 1.3开发工具Quartus II简介 (4) 2整体设计方案 (4) 3各功能模块设计及仿真 (5) 3.1分频器的设计 (5) 3.1.1分频器设计原理 (5) 3.1.2源程序及波形仿真 (6) 3.1.3分频器RTL 电路图 (7) 3.2计数器的设计 (7) 3.2.1分频器设计原理 (7) 3.2.2源程序及波形仿真 (8) 3.2.3 RTL 电路图 (11) 3.3锁存器的设计 (11) 3.3.1锁存器设计原理 (11) 3.3.2锁存器源程序及波形仿真 (12) 3.3.3锁存器RTL电路图 (13) 3.4显示部分的设计 (13) 3.4.1七段数码管显示原理 (13) 3.4.2七段数码管显示源程序及波形仿真 (15) 3.4.3七段数码管显示RTL 电路图 (16) 4系统顶层设计 (17) 4.1.1自顶向下的设计方法 (17) 4.1.2 顶层设计源程序及其仿真波形 (17) 4.1.3系统顶层RTL 电路图 (20) 5总结 (21) 参考文献 (22)

基于FPGA的四路抢答器的Verilog-HDL代码

module qiangda4(clk,clr,inputEn,add,stu,inputL1,inputL2,inputL3,inputL4,Led1 ,Led2,Led3,Buzzer); // 开始声明各个端口 //输入口 input clk,clr,inputEn,add,stu,inputL1,inputL2,inputL3,inputL4; //输出口 output [0:7] Led1; //倒计时时使用的LED控制端 output [0:7] Led2; //数码管控制端 output [0:7] Led3; //分数显示数码管控制端 output Buzzer; //蜂鸣器 //各个寄存器变量声明 reg [0:7] Led1; reg [0:7] Led2; reg [0:7] Led3; reg cnt=32'b0; reg Buzzer; reg score=4’hf;//分数显示寄存器 //配置寄存器,EnFlat是表明开始抢答的标志位 reg EnFlat=1'b0; //BuClk是蜂鸣器的标志位 reg BuClk=1'b0; //BuL是做蜂鸣器的延时用 reg [0:7]BuL=8'd0; //抢答选手标志位 reg answer=3’d0; //各组分数标志位 reg score1=4’d5; reg score2=4’d5; reg score3=4’d5; reg score4=4’d5; //------------初始化模块--------------- always @ (posedge clk)//捕捉时钟 begin //初始化各按键并开始抢答 begin if(inputEn==1'b0) begin //初始化各个标志位和参数

基于FPGA的定时器计数器的设计与实现

基于FPGA的定时器/计数器的设计与实现摘要本课题旨在用EDA工具与硬件描述语言设计一个基于Altera公司的FPGA 16位计数器\定时器，可对连续和非连续脉冲进行计数，并且计数器在具有计数定时功能基础上，实现简单脉宽调制功能和捕获比较功能。本设计采用QuartusII编译开发工具使用VerilogHDL 设计语言进行设计，并采用了由上而下的设计方法对计数器进行设计，体现了VerilogHDL 在系统级设计上自上而下设计风格的优点。本设计中采用了三总线的设计方案，使设计更加简洁与规范。本设计所有模块与功能均在Quartus II 7.0_1.4G_Liwz版本下通过编译与仿真，实现了定时器/计数器的设计功能。关键词：VerilogHDL硬件描述语言；QuartusII；FPGA；定时器/计数器

FPGA-based timer / counter design and implementation This topic aims to use EDA tools to design a 16 bit counter \ timer based on Altera's FPGA by hardware descripe language, which can count continuous and discontinuous pulset, and the counter with the function of capture and PWM. This design uses VerilogHDL language and top-down design method to design the counter on QuartusII compile tool, the design reflect the advantages of VerilogHDL top-down design in system-level design. The design uses a three-bus design, which make design much more specifications and concise. The design and function of all modules are compiled and simulationed on the Quartus II 7.0_1.4G_Liwz versions, and achieve the timer / counter’s features. Key words: VerilogHDL hardware description language; QuartusII; FPGA; timer / counter

简易四路抢答器

单片机课程设计预习报告班级：建电141 姓名：付鹏鑫学号：1412032031 设计题目：四位竞赛抢答器系统设计设计时间：2016.01.03~01.07 评定成绩：评定教师：

目录摘要 -------------------------------------------------------------------- 错误！未定义书签。一、任务分析： -------------------------------------------------------------------------------- 3 二、总体方案： -------------------------------------------------------------------------------- 4 2.1 可行方案--------------------------------------------------- 错误！未定义书签。 2.2 方案设计--------------------------------------------------- 错误！未定义书签。三、硬件设计： -------------------------------------------------------------------------------- 8 3.1 电路原理图 --------------------------------------------------------------------------- 8 1.AT89C51简介 ------------------------------------------------------------------------ 10 2.PCF8591简介 --------------------------------------------------------------------------- 9 3.RESPACK8及RX8简介 (12) 3.2 器件选择--------------------------------------------------- 错误！未定义书签。四、软件设计： ---------------------------------------------------- 错误！未定义书签。 4.1程序处理流程 --------------------------------------------- 错误！未定义书签。 4.2 程序流程图 ----------------------------------------------- 错误！未定义书签。 4.3 程序介绍--------------------------------------------------- 错误！未定义书签。五、调试过程： ------------------------------------------------------------------------------ 22 5.1 调试步骤----------------------------------------------------------------------------- 22 六、参考文献： ---------------------------------------------------- 错误！未定义书签。错误！未定义书签。摘要：抢答器作为一种工具，已广泛应用于各自智力与知识竞赛场合。本设计是基于C52单片机系统的四路抢答器。考虑到其限时回答功能，

基于FPGA的交通灯课程设计报告

总体设计要求和技术要点 1.任务及要求（1）设计一个交通信号灯控制器，由一条主干道和一条支干道汇合成十字路口，在每个入口处设置红、绿、黄三色信号灯，红灯亮禁止通行，绿灯亮允许通行，黄灯亮则给行驶中的车辆有时间停在禁行线外。（2）红、绿、黄发光二极管作信号灯，用传感器或逻辑开关作检测车辆是否到来的信号。（3）主干道处于常允许通行的状态，支干道有车来时才允许通行。主干道亮绿灯时，支干道亮红灯；支干道亮绿灯时，主干道亮红灯。（4）主、支干道均有车时，两者交替允许通行，主干道每次放行45秒，支干道每次放行25秒，设立45秒、25秒计时、显示电路。（5）在每次由绿灯亮到红灯亮的转换过程中，要亮5秒黄灯作为过渡，使行驶中的车辆有时间停到禁行线外，设立5秒计时、显示电路。（6）按《湖南涉外经济学院课程设计管理办法》要求提交课程设计报告。工作内容及时间进度安排第17周：周1---周2 ：立题、论证方案设计周3---周5 ：程序设计与调试第18周：周1---周3 ：硬件调试与测试、撰写课程设计报告周4---周5 ：验收答辩课程设计成果 1．与设计内容对应的软件程序 2．课程设计总结报告

摘要本实验为自主选题设计实验，实验选择具有倒计时显示功能的红黄绿三色交通设计，实验中采用VHDL 作为设计功能描述语言，选用Altera公司的EP1K30144-PIN TQFP最为主控芯片，实验报告中简要介绍了FPGA器件，并给出了设计原理图，详细的介绍了交通灯的设计流程，实验报告中还附有实验代码实验结果照片图。 Abstract This experiment designed for independent choice experiment, experiment choice which has the function of the countdown display red yellow green traffic design, description language (VHDL as design function is applied in the experiments, the most main control chip select MAX II EPM240T100C5 Altera company, experiment report, this paper briefly introduces the MAX II device series, and gives the design diagram, detailed introduces the traffic lights of the design process, the experiment report with the code results photo graph.

基于FPGA的抢答器毕业设计.

摘要本文介绍了一种采用EDA技术，在QuartusII工具软件环境下用VHDL语言编写的数码显示8路抢答器的电路组成、设计思路及功能。抢答器同时供8名选手或8个代表队比赛，分别用8个按钮[1]~[8]表示。设置一个系统清除和抢答控制开关，该开关由主持人控制。抢答器具有锁存与显示功能，即选手按动按钮，锁存相应的编号，扬声器发出声响提示，并在七段数码管上显示选手号码。选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。系统主芯片采用EP2C35F484C8，由基本时钟发生电路模块，复位电路模块，键盘防抖动模块，键盘扫描模块，数码管驱动模块，报警频率选择模块组成。经编译和仿真所设计的程序，在可编程逻辑器件上下载验证，从而完成抢答器功能。关键词：抢答器；硬件描述语言；可编程逻辑门阵列；

Abstract This article introduces an EDA technology tools in QuartusII environment using VHDL language digital display 8 answering device circuit design ideas and features. Responder same time for eight players or eight team competition, with eight buttons, respectively [1] ~ [8] said. Setting clear and answer in a system control switch, the switch control by the moderator. Responder has a latch and display, the player press the button, latch the corresponding number, speaker audible prompts, and seven-segment digital tube display in player numbers. Players answer in the implementation of the priority latch, first answer in player numbers has been maintained to host the system cleared. System main chip EP2C35F484C8, from the basic clock circuit module, reset the circuit module, keyboard judder module, the keyboard scan module, a digital control drive module, alarm frequency selection module. The compilation and simulation process is designed, in the programmable logic device to download verification, thus completing the Responder feature. Key words：Responder;Very Hardware Description Language; FPGA;

基于FPGA十进制同步计数器

十进制同步计数器一、实验目的 1.学习十进制同步计数器的Verilog硬件设计 2.学会并掌握Quartus II软件的使用 3.学会并掌握modelsim仿真软件的使用二、实验原理进制计数器具有电路结构简单、运算方便等特点，但是日常生活中我们所接触的大部分都是十进制数，特别是当二进制数的位数较多时，阅读非常困难，还有必要讨论十进制计数器。在十进制计数体制中，每位数都可能是0，1，2，…，9十个数码中的任意一个，且“逢十进一”。根据计数器的构成原理，必须由四个触发器的状态来表示一位十进制数的四位二进制编码。第2个计数脉冲来到后，其状态为0010。以下类推，可以得到如表1所示的状态表。但需注意：在第9个脉冲来到后，亦即计数器处于1001态时，低电平封住了F2的置1端，Q1的高电平又使K4＝1，故第十个计数脉冲来到后，F2、F3状态不变，F1、F4同时置0，计数器跳过多余的6个状态，完成一次十进制计数循环。表1 同步十进制加法计数器状态表为了满足十进制加法计数器的原理，本实验用Verilog程序在FPGA/CPLD 中来实现。首先设计一个程序，程序为脉冲输入，设输出的四位码为q[3:0]，十进制计数值为count,脉冲上升沿时q值+1，直到q=9时count=1，q置零重新开始计数直至下一个q=9，count=2，依次循环。

三、实验任务 1.根据实验目的编写verilog程序 2.将设计好的Verilog译码器程序在Quartus II上进行编译 3.对程序进行适配、仿真，给出其所有信号的时序仿真波形图（注意仿真波形输入激励信号的设置）。本实验要求自己设置clr值，理解清零的意义四、实验步骤： 1.建立工作库文件和编辑设计文文件任何一项设计都是一项Project（工程），而把一个工程下的所有文件放在一个文件夹内是一个非常好的习惯，以便于我们整理，利用和提取不同工程下的文件，而此文件夹将被EDA软件默认为Work Library（工作库），所以第一步先根据自己的习惯，建立个新的文件夹。（1）新建文件夹：在E盘建立并保存工程，文件夹取名myproject,工程取名为cnt10_1 （2）输入源程序：打开Quartus II，选择菜单File-->New-->Design Files-->VerilogHDL File-->OK(如下图所示) 代码如下： module cnt10_1(clr, clk, q, cout); input clr, clk; output[3:0] q; output cout; reg[3:0] q; reg cout; always @(posedge clk) begin if (clr) q = 0; else begin if (q == 9) q = 0; else q = q + 1;

基于FPGA的交通灯设计说明

交通信号灯控制器

目录第一章系统设计 1.1设计要求 (3) 1.2 方案比较 (3) 1.3方案论证 (3) 1.3.1总体思路 (4) 1.3.2设计方案 (5) 第二章单元电路设计 2.1 4位二进制计数器 (6) 2.2 两位二进制计数器 (6) 2.3定时时间到检测电路 (6) 2.4红黄绿灯输出控制电路 (6) 2.5计时器 (6) 第三章软件设计 3.1用VHDL编写程序 (6) 3.2 程序流程 (7) 3.3程序清单及仿真 (7) 第四章系统测试 (7) 第五章结论 (8) 参考文献 (9) 附录 (10)

0 引言随着经济的飞速发展，现代化交通管理成了当今的热点问题。一个完善的交通控制功能,可使混乱的交通变得井然有序，从而保障了人们的正常外出。本系统通过设计一交通信号灯控制器,达到交通控制的目的。除实现交通灯基本的控制功能外，系统还可显示该灯本次距灯灭所剩的时间，具有更完善的控制功能,使行人提前做好起、停准备，具有更强的实用性。第1章系统设计 1.1设计要求 (1) 交通灯从绿变红时，有4秒黄灯亮的间隔时间。 (2) 交通灯红变绿是直接进行的，没有间隔时间。 (3) 主干道上的绿灯时间为20秒，支干道的绿灯时间为10秒。 (4) 在任意时间,显示每个状态到该状态结束所需要的时间。 1.2方案比较要实现对交通灯的控制，有很多的方案可供选择。方案一：由两块CMOS 集成电路完成定时和序列控制功能，三只双向晶体管完成实际的电源切换功能。电路中采用10V 负电源（可由市电电压经降压、整流、滤波、稳压而得）、CD4049集成电路、计数器CD4017等器件。其中双向晶闸管选用400V 、4A 的，二极管选用BY127型和1N4148型，稳压管选用10V 、1W 的。因直接使用市电工作，故在安装和使用时安全系数较低，且硬件电路复杂，所用器件多。方案二：运用VHDL 语言分别控制分频和状态机两个模块, 即信号源经分频器分频后得到1Hz 脉冲,输出脉冲控制状态机中预置四个状态的循环,从而达到交通控制作用.该方案电路结构简单,使用器件少,易于安装和使用.但不宜于电路扩展,适用围小,应用不广泛. 方案三：采用VHDL 语言输入的方式实现交通信号灯控制器，并灵活运用了通用元件CBU14和CBU12作为4位二进制计数器和两位二进制计数器，简化了硬件电路，同时也给调试、维护和功能的扩展、性能的提高带来了极大的方便。分析以上三种方案的优缺点，显然第三种方案具有更大的优越性、灵活性，所以采用第三种方案进行设计。 1.3 方案论证 1.3.1 总体思路系统交通管理示意图如图1.3.1. 主干道支干道图1.3.1 路口交通管理示意图由此可得出交通信号灯A 、B 、C 、D 的4种状态:

VHDL语言四人抢答器

中南林业科技大学课程设计报告设计名称：基于VHDL语言的四人抢答器姓名：杜涵学号：20134491 专业班级：电子信息工程一班院（系）：计算机与信息工程学院设计时间：2015年12月8日设计地点：东园22栋201

目录一、设计题目……………………………………………… 二、设计要求……………………………………………… 三、设计目的……………………………………………… 四、设计背景……………………………………………… 五、使用工具……………………………………………… 六、设计原理……………………………………………… 七、设计结构……………………………………………… 八、原理图………………………………………………… 九、模块程序……………………………………………… 十、引脚分配………………………………………………十一、设计结果验证………………………………………十二、总结…………………………………………………

一、设计题目：基于VHDL语言的四路抢答器二丶设计要求： 1、设计制作一个竞赛抢答器,每组受控于一个抢答开关,分别为S1, S2, S3, S4。 2、控制键K,用于控制整个系统清零, K=0,系统清零；抬起复位键时,K=1,抢答开始。 3、每答对一题计十分，每次答题时间不能超过60秒。 4、第一抢答者按下抢答按钮,对应的led灯点亮，同时数码管显示是第几位抢答者，并封锁其他各组的按钮,即其他任何一组按键都不会再使电路响应。与此同时，数码管开始显示60秒的倒计时。通过K键复位，开始下一轮抢答。三、设计目的 1.通过设计竞赛抢答器的实例来体会设计实际产品的过程，在学好理论的基础上，提高动手实践能力。 2.学习怎样用vhdl语言来描述自己的设计思路，调试硬件后，能够使产品实现功能。 3.进一步掌握用vhdl语言编写数字电路。 4.在做课题过程中，掌握多位共阴极扫描显示数码管的驱动及编码，学会使用和调试硬件。

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