课题十四：
【学习内容】
触发器按照其稳定工作状态分为多中类型，为了实现一定程序的运算，需要含有记忆功能的元件-触发器，它的输出状态不仅决定于当时的输入状态，而且还与电路的原来工作状态有关。
【学习重点】
RS触发器的性质
【学习难点】
RS触发器的工作波形图
RS触发器的“空翻”现象
【学习内容】
双稳态触发器
组合电路和时序电路是数字电路的两大类。门电路式组合电路的基本单元；触发器是时序电路的基本单元。
触发器按其稳定工作状态可分为双稳定触发器，单稳定触发器，无稳态触发器（多谐振荡器）等。双稳态触发其按其逻辑功能可分为RS触发器，JK触发器,D触发器和T触发器等；按其结构可分为主从触发器和维持阻塞型触发器等。
基本RS触发器可由两个“与非”门交叉连接而成，如下图所示。基本RS触发器可由两个“与非”门交叉连接而成，如下图所示。
Q与是基本触发器的输出端，两者
的逻辑状态在正常条件下能保持相反。这
种触发器有两种稳定状态：一个状态是
Q=1，=0，称为置位状态（“1”态）；
另一个状态是Q=0，=1，称为复位状态
（“0”态）。相应的输入端分别称为直
接置位端或直接置“1”端（）和直
接复位端“0”端（）。
基本RS触发器输出与输入的逻辑关
系。
1）=1，=0
所谓=1，就是将端保持高电位；而=0，就是在端加一个负脉冲。设触发器的初始状态为“1”态，即Q=1，=0。这时“与非”门G2有一个输入端为“0”，其输出端变为“1”；而“与非”门G1的两个输入端全为“1”，其输出端Q变为“0”。
因此，在端加负脉冲后，触发器就由“1”态翻转为“0”态。如果它的初始态为“0”态，触发器仍保持“0”态不变。
2）=0，=1
设触发器的初始状态为“0”态，即Q=0，=1。这是“与非”门G1有一个输入端为“0”，其输出端Q变为“1”；而“与非”门G2的两个输入端全为“1”，其输出端变为“0”。
因此，在端加负脉冲后，触发器就由“0”态翻转为“1”态。如果它的初始状态为“1”态，触发器人保持“1”太不变。
3）=1，=1
假如在（1）中由“0”变为“1”（即除去负脉冲），或在（2）中由“0”变为“1”，这样，==1，则触发器保持原状态不变。这就是它具有存储或记忆功能。
4）=0，=0
当端和端同时加负脉冲时，两个“与非”门输出端都为“1”，这就达不到Q
与的状态应该相反的逻辑要求。但当负脉冲除去后，触发器将由各种偶然因素决定其最终状态。因此这种情况在使用中应该禁止出现。
可知，基本RS触发其由两个稳定状态，它可以直接置位或复位，并具有存储或记忆的功能。
在直接置位端加负脉冲（=0）即可置位，在直接复位端加负脉冲（=0）即可复位。负脉冲除去以后，直接置位端和复位端都处于“1”态高电平（平时固定接高电平），此时触发器保持原状态不变，实现存储或记忆功能。但是复脉冲不可同时加在直接置位端和直接复位端。基本RS触发器的状态表见下图（c）。
上图（b）是基本RS触发器的图形符号，途中输入端引线上靠近方框的小圆圈是表示触发器用负脉冲“0电平”来置位或复位,即低电平有效，故用和表示。
上面介绍的基本触发器是各
种双稳态触发器的共同部分。一般
触发器还有导引带你路（或称控制
电路）部分，通过它把输入信号引
导到基本触发器。下图是可控RS
触发器的逻辑图，其中，“与非”
门G1和G2构成基本触发器，“与
非”门G3和G4构成导引电路。R
和S是置“0”和置“1”信号的输
入端。
C是时钟脉冲输入端。控制触发器的翻转时刻，它是一种控制命令。通过导引电路来实现时钟脉冲对输入端R和S的控制，故称为可控RS触发器。
和时直接复位和直接置位端，就是不经过时钟脉冲C的控制可以对基本触发器置“0”或“1”。一般用在工作之初，预先使触发器处于某一给定状态，在工作过程中不用它们。不用时让它们处于“1”态（高电平）。
触发器的输出状态与R,S端输入状态的关系列在上图的状态表中。表示时钟脉冲到来之前触发器的输出状态，表示时钟脉冲来到之后的状态。
工作过程：时钟脉冲（正脉冲）来到后，C端变为“1”,R和S的状态就起作用了。如果此时S=1,R=0,则G3门输出将变为“0”，向G1们送去一个置“1”负脉冲，触发器的输出端Q将处于“1”态。如果此时S=0,R=1,则G4门将向G2门送置“0”负脉冲，Q将处于“0”态。如果此时S=R=0，则G3门和G4门均保持“1”态，不向基本触发器送负脉冲；在这种
情况下，时钟脉冲过去之后的新状态和时钟脉冲来到以前的状态一样。如果此时
S=R=1，则G3和G4们都向基本触发器送负脉冲，使G1门和G2门输出端都为“1”，这违背
了Q于应该相反的逻辑要求。当时钟脉冲过去以后，G1门和G2门的输出端哪一个将处于“1”态是不定的，这种不正常情况应该避免出现。
上图是可控RS触发器的工作波形图，
图中g3和g4是相应“与非”门G3和G4
的输出端波形。
可控RS触发器的逻辑功能比基本触发器
多一些，他不但可以实现记忆和存储，还
具有计数功能。
如果将可控RS触发器的端联到S端，Q
端联到R端，在时钟脉冲端C加上计数脉冲，如图22.1.4所示。这样的触发器具有计数的功能，来一个计数脉冲技能翻转一次，翻转的次数等于脉冲的个数，所以可以用它来构成计数器
第12章时序逻辑电路 自测题 一、填空题 1．时序逻辑电路按状态转换情况可分为时序电路和时序电路两大类。 2．按计数进制的不同，可将计数器分为、和N进制计数器等类型。 3．用来累计和寄存输入脉冲个数的电路称为。 4．时序逻辑电路在结构方面的特点是：由具有控制作用的电路和具记忆作用电路组成。、 5．、寄存器的作用是用于、、数码指令等信息。 6．按计数过程中数值的增减来分，可将计数器分为为、和三种。 二、选择题 1．如题图12.1所示电路为某寄存器的一位，该寄存器为 。 A、单拍接收数码寄存器； B、双拍接收数码寄存器； C、单向移位寄存器； D、双向移位寄存器。 2．下列电路不属于时序逻辑电路的是。 A、数码寄存器； B、编码器； C、触发器； D、可逆计数器。 3．下列逻辑电路不具有记忆功能的是。 A、译码器； B、RS触发器； C、寄存器； D、计数器。 4．时序逻辑电路特点中，下列叙述正确的是。 A、电路任一时刻的输出只与当时输入信号有关； B、电路任一时刻的输出只与电路原来状态有关； C、电路任一时刻的输出与输入信号和电路原来状态均有关； D、电路任一时刻的输出与输入信号和电路原来状态均无关。 5．具有记忆功能的逻辑电路是。 A、加法器； B、显示器； C、译码器； D、计数器。 6．数码寄存器采用的输入输出方式为。 A、并行输入、并行输出； B、串行输入、串行输出； C、并行输入、串行输出； D、并行输出、串行输入。 三、判断下面说法是否正确，用“√"或“×"表示在括号 1．寄存器具有存储数码和信号的功能。( ) 2．构成计数电路的器件必须有记忆能力。( ) 3．移位寄存器只能串行输出。( ) 4．移位寄存器就是数码寄存器，它们没有区别。( ) 5．同步时序电路的工作速度高于异步时序电路。( ) 6．移位寄存器有接收、暂存、清除和数码移位等作用。（） 思考与练习题 12.1.1 时序逻辑电路的特点是什么? 12.1.2 时序逻辑电路与组合电路有何区别? 12.3.1 在图12.1电路作用下，数码寄存器的原始状态Q3Q2Q1Q0=1001，而输入数码
第21章 触发器和时序逻辑电路 191、触发器按其工作状态是否稳定可分为( b )。 (a)RS 触发器，JK 触发器，D 触发器，T 触发器； (b)双稳态触发器，单稳态触发器，无稳态触发器； (c)主从型触发器，维持阻塞型触发器。 192、逻辑电路如图所示，当A=“1”时，基本RS 触发器( c )。 (a)置“1”； (b)置“0”； (c)保持原状态。 ≥1A ""1R D Q Q S D 193、 逻辑电路如图所示，分析C ，S ，R 的波形，当初始状态为“0”时，输出Q 是“0”的瞬间为( c )。 (a)1t ； (b)2t ； (c)3t 。 C S R t 1t 2t 3S C R D R S D Q Q 194、 某主从型JK 触发器，当J=K=“1”时，C 端的频率f=200Hz ，则Q 的频率为( c )。 (a)200Hz ； (b)400Hz ； (c)100Hz 。 195、逻辑电路如图所示，当A=“1”时，C 脉冲来到后JK 触发器( a )。 (a)具有计数功能； (b)置“0”； (c)置“1”。 ≥1 A J C R D K S D Q Q "" 1""1 196、 逻辑电路如图所示，A=“0”时，C 脉冲来到后D 触发器( b )。 (a)具有计数器功能； (b)置“0”； (c)置“1”。
D C Q Q & A 197、逻辑电路如图所示，分析C 的波形，当初始状态为“0”时，输出Q 是“0”的瞬间为( a )。 (a) 1t ； (b)2t ； (c)3t 。 D C Q Q C t 1t 2t 3 198、逻辑电路如图所示，它具有( a )。 (a)D 触发器功能； (b)T 触发器功能； (c)T'触发器功能。 J C R D K S D Q Q 1 199、逻辑电路如图所示，它具有( b )。 (a)D 触发器功能； (b)T 触发器功能； (c)T'触发器功能。 J C R D K S D Q Q 200、时序逻辑电路与组合逻辑电路的主要区别是( c )。 (a)时序电路只能计数，而组合电路只能寄存； (b)时序电路没有记忆功能，组合电路则有； (c)时序电路具有记忆功能，组合电路则没有。 201、寄存器与计数器的主要区别是( b )。 (a)寄存器具有记忆功能，而计数器没有； (b)寄存器只能存数，不能计数，计数器不仅能连续计数，也能存数； (c)寄存器只能存数，计数器只能计数，不能存数。 202、移位寄存器与数码寄存器的区别是( a )。 (a)前者具有移位功能，后者则没有； (b)前者不具有移位功能，后者则有； (c)两者都具有移位功能和计数功能。
第21章时序逻辑电路 S13101B 在逻辑电路中，任意时刻的输出状态仅取决于该时刻输入信号的状态，而与信号作用前电路的状态无关，这种电路称为。因此，在电路结构上一般由 组合而成。 解： 组合逻辑电路，门电路 S13102B 在任何时刻，输出状态仅仅决定于同一时刻各输入状态的组合，而与电路以前所处的状态无关的逻辑电路称为，而若逻辑电路的输出状态不仅与输出变量的状态有关，而且还与系统原先的状态有关，则称其为。 解： 组合逻辑电路，时序逻辑电路。 S13102I 在同步计数器中，各触发器的CP输入端应接时钟脉冲。 解： 同一 S13201B 有四个触发器的二进制计数器，它的计数状态有( )。 A. 8 B. 16 C. 256 D. 64 解： B S13104B 个逻辑电路，如果某一给定时刻t的输出不仅决定于该时刻t的输入，而且还决定于该时刻前电路所处的状态，则这样的电路称为电路。 解： 时序 S13105B 一个逻辑电路，如果某一给定时刻t的稳态输出仅决定于该时刻的输入，而与t前的状态无关，则这样的电路称为电路。 解： 组合 S13106B 按触发器状态更新方式划分，时序电路可分为和两大类。 解： 同步、异步 S13108B 计数器中有效状态的数目，称为计数器的。 解： 模或长度
S13106N 如图所示电路是 步 进制计数据。 解： 异，十六 S13107N 如图所示电路是 步，长度为 的 法计数器。 解： 异，8，加 S13108N 在如图所示电路中，若将第二级、第三级触发器的CP 改接在21Q Q 、上，则该电路是 步，长度为 的 法计数器。 解： 异，8，减 S13110N 如图所示电路是 步，长度为 的 法计数器。 解： 异，4，加 S13111N 如图所示电路是 步，长度为 的 法计数器。 解： 异，8，减
第12 章习题 12-1填空题 1. 数字电路分为组合逻辑和时序逻辑两大类。 2. 时序逻辑电路的输出取决于输入状态和输入前的输出状态，因此电路具有记忆功能。触发器是构成时序逻辑电路的基本单元，其本身也由门电路构成，但其中包含有反馈环节，因此它是时序逻辑电路的基本单元。 3. 集成触发器的置1端可以根据需要预先将触发器置1，置0 端可以根据需要预先将触发器置0，而不受时序脉冲的同步控制。 4. 计数器统计的是CP脉冲的个数，它有3种分类方法，按计数进位不同，分为二进制、十进制和任意进制计数器；按计数规律不同，分为加法、减法和可逆计数器；按计数器中触发器翻转是否同步分为同步计数器和异步计数器，其中同步计数器的计数速度较快。 5. 寄存器是一种能够接收、暂存、传递数码或指令等信息的逻辑部件，它一般由触发器构成，且每个触发器只能存储1 位二进制信息。 6. 半导体存储器有两种，一种称为随机存取存储器，简称RAM；另一种称为只读存储器，简称ROM。 7. 存储器的存储容量是指存储器能够存储0 和1 的个数，一般用 字数×位数来表示。字数指字线的数目，位数指数据线的总的数目。
8. 移位寄存器按移位方向的不同分为左移寄存器、右移寄存器和 双向移位寄存器。 9. 在所有触发器中，JK 触发器的逻辑功能是最完善的，它没有同步触发器的空翻现象，也没有同步触发器状态不定的现象，而且比D触发器和T触发器的功能齐全。 10. JK触发器的逻辑功能是J=0，K=0时，Q=0 ；J=0，K=1时，Q=0 ；J=1，K=0时，Q=1 ；J=1，K=1时，翻转。输入信号过后保持输入信号到来时的功能称为记忆功能，翻转功能称为计数功能。 11. D触发器的逻辑功能可概括为输出端Q的状态永远与输入端D的状态相同，但在画波形图时应为D触发器的Q态与输入端的D态相同。 12. RS触发器的逻辑功能可概括为：R端和S端同时无效时，触发器 保持原状态；R端和S端同时有效时，触发器处于不定状态；R端有效，S端无效时，触发器处于1状态；R端无效，S端有效时，触发器处于0 状态。 13. 某压力报警系统的逻辑电路如图12-42所示。已知压力传感器压力安全时输出为0，压力不安全时输出为1。按钮开关S是供维修人员使用的。通过阅读逻辑电路图可知:
第七章 几种常用的时序逻辑电路 一、填空题 1.（9-1易）与组合逻辑电路不同，时序逻辑电路的特点是：任何时刻的输出信号不仅与____________有关，还与____________有关，是______（a.有记忆性b.无记忆性）逻辑电路。 2.（9-1易）触发器是数字电路中______（a.有记忆b.非记忆）的基本逻辑单元。 3.（9-1易）在外加输入信号作用下，触发器可从一种稳定状态转换为另一种稳定状态，信号终止，稳态_________（a.不能保持下去 b. 仍能保持下去）。 4.（9-1中）JK 触发器是________（a.CP 为1有效b.CP 边沿有效）。 5.（9-1易）1n n n Q JQ KQ +=+是_______触发器的特性方程。 6.（9-1中）1n n Q S RQ +=+是________触发器的特性方程，其约束条件为___________。 7.（9-1易）1n n n Q TQ TQ +=+是_____触发器的特征方程。 8. （9-1中）在T 触发器中，若使T=____，则每输入一个CP ，触发器状态就翻转一次，这种具有翻转功能的触发器称为'T 触发器，它的特征方程是________________。 9.（9-1难）我们可以用JK 触发器转换成其他逻辑功能触发器，令 __________________，即转换成T 触发器；令_______________， 即转换为'T 触发器；令________________，即转换成D 触发器。 10.（9-1难）我们可以用D 触发器转换成其他逻辑功能触发器，令 __________________，即转换成T 触发器；令_______________， 即转换为'T 触发器。
第5章时序逻辑电路 5.1 时序逻辑电路的基本概念 1.时序逻辑电路的结构及特点 时序逻辑电路在任何时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关，触发器就是最简单的时序逻辑电路，时序逻辑电路中必须含有存储电路。时序电路的基本结构如图 5.1 所示，它由组合电路和存储电路两部分组成。 图5.1 时序逻辑电路框图 时序逻辑电路具有以下特点： （1）时序逻辑电路通常包含组合电路和存储电路两个组成部分，而存储电路要记忆给定时刻前的输入输出信号，是必不可少的。 （2）时序逻辑电路中存在反馈，存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出。 2.时序逻辑电路的分类 （1）按时钟输入方式 时序电路按照时钟输入方式分为同步时序电路和异步时序电路两大类。同步时序电路中，各触发器受同一时钟控制，其状态转换与所加的时钟脉冲信号都是同步的；异步时序电路中，各触发器的时钟不同，电路状态的转换有先有后。同步时序电路较复杂，其速度高于异步时序电路。 （2）按输出信号的特点 根据输出信号的特点可将时序电路分为米里（Mealy）型和摩尔（Moore）型两类。米里型电路的外部输出Z既与触发器的状态Q n有关，又与外部输入X有
关。而摩尔型电路的外部输出Z仅与触发器的状态Q n有关，而与外部输入X无关。 （3）按逻辑功能 时序逻辑电路按逻辑功能可划分为寄存器、锁存器、移位寄存器、计数器和节拍发生器等。 3.时序逻辑电路的逻辑功能描述方法 描述一个时序电路的逻辑功能可以采用逻辑方程组（驱动方程、输出方程、状态方程）、状态表、状态图、时序图等方法。这些方法可以相互转换，而且都是分析和设计时序电路的基本工具。 5.2 时序逻辑电路的分析方法和设计方法 1.时序逻辑电路的分析步骤 （1）首先确定是同步还是异步。若是异步，须写出各触发器的时钟方程。（2）写驱动方程。 （3）写状态方程（或次态方程）。 （4）写输出方程。若电路由外部输出，要写出这些输出的逻辑表达式，即输出方程。 （5）列状态表 （6）画状态图和时序图。 （7）检查电路能否自启动并说明其逻辑功能。 5.2.1 同步时序逻辑电路的设计方法 1.同步时序逻辑电路的设计步骤 设计同步时序电路的一般过程如图5.10所示。 图5.10 同步时序电路的设计过程
一、填空题 1. 基本RS触发器，当R、S都接高电平时，该触发器具有____ ___功能。 2．D 触发器的特性方程为___ ；J-K 触发器的特性方程为______。 3．T触发器的特性方程为。 4．仅具有“置0”、“置1”功能的触发器叫。 5．时钟有效边沿到来时，输出状态和输入信号相同的触发器叫____ _____。 6. 若D 触发器的D 端连在Q端上，经100 个脉冲作用后，其次态为0，则现态应 为。 7．JK触发器J与K相接作为一个输入时相当于触发器。 8. 触发器有个稳定状态，它可以记录位二进制码，存储8 位二进制信息 需要个触发器。 9．时序电路的次态输出不仅与即时输入有关，而且还与有关。 10. 时序逻辑电路一般由和两部分组成的。 11. 计数器按内部各触发器的动作步调，可分为___ ___计数器和____ __计数器。 12. 按进位体制的不同，计数器可分为计数器和计数器两类；按计数过 程中数字增减趋势的不同，计数器可分为计数器、计数器和计数器。13．要构成五进制计数器，至少需要级触发器。 14．设集成十进制（默认为8421码）加法计数器的初态为Q4Q3Q2Q1＝1001，则 经过5个CP脉冲以后计数器的状态为。 15．将某时钟频率为32MHz的CP变为4MHz的CP，需要个二进制计数器。 16. 在各种寄存器中，存放N 位二进制数码需要个触发器。 17. 有一个移位寄存器，高位在左，低位在右，欲将存放在该移位寄存器中的二 进制数乘上十进制数4，则需将该移位寄存器中的数移位，需要 个移位脉冲。 18．某单稳态触发器在无外触发信号时输出为0态，在外加触发信号时，输出跳 变为1态，因此其稳态为态，暂稳态为态。 19．单稳态触发器有___ _个稳定状态，多谐振荡器有_ ___个稳定状态。 20．单稳态触发器在外加触发信号作用下能够由状态翻转到状 态。 21．集成单稳态触发器的暂稳维持时间取决于。 22. 多谐振荡器的振荡周期为T=tw1+tw2，其中tw1为正脉冲宽度，tw2为负脉冲 宽度，则占空比应为____ ___。 23．施密特触发器有____个阈值电压，分别称作___ _____ 和___ _____ 。 24．触发器能将缓慢变化的非矩形脉冲变换成边沿陡峭的矩形脉冲。 25．施密特触发器常用于波形的与。 二、选择题 1. R-S型触发器不具有( )功能。 A. 保持 B. 翻转 C. 置1 D. 置0 2. 触发器的空翻现象是指（） A.一个时钟脉冲期间，触发器没有翻转 B.一个时钟脉冲期间，触发器只翻转一次 C.一个时钟脉冲期间，触发器发生多次翻转 D.每来2个时钟脉冲，触发器才翻转一次 3. 欲得到D触发器的功能，以下诸图中唯有图（A）是正确的。
篇一：时序电路实验总结 时序电路实验总结 1．掌握用仿真工具分析电路的方法： 在电路中增加测试点，通过波形仿真观察终结节点的输出信号，帮助分析电路特性。 2．修改电路中出现的问题： tj：tj与start反馈信号相与非后（0）直接接入clrn端，使得7474的1q端start信号马上变为0，即输出时钟脉冲t1。。。t4为0。可是start反馈信号又马上与tj相与非（1），使clrn端无效。使其结果不稳定。 3．最佳修改方案 tj（全停）：tj取反直接连到clrn，使其7474的1q（start）为0。 zt（暂停）：zt与h 与非接7474的clk。 4．时序电路的运用 可运用到存储器实验中，不改变原电路而实现连读的功能。通过时序电路输出的节拍脉冲去控制74161（地址计数器）、72273（地址寄存器）、lmp-ram-io中的数据分时在总线上显示。 1．仿真时控制信号qd、tj、dp、zanting应展开； 2．注意几个状态之间的转换，仿真图要看到明显的效果。例如连续运行状态应有两个以上的ti-t4出现， 3．暂停应该可以在t1、t2、t3、t4的每个节拍上实现。 4． 篇二：数字电路特点归纳 数字电路又可称为逻辑电路，通过与(&)，或(>=1)，非(o)，异或(=1)，同或(=)等门电路来实现逻辑。 ttl和cmos电路：ttl是晶体管输入晶体管输出逻辑的缩写，它用的电源为5v。cmos电路是由pmos管和nmos管(源极一般接地)组合而成，电源电压范围较广，从1.2v-18v都可以。 cmos的推挽输出：输出高电平时n管截止，p管导通;输出低电平时n管导通，p管截止。输出电阻小，因此驱动能力强。 cmos门的漏极开路式：去掉p管，输出端可以直接接在一起实现线与功能。如果用cmos管直接接在一起，那么当一个输出高电平，一个输出低电平时，p管和n管同时导通，电流很大，可能烧毁管子。单一的管子导通，只是沟道的导通，电流小，如果两个管子都导通，则
触发器是构成时序逻辑电路的基本单元
触发器是构成时序逻辑电路的基本单元
触发器是构成时序逻辑电路的基本单元，触发器按逻辑功能分为RS触发器、JK触发器、D触发器、T 触发器和T′触发器等多种类型；按其电路结构分为主从型触发器和维持阻塞型触发器等。 1．JK触发器 （1）JK触发器符号及功能 JK触发器有两个稳定状态：一个状态是Q＝1，Q=0，称触发器处于“1”态，也叫置位状态；另一个状态是Q＝0，Q＝1，称触发器处于“0”态，也叫复位状态。JK触发器具有“置0”、“置1”、保持和翻转功能，符号如图l所示。 反映JK触发器的Q n和Q n、J、K之间的逻辑关系的状态表见表1。状态表中，Qn表示时钟脉冲来到之前触发器的输出状态，称为现态，Q n+1表示时钟脉冲来到之后的状态，称为次态。
图l JK触发器符号表1 JK触发器的状态表 JK触发器的特性方程为 JK触发器的种类很多，有双JK触发器74LS107，双JK触发器74LS114，741S112，74HC73，74HCT73等，有下降沿触发的，也有上升沿触发的。图l所示的JK触发器是下降沿触发的。 （2）双JK触发器74LS76 74LS76是有预置和清零功能的双JK触发器，引脚如图2所示，有16个引脚。功能表见表2，74LS76是下降沿触发的。
图2 74LS76引脚图表 2 74LS76的功能表 ①当R D＝0，S D＝1时 不论CP，J，K如何变化，触发器的输出为零，即触发器为“0”态。由于清零与CP脉冲无关，所以称为异步清零。 ②当R D＝1，S D＝0时
不论CP，J，K如何变化，触发器可实现异步置数，即触发器处于“1”态。 ③当R D＝1，S D＝1时 只有在CP脉冲下降沿到来时，根据J，Κ端的取值决定触发器的状态，如无CP脉冲下降沿到来，无论有无输人数据信号，触发器保持原状态不变。 2．D触发器 （1）D触发器符号及功能 D触发器具有置“0”和置“1”功能，其逻辑符号如图3所示，其逻辑功能为：在CP上升沿到来时，若D＝I，则触发器置1；若D＝0，则触发器置0，D触发器的特性方程为 D触发器的状态表见表3 图3 D触发器的逻辑符图3 D触发器的逻辑符
第八章时序逻辑电路
第八章时序逻辑电路 第一节寄存器 一、单项选择题 1.N个触发器可以构成能寄存位二进制数码的寄存器。（） A.N-1 B.N C.N+1 D.2N 2.存储8位二进制信息要个触发器。 A.2 B.3 C.4 D.8 3.8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。 A.1 B.2 C.4 D.8 4.有一个左移移位寄存器，当预先置入1011后，其串行输入固定接0，在4个移位脉冲CP作用下，四位数据的移位过程是（） A.1011-0110-1100-1000-0000 B.1011-0101-0010-0001-0000 C.1011-1100-1101-1110-1111 D.1011-1010-1001-1000-0111 5.由三级触发器构成环形计数器的计数摸值为（ ) A.8 B.6 C.3 D.16 6.如图8-7所示电路的功能为（）A.并行输入寄存器 B.移位寄存器 C.计数器 D.序列信号发生器 7.由四位移位寄存器构成的顺序脉冲发生器可产生个顺序脉冲。（） A.2 B.4 C.8 D.16 8.现欲将一个数据串延时4个CP的时间，则最简单的办法采用（） A.4位并行寄存器 B.4位移位寄存器 C.4进制计数器 D.4位加法器 二、判断题 1.时序电路中不含有记忆功能的器件。（ ) 2.移位寄存器74LS194可串行输入并行输出，但不能串行输入串行输出。（） 仅供学习与交流，如有侵权请联系网站删除谢谢2
3.时序逻辑电路在某一时刻的输出状态与该时刻之前的输入信号无关。（ ) 4.时序电路一定不要组合电路。（） 三、多项选择题 1.寄存器按照功能不同可分为（） A.数据寄存器 B.移位寄存器 C.暂存器 D.计数器 2.数码寄存器的特点是（） A.存储时间短 B.速度快 C.可做高速缓冲器 D.一旦停电后存储数码全部消失 3.移位寄存器按移位方式可分为（） A.左移移位寄存器 B.右移移位寄存器 C.双向移位寄存器 D.集成移位寄存器 第二节计数器 一、填空题1.触发器有个稳定状态，它可以记录位二进制码，存储8位二进制信息需要个触发器。 2.按进位体制的不同，计数器可分为计数器和计数器等；按计数过程中数字增减趋势的不同，计数器可分为计数器、计数器和计数器。 3.要构成五进制计数器，至少需要个触发器。 4.设集成十进制（默认为8421码）加法计数器的初态为Q3Q2Q1Q0=1001，则经过5个CP 脉冲以后计数器的状态为 . 5.在各种寄存器中，存放N位二进制数码需要个触发器。 二、单项选择题 1.按各触发器的CP所决定的状态转换区分，计数器可分为计数器。（） A.加法、减法和可逆 B.同步和异步 C.二、十和N进制 D.以上均不正确 2.将一个D触发器处于技术状态时，下列做法正确的是（） A.D端接固定高电平 B.D端悬空 C.D端与Q端相联 D.D与Q非端相联 仅供学习与交流，如有侵权请联系网站删除谢谢3
触发器是构成时序逻辑电路的基本单元，触发器按逻辑功能分为RS触发器、JK触发器、D触发器、T触发器和T′触发器等多种类型；按其电路结构分为主从型触发器和维持阻塞型触发器等。 1．JK触发器 （1）JK触发器符号及功能 JK触发器有两个稳定状态：一个状态是Q＝1，Q=0，称触发器处于“1”态，也叫置位状态；另一个状态是Q＝0，Q＝1，称触发器处于“0”态，也叫复位状态。JK触发器具有“置0”、“置1”、保持和翻转功能，符号如图l所示。 反映JK触发器的Q n和Q n、J、K之间的逻辑关系的状态表见表1。状态表中，Qn表示时钟脉冲来到之前触发器的输出状态，称为现态，Q n+1表示时钟脉冲来到之后的状态，称为次态。
图l JK触发器符号表1 JK触发器的状态表 JK触发器的特性方程为 JK触发器的种类很多，有双JK触发器74LS107，双JK触发器74LS114，741S112，74HC73，74HCT73等，有下降沿触发的，也有上升沿触发的。图l所示的JK触发器是下降沿触发的。
（2）双JK触发器74LS76 74LS76是有预置和清零功能的双JK触发器，引脚如图2所示，有16个引脚。功能表见表2，74LS76是下降沿触发的。 图2 74LS76引脚图表 2 74LS76的功能表 ①当R D＝0，S D＝1时
不论CP，J，K如何变化，触发器的输出为零，即触发器为“0”态。由于清零与CP脉冲无关，所以称为异步清零。 ②当R D＝1，S D＝0时 不论CP，J，K如何变化，触发器可实现异步置数，即触发器处于“1”态。 ③当R D＝1，S D＝1时 只有在CP脉冲下降沿到来时，根据J，Κ端的取值决定触发器的状态，如无CP脉冲下降沿到来，无论有无输人数据信号，触发器保持原状态不变。 2．D触发器 （1）D触发器符号及功能 D触发器具有置“0”和置“1”功能，其逻辑符号如图3所示，其逻辑功能为：在CP上升沿到来时，若D＝I，则触发器置1；若D＝0，则触发器置0，D触发器的特性方程为 D触发器的状态表见表3
第14章 触发器和时序逻辑电路 一、选择题： 1、相同计数器的异步计数器和同步计数器相比,一般情况下( ) A. 驱动方程简单 B. 使用触发器个数少 C. 工作速度快 D. 以上都不对 2、n 级触发器构成的环形计数器,其有效循环的状态数是( ) A. n 个 B. 2个 C. 4个 D. 6个 3、下图所示波形是一个( )进制加法计数器的波形图。试问它有( )个无效状态。 A .2； B. 4 ； C. 6； D. 12 4、设计计数器时应选用（ ）。 A ．边沿触发器 B ． 基本触发器 C ．同步触发器 D ．施密特触发器 5、一块7490十进制计数器中,它含有的触发器个数是( ) A. 4 B. 2 C. 1 D. 6 6、n 级触发器构成的扭环形计数器,其有效循环的状态数是( ) A. 2n 个 B. n 个 C. 4个 D. 6个 7、时序逻辑电路中一定包含（ ） A.触发器 B.组合逻辑电路 C.移位寄存器 D.译码器 8、用n 个触发器构成计数器，可得到的最大计数长度为（ ） A. 2n B.2n C.2 n D. n 9、有一个移位寄存器，高位在左，低位在右，欲将存放在其中的二进制数乘上(4)10,则应将该寄存器中的数（ ） A.右移二位 B.左移一位 C. 右移二位 D.左移一位 10、某时序逻辑电路的状态转换图如下，若输入序列X=1001时，设起始状态为S1，则输出序列Z=（ ） X/Z 0/0 1/1 A. 0101 B.1011 C.0111 D.1000 11、、一位8421BCD 码计数器至少需要（ ）个触发器 A. 4 B. 3 C.5 D.10 P Q1 Q2 Q3
第8章 触发器和时序逻辑电路及其应用习题解答 8.1 已知基本RS 触发器的两输入端D S 和D R 的波形如图8-33所示，试画出当基本RS 触发器初始状态分别为0和1两种情况下，输出端Ｑ的波形图。 图8-33 习题8.1图 解：根据基本RS 触发器的真值表可得：初始状态为0和1两种情况下，Ｑ的输出波形分别如下图所示： 习题8.1输出端Ｑ的波形图 8.2 已知同步RS 触发器的初态为0，当S 、R 和CP 的波形如图8-34所示时，试画出输出端Ｑ的波形图。 图8-34 题8.2图 解：根据同步RS 触发器的真值表可得：初始状态为0时，Ｑ的输出波形分别如下图所示：
习题8.2输出端Ｑ的波形图 8.3 已知主从JK触发器的输入端CP、J和K的波形如图8-35所示，试画出触发器初始状态分别为0时，输出端Ｑ的波形图。 图8-35 习题8.3图 解：根据主从JK触发器的真值表可得：初始状态为0情况下，Ｑ的输出波形分别如下图所示： 习题8.3输出端Ｑ的波形图 8.4 已知各触发器和它的输入脉冲CP的波形如图8-36所示，当各触发器初始状态均为1时，试画出各触发器输出Ｑ端和Q端的波形。
图8-36 习题8.4图 解：根据逻辑图及触发器的真值表或特性方程，且将驱动方程代入特性方程可得状态方程。即：（a ）J ＝K ＝1；Ｑn ＋ 1＝n Ｑ，上升沿触发（ｂ）J ＝K ＝1；Ｑn ＋ 1＝n Ｑ， 下降沿触发 （ｃ）K ＝0，J ＝1；Ｑn ＋ 1＝J n Ｑ＋K Ｑn ＝1，上升沿触发 （ｄ）K ＝1，J ＝n Ｑ；Ｑn ＋ 1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０·Ｑn ＝n Ｑ，上升沿触发 （ｅ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋ 1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝n Ｑ，上升沿触发 （ｆ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋ 1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝n Ｑ，下降沿触发， 再根据边沿触发器的触发翻转时刻，可得当初始状态为1时，各个电路输出端Ｑ的波形分别如图（a ）、（b ）、（c ）、（d ）、（e ）和（f ）所示，其中具有计数功能的是：（a ）、（b ）、（d ）、（e ）和（f ）。各个电路输出端Ｑ的波形与相应的输出端Ｑ的波形相反。 习题8.4各个电路输出端Ｑ的波形图
第六章时序逻辑电路 内容提要 【熟悉】触发器四种电路结构及动作特点,四种逻辑功能及其逻辑关系、逻辑符号,逻辑功能的四种描述方法 【掌握】时序电路的特点和一般分析方法 【熟悉】寄存器的功能、分类及使用方法, 双向移位寄存器的级联【掌握】计数器的功能和分类,级联法、置位法构成N进制计数器【掌握】555定时器构成三种电路的工作特点、连接方法及主要参数一．一．网上导学 二．二．典型例题 三．三．本章小结 四．四．习题答案 网上导学 §6.1时序逻辑电路的特点 时序逻辑电路的特点：任意时刻的输出不仅取决于该时刻的输入，而 且还和电路原来的状态有关，所以时序电路具有记 忆功能。 在第五章中，向大家介绍了组合电路。 组合电路的特点是其任意时刻的输出状态仅取决于该时刻的输入状态。 ２．时序电路逻辑功能描述方法 在上面给出的时序电路结构框图中，包括组合逻辑电路和具有记忆功能的存储电路。 输出变量y1，y2，y3。。。。y b，合称输出矢量Y(t)。 输入变量x1，x2，x3。。。。x a，合称输入矢量X(t)。 同样，存储电路的输入、输出称之为矢量P(t)和矢量Q(t)
按照结构图，我们可以列出三组方程：设tn+1，tn分别为相邻的两个离散的时间瞬间。 矢量Y(tn)是X(tn)，Q(tn)的函数，称输出方程。 矢量P(tn)是X(tn)，Q(tn)的函数，称驱动方程。 矢量Q(tn+1)是P(tn)，Q(tn)的函数，称状态方程。 本节问答题 1．1．什么叫组合逻辑电路？ 2．2．什么叫时序逻辑电路？ 3．3．它们在逻辑功能和电路结构上各有什么特点？ 4．4．在时序电路中，时间量tn+1，tn各是怎样定义的？描述时序电路功能需要几个方程，它们各表示什么含义？ §６.２触发器 在这一节中,向大家介绍一种最基本的存储电路触发器（flip-flop）。触发器具有以下基本特点： （１）具有两个稳定的（０和１）状态，能存储一位二进制信息； （２）根据不同的输入，可将输出置成０或１状态； （３）当输入信号消失后，被置成的状态能保存下来。 ６.2.1 基本ＲＳ触发器 一．电路结构及逻辑符号 在本书第三章里，我们讲了各种门电路，若把两个反相器按照a 图的形式连接起来，可以看出，A点和B点信号是反相的，而A点和C点始终保持同一电平。这样，可以把A，C视为同一点（下面的b 图和c图）。在C图中，A，B两点始终反相，而且电路状态稳定，在没有外界干扰或者触发的状态下，电路能够保持稳定的输出。(这一
触发器和时序逻辑电路测试题 （十二章，十三章） 一、填空题 1、存放N为二进制数码需要_______个触发器。 2、一个四位二进制减法计数器状态为_______时，在输入一个计数脉冲，计数状 态为1111，然后向高位发_____信号。 3、时序逻辑电路在结构方面的特点是;由具有____逻辑门电路和具有______的 触发器两部分组成。 4、十进制计数器最少要用______个触发器。 5、用N个触发器可以构成存放_______位二进制代码寄存器。 6、在数字电路系统中，按逻辑功能和电路特点，各种数字集成电路可分位 ________逻辑电路和_________逻辑电路两大类。 7、8421BCD码位1001，它代表的十进制是_________。 8、8421BCD码的二一进制计数器当前计数状态是1000，再输入三个计数脉冲， 计数状态位________。 9、数码寄存器主要由______和______组成，起功能是用来暂存_______数码。 10、同步计数器各个触发器的状态转换，与________同步，具有______特点。 11、寄存器在断电后，锁存的数码_______。 12、4个触发器构成8421BCD码计数器，共有______个无效状态，即跳过二 进制数码_________到______6个状态。 二、判断题、 1、移位寄存器每输入一个脉冲时，电路中只有一个触发器翻转。（） 2、移位寄存器即可并行输出也可串行输出。（） 3、右移寄存器存放的数码将从低位到高位，依次串行输入。（） 4、八位二进制能表示十进数的最大值是256. （） 5、表示一位十进制数至少需要二位二进制。（） 6、触发器实质上就是一种功能最简单的时序逻辑电路，是时序逻辑存储记忆的基础。（） 7、数码寄存器存放的数码可以并行输入也可以串行输入。（） 8、显示器属于时序逻辑电路类型。（） 9、计数器、寄存器和加法器都属于时序逻辑电路。（） 10、时序逻辑电路具有记忆功能。（） 11、用4个触发器可构成4位二进制计数器。（）
武汉大学计算机学院教学实验报告课程名称数字逻辑成绩教师签名 实验名称触发器及其运用和组合逻辑电 路的分析实验序号02 实验日期2012-05 -09 姓名徐佩学号2012301 500163 专业计算机 科学与 技术 年级-班2012级 计科5 班 一、实验目的及实验内容 （本次实验所涉及并要求掌握的知识；实验内容；必要的原理分析） 小题分：一、实验目的 1）1.熟悉并掌握R-S、D、J-K触发器的构成、工作原理和功能测试方法。 2.学会正确使用触发器集成芯片。 3.了解触发器的简单应用。 2）1. 掌握组合逻辑电路的分析方法。 2. 掌握组合逻辑电路的设计方法，逻辑函数简化技术及芯片的使用方法。 二、实验内容 1）1. 基本R-S触发器的功能测试 2. 集成D触发器的功能测试及应用 2）1. 组合逻辑电路的分析 2. 组合逻辑电路的设计 三、实验原理 1）1用“与非门”构成的基本R-S触发器是无时钟控制低电平直接触发的触发器, 它具有置“0”、置“1”和“保持”三种功能 2在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为Q n+1＝D n ，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器 2）1、逻辑电路分析，是指对一个给定的逻辑电路找出其输出与输入之间的逻辑关系。 2、逻辑电路设计的首要任务是将设计问题转化为逻辑问题，即将文字描述的设计要求抽象为一种逻辑关系。就组合逻辑电路而言，就是抽象出描述问题的逻辑表达式。
二、实验环境及实验步骤 小题分：（本次实验所使用的器件、仪器设备等的情况；具体的实验步骤） 一、实验环境 1）1. 双踪示波器 2. 74LS00 二输入四与非门 3. 74LS112 双J-K触发器 4. 74LS74 双D触发器 2）1. TD-DS实验箱 2. 示波器 3. 74LS00 二输入四与非门 4. 74LS04 六反相器 5. 74LS20 四输入二与非门 6. 74LS86 二输入四异或门 二、实验步骤 1）用相对应的芯片做实验，连接电源，测试效果；验证电路的逻辑功能。 2）结合芯片，连接实验所给的逻辑电路，测试其功能。 三、实验过程分析 小题分：（详细记录实验过程中发生的故障和问题，进行故障分析，说明故障排除的过 程及方法。根据具体实验，记录、整理相应的数据表格、绘制曲线、波形等）
第十三章触发器和时序逻辑电路 13.1重点内容提要 时序逻辑电路由组合逻辑电路和具有记忆作用的触发器构成。时序逻辑电路的特点是：其输出不仅仅取决于电路的当前输入，而且还与电路的原来状态有关。 1．双稳态触发器 双稳态触发器的特点： 1）.有两个互补的输出端Q 和Q。 2）．有两个稳定状态。“1”状态和“0” 状态。通常将Q = 1和Q= 0 称为“1”状态，而把Q = 0和Q = 1称为“0” 状态。 3）．当输入信号不发生变化时，触发器状态稳定不变。 4）．在一定输入信号作用下，触发器可以从一个稳定状态转移到另一个稳定状态。 按其逻辑功能，触发器可分为：RS触发器，JK触发器、D触发器、T触发器和T’触发器。 各时钟控制触发器的逻辑符号和逻辑功能见表13.1.1： 把一种已有的触发器通过加入转换逻辑电路，可以转换成为另一种功能的触发器。 2．同步时序逻辑电路的分析
同步时序逻辑电路的分析步骤如下： 1．由给定的逻辑电路图写出下列各逻辑方程式： （1）各触发器的特性方程。 （2）各触发器的驱动方程。 （3）时序电路的输出方程。 2．将驱动方程代入相应触发器的特性方程，求得电路的状态方程（或次态方程）。 3．根据状态方程和输出方程，列出该时序电路的状态表，画出状态转换图或时序图。 4．根据电路的状态转换图说明该时序逻辑电路的逻辑功能。 3．典型的时序逻辑电路 在数字系统中，最典型的时序逻辑电路是寄存器和计数器。 1）寄存器 寄存器是用来存储数据或运算结果的一种常用逻辑部件。寄存器的主要组成部分是在双稳态触发器基础上加上一些逻辑门构成。按功能分，寄存器分为数码寄存器和移位寄存器。移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。通常有左移寄存器、右移寄存器、双向移位寄存器和循环移位寄存器。移位寄存器可实现数据的串行、并行转换，数据的运算和数据的处理等。 2）计数器 计数器是一种对输入脉冲数目进行计数的时序逻辑电路，被计数的脉冲信号称为计数脉冲。计数器除计数外，还可以实现定时、分频等，在计算机及数字系统中应用极广。 计数器种类很多，通常有如下不同的分类方法。 （1）按逻辑功能可分为加法计数器、减法计数器和可逆计数器。 （2）按计数进制可分为二进制计数器、十进制计数器和任意进制计数器等。 （3）按工作方式可分为同步计数器和异步计数器。 集成电路74161型四位同步二进制计数器 图13.1.1为74161型四位同步二进制可预置计数器的外引线排列图及其逻辑符号，其中D R 是异步 (a ) 外引线排列图 (b ) 逻辑符号 图13.1.1 74161型四位同步二进制计数器 清零端，LD 是预置数控制端，0123A A A A 是预置数据输入端，EP 和ET 是计数控制端，Q 3Q 2Q 1Q 0是计数输出端，RCO 是进位输出端。74161型四位同步二进制计数器具有以下功能： ① 异步清零。D R =0时，计数器输出被直接清零，与其他输入端的状态无关。 ② 同步并行预置数。在D R =1条件下，当LD =0且有时钟脉冲CP 的上升沿作用时，3A 、2A 、1A 、0A 输入端的数据3d 、2d 、1d 、0d 将分别被3Q 、2Q 、1Q 、0Q 所接收。 ③ 保持。在D R LD ==1条件下，当=?EP ET 0，不管有无CP 脉冲作用，计数器都将保持原有状态
周测14组合逻辑电路、触发器和时序逻辑电路 一、单项选择题(每题2分,共20分) （ ）1.以下能防止空翻现象的触发器是________ A.基本RS 触发器 B.同步RS 触发器 C.主从RS 触发器 D.RS 触发器 （ ）2.构成加法器的基本电路是________ A.基本放大电路 B.限幅电路 C.门电路 D.触发器 （ ）3.用二进制异步计数器从零计到十进制数50，至少需要触发器的个数为________ A.S B.6 C.7 D.4 （ ）4.寄存器主要用于________ A.存储数码和信息 B.水久存储二进制数码 C.存储十进制数码 D.暂存数码和信息 （ ）5.如果要存储6位二进制数码通常要用________个触发器来构成寄存器。 A.2 B.3 C.6 D.12 （ ）6.抗千扰能力较差的触发方式是________ A.同步触发 B.上升沿触发 C.下降沿触发 D.主从触发 （ ）7.二—十进制译码器有________ A.3个输入端，8个输出端 B.4个输入端，10个输出端 C.4个输入端，9个输出端 D.3个输入端，9个输出端 （ ）8.七段显示译码器要显示数“2”则共阴极数码显示器的a —g 引脚的电平应为________ A.1101101 B.1011011 C.1111011 D.1110000 （ ）9.3位二进制编码器输人信号为1时,输出Y2Y1Y0。= A. 100 B.110 C.011 D.101 （ ）10.十进制数(67)10码对应的8421码是________ A.10000111 B.1100111 C.1100011 D.1100110 二、判断题(每题2分,共20分) （ ）1.JK 触发器的特性方程是N N N Q K Q J Q +=+1。 （ ）2.主从RS 触发器工作分两拍进行，先是从触发器工作再是主触发器工作。 （ ）3.半导体数码管是将发光管排列成“日”字形状制成的。 （ ）4.译码器属于组合逻辑电路，其输入的具有特定含义的二进制的代码，输出的是数字而不是信号。 （ ）5.组合逻辑电路的分析是指根据实际问题设计出相应的逻辑电路图。 （ ）6. 数码显示器属于时序逻辑电路类型。 （ ）7.移位寄存器每输入一个脉冲时，不一定只有一个触发器翻转。 （ ）8.将JK 触发器的JK 端连在一起作为输人端，就构成了D 触发器。 （ ）9.触发器能够存储一位二值信号。 （ ）10.主从触发器电路中，主触发器和从触发器输出状态的翻转是同时进行的。 三、填空题（每题2分，共20分） 1.由或非门组成的基本RS 触发器输人信号不允许R=________，S=________。 2.T 触发器要预先设置为1状态,应将D S 设置为________电平，D R 设置为________电平。 3.具有置0、置1功能的触发器是________。 4.组合逻辑电路不具有________功能，它的输出直接由电路的________所决定，与输入信号作用前的电路状态无关。 5.逻辑电路按其逻辑功能和结构特点可分为两大类，一类为________________，另一类为________________。 6.从器件特性来分，数字集成电路有________和________两大类。