基于FPGA的数字信号发生器设计
摘要
数字信号发生器是数字信号处理中不可缺少的调试设备，在生产生活中的应用非常广泛。本文所设计的内容就是基于Altera公司的现场可编程门阵列（FPGA）实现数字信号发生器的设计，FPGA具有密度高，功耗低，体积小，可靠性高等特点，设计时可以不必过多考虑具体硬件连接；本设计中应用VHDL硬件描述语言进行描述，使该数字信号发生器可以产生正弦波、方波、三角波、锯齿波四个独立的波形，并能对所产生的四种波形的频率和幅度进行调节。
关键词：直接数字频率合成；数字波形发生器；FPGA；DDS；VHDL
Design Of FPGA-based Digital Signal Generator
Yang Chunjian
(College of Physics Science and Information Engineering, Jishou University,Jishou Hunan 416000)
Abstract
Digital signal transmitter as a test facility is an important part of information processing system. In the production of a wide range of application of life. This content is designed by Altera, based on field programmable gate array (FPGA) design of digital signal generator, FPGA has a high density, low power consumption, small size, high reliability, can not have too much to consider wher designing specific hardware connection; the design of the application of VHDL hardware description language to describe, so that the digital signal generator can produce sine, square, triangle, sawtooth waveforms of four independent,and is able to produce four waveforms by the frequency and amplitude adjustment.
Key words：Direct Digital Frequency Synthesis；Digital Waveform Generator; FPGA;DDS;VHDL
目录
第一章绪论 (1)
1.1 背景与意义 (1)
1.2 国内外发展现状 (1)
第二章相关资料 (3)
2.1 DDS技术 (3)
2.2 FPGA简介 (4)
2.3 VHDL简介 (5)
2.4 QuartusⅡ简介 (7)
第三章系统硬件电路设计 (9)
3.1 数字信号发生器的系统组成 (9)
3.2 设计原理及要求 (9)
3.3 输入部分 (10)
3.3.1频率、幅值和波形转换部分 (10)
3.3.2系统时钟电路 (12)
3.3.3 电源电路的设计 (12)
3.4 FPGA部分 (12)
3.5 D/A转换部分 (13)
3.5.1 DAC0832转换器简介 (14)
3.6 滤波电路 (15)
第四章系统软件设计 (17)
4.1软件系统流程图 (17)
4.2 数字信号发生器的软件设计 (17)
4.2软件各模块 (18)
4.2.1 主控制模块 (18)
4.2.2 波形数据产生模块 (19)
结束语 (23)
参考文献 (24)
附录 (25)
第一章绪论
1.1 背景与意义
在电子技术领域，常常需要波形、频率、幅度都可调的电信号，用于产生这种电信号的电子仪器称作信号发生器。
信号发生器是一种常用的信号源，广泛运用于科学研究、生产实践和教学试验等领域。特别是在通信系统的科研实验中，常常需要用到不同频率和幅度的信号，如正弦波、三角波、方波和锯齿波等。作为一种为电子测量和计量提供电信号的设备，它和万用表、示波器、频率计等仪器一样，是最普通、最基本，也是运用最广泛的电子仪器之一，几乎所有电参量的测量都需要用到信号发生器。
传统的波形发生器多采用模拟分立元件实现，产生的波形种类要受到电路硬件的限制，体积大、灵活性和稳定性也相对较差。近年来，以数字技术为基础的数字信号发生器得到了飞速的发展，性能指标都达到了一个新的水平。现场可编程门阵列器件具有容量大、运算速度快、现场可编程等优点，使得许多复杂的电路有了新的实现途径，越来越被广泛地应用到实际系统中。而且随着当今电子系统的越来越复杂，毫无疑问，数字信号发生器正在成为模拟复杂信号的事实标准。
凡是能产生测试信号的仪器，统称为信号源，也称为信号发生器，它用于产生被测电路所需特定参数的电测试信号。
信号源是根据用户对其波形的命令来产生信号的电子仪器。信号源主要给被测电路提供所需要的已知信号（各种波形），然后用其它仪表进行测量的参数。信号源有很多种分类方法，其中一种方法可分为混和信号源和逻辑信号源两种。其中混和信号源主要输出模拟波形；逻辑信号源输出数字码形。混和信号源又可分为函数信号发生器和任意波形/函数发生器，其中函数信号发生器输出标准波形，如正弦波、方波等，任意波/函数发生器输出用户自定义的任意波形；逻辑信号发生器又可分为脉冲信号发生器和码型发生器，其中脉冲信号发生器驱动较小个数的的方波或脉冲波输出，码型发生器生成许多通道的数字码型。
1.2 国内外发展现状
采用可变时钟和计数器寻址波形存储器的任意波形发生器[4]在一段时期内曾得到广泛的应用，其取样时钟频率较高且可调节，然而这种波形发生器对硬件要求比较高，需要高性能的锁相环和截止频率可调的低通滤波器，且频率分辨率低，频率切换速度较慢，已经逐步退出市场。
目前市场上的数字信号发生器主要采用直接数字合成（Direct Digital Synthesuzer，DDS）技术，这种波形发生器不仅可以产生可变频的载频信号、各种调制信号，同时还能和计算机配合产生用户自定义的有限带宽的任意信号，可以为多领域的测试提供宽带宽、高分辨率的测试信号。
从目前发展状况来看，国外数字信号发生器的研制和生产技术已经较为成熟。以安捷伦（Agilent）和泰克（Tektronix）为代表的国际电子测量仪器公司在此领域进行了卓有成效的研究和开发，其产品无论在技术上还是市场占有率方面在国际上都享有盛誉，但其价格也相当昂贵，高端型号每台价格都在几万美金左右，低端的也要几万人民币。Tektronix公司的独立结构任意波形发生器AFG3000系列功能完善，人机界面友好，操作方便，可以以多种方式连接到PC机上，其最高采样率能达到2GS/s，输出正弦信号最高频率为240MHz，任意波频率最高能达到50MHz，并配备的强大的波形编辑软件ArbExpress，用户可以方便地创建和编辑自己的波形。Agilent公司的PXI模块任意波形发生器采样率已经能达到1.25GS/s，最高输出频率500MHz。我国研制任意波形发生器是从上世纪90年代开始的，近年来有一批本土厂商奋起直追，取得了可喜的成果。例如南京盛普科技电子有限公司的SPF120型信号发生器的主波输出频率达到了120MHz，任意波最高频率为100KHz；北京普源精电科技有限公司（RIGOL）生产的DG1000/2000/3000系列任意波形发生器，在性能上已经大略相当于国外中低端产品。
本课题的主要研究内容是参考直接数字频率合成原理（DDS）技术[6]，利用Quartus II 5.1软件作为平台，VHDL语言作为开发语言，基于FPGA配合相应外围电路实现一个数字信号发生器，其电路结构简单，容易扩展，具有极大的灵活性和方便性，实现了产生频率、幅度可调的正弦波、三角波、方波、锯齿波信号的信号发生器。
第二章相关资料
2.1 DDS技术
DDS与大多数的数字信号处理技术一样，它的基础仍然是奈圭斯特采定理。奈圭斯特采样定理是任何模拟信号进行数字化处理的基础，它描述的是一个带限的模拟信号经抽样变成离散序列后可不可以由这些离散序列恢复出原始模拟信号的问题。
奈圭斯特采样定理告诉我们，当抽样频率大于或者等于模拟信号最高频率的两倍时，可以由抽样得到的离散序列无失真地恢复出原始模拟信号。只不过在DDS技术中，这个过程被颠倒过来了。DDS不是对模拟信号进行抽样，而是一个假定抽样过程已经发生且抽样值已经量化完成，如何通过某种方法把已经量化的数值重建原始信号的问题。
DDS电路一般由参考时钟、相位累加器、波形存通滤波器（LPF）组成。其结构如图2.1所示。
图2.1 DDS基本结构框图
其中，f c为参考时钟频率，K为频率控制字，N为相位累加器位数，A为波形存储器地址位数，D为波形存储器的数据位字长和D/A转换器位数。
DDS系统中的参考时钟通常由一个高稳定度的晶体振荡器来产生，用来作为整个系统各个组成部分的同步时钟。频率控制字（Frequency Control Word，FCW）实际上是二进制编码的相位增量值，它作为相位累加器的输入。相位累加器由加法器和寄存器级联而成，它将寄存器的输出反馈到加法器的输入端实现累加的功能。在每一个时钟脉冲f c，相位累加器把频率字K累加一次，累加器的输出相应增加一个步长的相位增量，由此可以看出，相位累加器的输出数据实质上是以K为步长的线性递增序列（在相位累加器产生溢出以前），它反映了合成信号的相位信息。相位累加器的输出与波形存储器的地址线相连，相当于对波形存储器进行查表，这样就可以把存储在波形存储器中的信号抽样值（二进制编码值）查出。在系统时钟脉冲的作用下，相位累加器不停的累加，即不停的查表。波形存储器的输出数据送到D/A转
换器，D/A转换器将数字量形式的波形幅度值转换成一定频率的模拟信号，从而将波形重新合成出来。若波形存储器中存放的是正弦波幅度量化数据，那么D/A转换器的输出是近似正弦波的阶梯波，还需要后级的低通平滑滤波器进一步抑制不必要的杂波就可以得到频谱比较纯净的正弦波信号。图2.2所示为DDS各个部分的输出信号。
由于受到字长的限制，相位累加器累加到一定值后，就会产生一次累加溢出，这样波形存储器的地址就会循环一次，输出波形循环一周。相位累加器的溢出频率即为合成信号的频率。可见，频率控制字K越大，相位累加器产生溢出的速度越快，输出频率也就越高。故改变频率字（即相位增量），就可以改变相位累加器的溢出时间，在参考频率不变的条件下就可以改变输出信号的频率。
图2.2 DDS各部分输出波形
2.2 FPGA简介
数字集成电路从产生到现在，经过了早期的电子管、晶体管、小中规模集成电路，到大规模、超大规模集成电路（VLSIC）以及许多既有特定功能的专用集成电路的发展过程。但是，随着为电子技术的发展，设计与制造集成电路的任务已不完全由半导体厂商来独立承担。系统设计师们更愿意自己设计专用集成电路（Application Special Integrated Circuit, ASIC）芯片，而且希望ASIC的设计周期尽可能短，最好是在实验室里就能设计出合适的ASIC芯片，并且立即投入实际应用之中，因而出现了现场可编程逻辑器件（Field Programmable Logic Device, FPLD）,其中应用最广泛的当属CPLD和FPGA[1]。
CPLD是复杂可编程逻辑器件（Complex Programmable Logic Device）的简称，FPGA是现场可编程门阵列（Field Programmable Gate Array）的简称。两者的功能基本相同，只是实现原理略有不同，但有时可以忽略这两者的区别。不同厂家对可编程逻辑器件的叫法也不尽相同。Altera公司把自己的可编程逻辑器件产品中的MAX 系列（乘积项技术，EEPROM技术）、FLEX系列（查找表技术，SRAM工艺）都叫做CPLD；而把也是SRAM工艺、基于查找表技术、要外挂配置用的FLEX系列的EPROM叫做FPGA。
早期的可编程逻辑器件都属于低密度PLD（Programmable Logic Device），结构
简单，设计灵活，但规模小，难以实现复杂的逻辑功能。1985年Xilinx公司首先推出了现场可编程门阵列FPGA，这是一种新型的高密度PLD，采用CMOS-SRAM工艺制作，其结构和阵列型PLD不同，内部由许多独立的可编程模块组成，逻辑模块之间可以灵活地相互连接，具有密度高、编程速度快，设计灵活和可再配置设计能力等许多优点。
FPGA一般由6部分组成，分别为可编程输入/输出单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等。
每个单元简介如下：
（1）可编程输入/输出单元（I/O单元）。目前大多数FPGA的I/O单元被设计为可编程模式，即通过软件的灵活配置，可适应不同的电气标准与I/O物理特性；可以调整匹配阻抗特性，上下拉电阻；可以调整输出驱动电流的大小等；
（2）基本可编程逻辑单元。FPGA的基本可编程逻辑单元是由查找表（LUT）和寄存器（Register）组成的，查找表完成纯组合逻辑功能。FPGA内部寄存器可配置为带同步/异步复位和置位、时钟使能的触发器，也可以配置成为锁存器。FPGA 一般依赖寄存器完成同步时序逻辑设计。一般来说，比较经典的基本可编程单元的配置是一个寄存器加一个查找表，但不同厂商的寄存器和查找表的内部结构有一定的差异，而且寄存器和查找表的组合模式也不同。
（3）嵌入式块RAM。目前大多数FPGA都有内嵌的块RAM。嵌入式块RAM可以配置为单端口RAM、双端口RAM、伪双端口RAM、CAM、FIFO等存储结构。
（4）丰富的布线资源。布线资源连通FPGA内部所有单元，连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。布线资源的划分：
A全局性的专用布线资源：以完成器件内部的全局时钟和全局复位/置位的布线；
B长线资源：用以完成器件Bank间的一些高速信号和一些第二全局时钟信号的布线；
C短线资源：用来完成基本逻辑单元间的逻辑互连与布线；
D其他：在逻辑单元内部还有着各种布线资源和专用时钟、复位等控制信号线。
（5）底层嵌入功能单元。由厂商及芯片型号决定。
（6）内嵌专用硬核。与“底层嵌入单元”有区别，这里指的硬核主要是那些通用性相对较弱的芯片，不是所有FPGA芯片都包含硬核。
2.3 VHDL简介
VHDL 的全称是Very-High-Speed Integrated Circuit Hardware Description Language，诞生于1982 年。1987年底，VHDL被 IEEE 和美国国防部确认为标准硬件描述语言。
VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。
VHDL 语言能够成为标准化的硬件描述语言并获得广泛应用 , 它自身必然具有很多其他硬件描述语言所不具备的优点。归纳起来 ,VHDL 语言主要具有以下优点：(1) VHDL 语言功能强大 , 设计方式多样。
VHDL 语言具有强大的语言结构, 只需采用简单明确的VHDL语言程序就可以描述十分复杂的硬件电路。同时, 它还具有多层次的电路设计描述功能。此外 ,VHDL 语言能够同时支持同步电路、异步电路和随机电路的设计实现, 这是其他硬件描述语言所不能比拟的。VHDL 语言设计方法灵活多样 , 既支持自顶向下的设计方式, 也支持自底向上的设计方法; 既支持模块化设计方法, 也支持层次化设计方法。(2) VHDL 语言具有强大的硬件描述能力。
VHDL 语言具有多层次的电路设计描述功能，既可描述系统级电路 , 也可以描述门级电路；描述方式既可以采用行为描述、寄存器传输描述或者结构描述，也可以采用三者的混合描述方式。同时，VHDL 语言也支持惯性延迟和传输延迟，这样可以准确地建立硬件电路的模型。VHDL 语言的强大描述能力还体现在它具有丰富的数据类型。VHDL 语言既支持标准定义的数据类型，也支持用户定义的数据类型，这样便会给硬件描述带来较大的自由度。
(3) VHDL 语言具有很强的移植能力。
VHDL 语言很强的移植能力主要体现在: 对于同一个硬件电路的 VHDL 语言描述 , 它可以从一个模拟器移植到另一个模拟器上、从一个综合器移植到另一个综合器上或者从一个工作平台移植到另一个工作平台上去执行。
(4) VHDL 语言的设计描述与器件无关。
采用 VHDL 语言描述硬件电路时, 设计人员并不需要首先考虑选择进行设计的器件。这样做的好处是可以使设计人员集中精力进行电路设计的优化, 而不需要考虑其他的问题。当硬件电路的设计描述完成以后 ,VHDL 语言允许采用多种不同的器件结构来实现。
(5) VHDL 语言程序易于共享和复用。
VHDL 语言采用基于库 ( library) 的设计方法。在设计过程中 , 设计人员可以建立各种可再次利用的模块 , 一个大规模的硬件电路的设计不可能从门级电路
开始一步步地进行设计 , 而是一些模块的累加。这些模块可以预先设计或者使用以前设计中的存档模块, 将这些模块存放在库中 , 就可以在以后的设计中进行复用。
由于 VHDL 语言是一种描述、模拟、综合、优化和布线的标准硬件描述语言 , 因此它可以使设计成果在设计人员之间方便地进行交流和共享, 从而减小硬件电路设计的工作量, 缩短开发周期。
2.4 QuartusⅡ简介
Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VerilonHDL、VHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。
Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。
此外，Quartus II 通过和DSP Builder工具与 Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。
MaxplusII作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法。
Altera QuartusII作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。
Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。Quartus 平台与Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA 供应商的开发工具相兼容。改进了软件的LogicLock模块设计功能，增添了FastFit 编译选项，推进了网络编辑性能，而且提升了调试能力。
图2.3 EDA工具设计流程图
第三章 系统硬件电路设计
3.1 数字信号发生器的系统组成
该数字信号发生器系统主要由输入部分、FPGA 部分、D/A 转换部分、频率、幅值调节和波形转换部分组成。如图3.1所示。
图3.1 数字信号发生器系统组成
3.2 设计原理及要求
在本设计中,利用FPGA ，采用EDA(Electronic Design Automation)中自顶向下(top-to-down)的设计方法，选用基于相位累加器的直接数字合成/ DDS 技术来完成数字信号发生器各功能模块的设计。DDS 这种结构主要由相位累加器、 相位调制器、 波形 ROM 查找表、 D/ A 构成。其中相位累加器、 相位调制器、 波形 ROM 查找表是 DDS 结构中的数字部分 ,由于具有数控频率合成的功能 ,又合称为 NCO [2]。
分频器
FPGA 部分
系
统 控 制 器
时钟
复位
波形 调幅 调频
正弦波
三角波 方波
波
形
D\A
转 换
滤波 输出
它的工作原理是:将要产生的波形数据存入波形存储器 ,然后在参考时钟的作用下 ,对输入的频率数据进行累加 ,并且将累加器的输出一部分作为读取波形存储器的地址 ,将读出的波形数据经D/A 转换为相应的模拟电压信号。本研究的重点就是用VHDL 来实现DDS 的功能 ,能够达到高精度的输出 ,同时标准波形数据生成存放在 ROM 中 ,可以简化运算过程 ,提高运算速度 ,加快反应时间。
本设计主要通过VHDL 语言实现频率控制、波形控制、 波形数据的提取、 波形的产生工作。其中 ,波形数据运用VHDL 语言编写 。控制部分主要采用产生高低电平的拨码开关控制。程序下载到 FPGA 上实现 ,经过D/ A 输出波形。并通过Altera 公司QuartusII5.1软件进行波形的仿真，从而完成整个设计。
本设计的任务是设计一个基于FPGA 的数字信号发生器，根据任务书要求必须达到以下要求：
1.利用EDA 开发系统、Quartus II 5.1软件实现数字信号发生器的设计；
2.根据整体电路的工作原理，完成各个子模块的设计及实现；
3.对数字信号发生器完成VHDL 语言描述；
4.该数字信号发生器能够产生正弦波、方波、三角波、锯齿波信号；
5.产生的波形信号频率和幅度幅度可通过按键进行调节；
6.用按键调节实现各种波形的转换。
3.3 输入部分
输入部分包含以下功能按键：时钟、复位、波形、调幅、调频。 1．时钟：标准的50MHZ 时钟输入。 2．复位：低电平复位。
3．波形：为波形输出选择开关，可以选择单波形的输出。 4．调幅：可以递增和递减正弦波、三角波、锯齿波、方波的幅度。 5．调频：可以递增和递减正弦波、三角波、锯齿波、方波的频率。 3.3.1频率、幅值和波形转换部分
由于采用DDS ，在ROM 中存有波形一个周期的n 个等间隔归一化采样数据，改变相位累加器步进，从而改变对ROM 中数据的读取速度，即可合成不同频率波形，存储器中存入过量的采样值，使得采样点数较少时，依然能够得到较好波形输出，从而得到较高频率输出。否则，采样点数太少会使产生波形严重失真。输出波形频率计算:
2
osc f f s n k
=
?
? (2.1)
式中osc f 是晶振频率
K 分频系数 N 相位累加器位数 S 相位累加器步长
若取32.768,50,16osc f MHz K N ===代入式（2.1）得到。010f SHz =
因此，只要控制S 的值就可准确实现频率步进为10 Hz 的等步进调频。如采用32 MHz 的晶振，也能得到10 Hz 精确的等步进调节，但牺牲了波形质量。通过实验测试和比较，可用下式计算频率:
3200000006530649
10?
?=
=SHz f s (2.2)
因为65306不是一个2N 的数，这样波形会漏掉少量采样点。即使这样，得到波形依然平滑，可满足设计要求。若要使频率调节步进减小到1Hz ，对晶振有特殊要求，它的振荡频率必须是2的N 次幂。由式（2.1）举例说明累加器位数不同产生差异：
33554432
104857632
1SHz s ??= (2.3)
3355443233554432
1SHz s ?= (2.4)
式(2.4) 产生的波形优于式(2.3) ，最高频率也高出几倍。由于DAC0832的电流建立时间是1μs ，因此输出波形的最高频率受下式限制:
6m a x 31250(1/10)Hz f =?=最小采样点数
最小采样点数1000000/1000000
32
= =
(2.5) 因此，要得到更高频率的波形需使用更高速的D/A 转换器。
频率和幅值调节和波形转换电路如图3.2所示。八个按键一端接1K Ω排阻（上拉电阻）后接VCC ，一端接FPGA 控制信号引脚输入端，按键有八个，分别为复位键SW1，控制波形转换键SW2，控制幅度步减键SW3，控制幅度步进键SW4，控制频率步进键SW5，控制频率步减键SW6，控制幅值步进键SW7，控制幅值步进键SW8。
IO_4
SW1SWITCH
1
4
23
IO_2
IO_3
C
R9
4.7 * 41
2345SW3
SWITCH
1
4
23
SW7
SWITCH
1
4
23
VCC
C
R10
4.7K * 4
1
2345
SW5
SWITCH
1
4
23
IO_1
IO_0
SW2
SWITCH
1
4
23
IO_5
IO_6
SW8
SWITCH
1
4
2
3
IO_7
SW4
SWITCH
1
4
23
SW6
SWITCH
1
4
23
图3.2 输入按键电路
3.3.2系统时钟电路
系统即FPGA 运行时所需的时钟，采用50MHZ 的有源晶振产生，电路如图3.3所示。其中C5为高频旁路电容，以滤除不良的高档次谐波，对时钟波形进行整形，CLK1为输入时钟信号源。
图3.3 系统时钟电路
3.3.3 电源电路的设计
电源是电路正常工作的保证，直接影响着系统的稳定。如下图3.4所示，U2为5V 直流电源输入端，为USB 供电，D2为电源指示。输出部分有两个部分，分别为VEE+5V 和3.3V 的VCC 。其中VEE 是给D/A 供电，VCC 给整个系统供电。
图3.4 电源电路
3.4 FPGA 部分
本设计使用的FPGA 芯片为EPF10K50ETI144-2芯片芯片，其典型逻辑门数（包括逻辑门和RAM ）为50000门，最大可用系统门数为116000门，逻辑单元（Logic elements ）为2880个，逻辑阵列模块（Logic array blocks ）为360个，嵌入式阵列模块（Embedded array blocks ）为10个，RAM 总容量为20480字节，用户可
U2USB-POWER
12345
+5v U-U+GND SHIF
VCC
VEE +5V
1K1R
C40.1uF
U3
AMS1117-3.32
1
3
Vout
A d j
Vin
D2
LED_3.3
C3
0.1uF
C50.1uF
+
C1
100uF
D14002+
C2
10uF
用的I/O 引脚最多为310个。芯片的工作电压为+5V 。其内部结构如图3.5所示。
G N D
TMS G N D
GND VCC
V C C
IO_10V C C
IO_2GND
V C C
VCC IO_9IO_1IO_13EPF10K50ETI144-2
1234567891011121314151617181920212223242526272829303132
333435363738394041424344454647484950515253
54
555657585960616263646566676869707172737475
767778798081828384I N P U T /G L C R n I N P U T /O E 2/G C L K 2V C C I N T I /O I /O I /O G N D I /O I /O I /O I /O I/O
VCCIO I/O/TDI I/O I/O I/O I/O GND I/O I/O I/O
I/O/TMS I/O I/O
VCCIO I/O I/O I/O I/O I/O GND I /O I /O I /O I /O I /O V C C I O I /O I /O I /O G N D V C C I N T I /O I /O I /O G N D I /O I /O I /O I /O I /O V C C I O
I/O
I/O I/O I/O I/O GND I/O I/O I/O/TCK
I/O
I/O I/O VCCIO
I/O I/O I/O I/O I/O/TDO
GND I/O I/O I /O
I /O I /O V C C I O I /O I /O I /O G N D I N P U T /G C L K 1I N P U T /O E 1IO_6IO_11V C C
IO_5IO_8GND
IO_12IO_15
VCC IO_0GND IO_3TDI IO_7TDO IO_14IO_4C L K 1
图3.5 EPF10K50ETI144-2芯片结构图
通常情况下在硬件调试的过程中一般使用下载电缆进行下载，而当调试完成以后要用配置芯片对FPGA 进行配置。配置芯片在每次系统上电以后自动将配置文件加载到FPGA 中形成电路。
3.5 D/A 转换部分
D/A 转换器电路的设计：从波形RAM 中读出的幅度量化数据还只是一个数字信号，要得到最后的输出信号必须经过数模转换器。因此在波形RAM 之后要设计一个D/A 转换电路。
数模（D/A ）转换电路的作用是把已经合成的波形幅值的数字量转换成模拟量，其速度和特性直接影响整个系统的性能。D/A 转换器件的首要特性要求是高速，其次是转换位数，本设计中选用8位的D/A 芯片DAC0832。波形幅度量化序列经D/A 转换后成为阶梯波。频率合成器对D/A 转换器的分辨率有一定的要求，D/A 转换器的分辨率越高，合成的波形台阶数就越多输出的波形的精度也就越高。D/A 的输出用电压形式表示一般应为：
V
V
REF
N
out
D
?-
=2
式中D 为D/A 的输入数据值，N 为D/AC 的的位数，即通常所指的D/AC 的分辨率，V REF
为输入D/A 的参考电压。D/A 转换电路的设计首先是要选择一款合适的D/A 转换芯片。D/A 转换芯片种类繁多。选择D/A 转换芯片要根据很多因素来确定，最主要的
就是要考虑字长和转换速度。本设计采用DAC0832 作为D/A 转换器件，其具有数字量的输入锁存功能，DAC0832芯片的输出通过放大器OP07，即可用示波器观察。100K Ω的电位器在+5V 和0V 电压间为DAC0832提供参考电压。D/A 转换电路的原理图如图3.6所示：
IO_15
VCC
24
3
1SIGOUT
IO_11IO_8
IO_13U1
DAC083212119198765416151413
117
182
Iout2Iout1Rf b ILE Vref DI0
DI1DI2DI3DI4DI5DI6DI7
CS X f er
WR2WR1
GND
IO_10VEE +5V
DAC 模拟输出口
IO_14IO_9IO_12R1100K
1
32+
-U2
OP07
3
26
7
4
VCC -5V
图3.6 D/A 转换电路的原理图
3.5.1 DAC0832转换器简介
DAC0832是双列直插式8位D/A 转换器。能完成数字量输入到模拟量(电流)输出的转换。其主要参数如下：分辨率为8位，转换时间为1μs ，满量程误差为±1LSB ，参考电压为(+10～-10)V ，供电电源为(+5～+15)V ，逻辑电平输入与TTL 兼容。从图3.7中可见，在DAC0832中有两级锁存器，第一级锁存器称为输入寄存器，它的允许锁存信号为ILE ，第二级锁存器称为DAC 寄存器，它的锁存信号也称为通道控制信号XFER 。
图3.7 DAC0832引脚图
图3.7中，当ILE 为高电平，片选信号CS 和写信号WR1为低电平时，输入寄存器控制信号为1，这种情况下，输入寄存器的输出随输入而变化。此后，当WR1由低电平变高时，控制信号成为低电平，此时，数据被锁存到输入寄存器中，这样输入寄存器的输出端不再随外部数据DB 的变化而变化。
对第二级锁存来说，传送控制信号XFER 和写信号WR2同时为低电平时，二级锁存控制信号为高电平，8位的DAC 寄存器的输出随输入而变化，此后，当WR2由
低电平变高时，控制信号变为低电平，于是将输入寄存器的信息锁存到DAC寄存器中。
DAC0832各引脚编号及其作用：
①1号CS引脚：片选信号输入线，低电平有效；
②2号WR1引脚：为输入寄存器的写选通信号；
③3号A GND引脚：模拟地，模拟信号和基准电源的参考地；
④4-7，13-16号D0-D7引脚：数据输入线，TLL电平；
⑤8号Vref引脚：基准电压输入（-10V～+10V）；
⑥9号RFB引脚：反馈信号输入线，芯片内部有反馈电阻；
⑦10号D GND引脚：数字地；
⑧11号I OUT1引脚：电流输出线，当输入全为1时，I OUT1最大；
⑨12号I OUT2引脚：电流输出线，其值与I OUT1为一常数；
⑩17号XFRE引脚：数据传送控制信号输入线，低电平有效；
?18号WR2引脚：为DAC寄存器写选通输入线；
?19号ILE引脚：数据锁存允许控制信号输入线，高电平有效；
?20号Vcc引脚：电源输入线（+5V～+15V）Vref。
3.6滤波电路
滤波是信号处理中的一个重要概念。滤波分经典滤波和现代滤波。经典滤波的概念，是根据傅里叶分析和变换提出的一个工程概念。根据高等数学理论，任何一个满足一定条件的信号，都可以被看成是由无限个正弦波叠加而成。换句话说，就是工程信号是不同频率的正弦波线性叠加而成的，组成信号的不同频率的正弦波叫做信号的频率成分或叫做谐波成分。只允许一定频率范围内的信号成分正常通过，而阻止另一部分频率成分通过的电路，叫做经典滤波器或滤波电路。
由于在电路运行过程中间，外部信号会对波形产生一定的干扰，而且从D/A转化部分中转换出的波形是一种不平滑的阶梯波形，因此为了防止外部信号的干扰和内部不平滑阶梯波的干扰，本次设计中增加了无源滤波中的LC滤波电路，目的在于消除外部信号的干扰，同时能够把从D/A转换部分转换出的阶梯波形通过滤波转变为平滑的正弦波、方波、三角波、锯齿波，其滤波电路如图3.8所示，SIGOUT输入信号来自DAC的输出，JP1的输出接示波器。
L1 SIGOUT
JP1
1
2 C1
0.1uF
+C3
10uF
C2
0.01uF
图3.8 滤波电路
第四章系统软件设计
4.1软件系统流程图
本设计主要是由FPGA为核心控制一些简单外围电路输出可控的方波、三角波、锯齿波、正弦波。输入部分为8个按键值，分别用于控制波型的选择、波型的调节；输出部分由一个8位的DA组成，由FPGA将数据波型数据送给DA转换输出模拟波型信号。具体流程如图4.1所示：
初始化
按键输入，选择波型，调
节波型。
由FPGA生成数字波型数据
将数字波型数据送入DA转换
输出模拟波型信号
图4.1 系统流程图
通过按键可以选择输出波型，如方波、三角波、正弦波、锯齿波。波型频率幅度的改变可以通过按对应的频率加按键和频率减键，幅度加键幅度减键。由于频率和幅度改变在QuartusⅡ软件平台下不能明显仿真步进变化，所以本设计没有介绍步进仿真。
4.2 数字信号发生器的软件设计
本次设计的软件部分主要运用Altera公司的QuartusⅡ软件平台，其开发流程基本分成2个步骤：
1.设计输入QuartusⅡ软件的设计文件可以来自QuartusⅡ5.1设计输入工具或各种工业标准的EDA设计输入工具QuartusⅡ强大的集成功能允许信息在各种应用程序间自由交流，设计者可在一个工程内直接从某个设计文件转换到其他任何设计文件，而不必理会设计文件是图形格式、文本格式，还是波形格式。QuartusⅡ具有如下的多种设计输入方法:原理图输入与符号编辑、硬件描述语言、波形设计输入、平面图编辑以及层次设计输入。如此众多的设计方法帮助设计者轻松地完成设计输入。
2.项目处理QuartusⅡ处理一个设计时，软件编译器读取设计文件信息，产生用于器件编程、仿真、定时分析的输出文件。消息处理器可以自动定位编译过程中发现的错误，编译器还可以优化设计文件。项目处理包括以下基本步骤:
(1)消息处理器自动定位错误；
(2)逻辑综合与试配；
(3)定时驱动编译；
(4)设计规则检查；
(5)多器件划分。
本次设计的数字信号发生器在QuartusⅡ5.1下的RTL图如图4.2所示。
图4.2 系统RTL图
4.2软件各模块
4.2.1 主控制模块
主控制模块完成了频率调节、幅度调节和波形选择三个控制功能。图是用QuartusⅡ5.1生成的主程序结构框图，其中CLK为标准频率50M输入，RST为系统复位键，VADD，VDEC为调节输出幅度的二个按键，使用方法是当按下VADD时幅度会每隔一秒递增一次，直到最大幅度，当按下VDEC时幅度会每隔一秒递减一次，直到
基于FPGA的数字时钟的设计课题: 基于FPGA的数字时钟的设计 学院: 电气信息工程学院 专业: 测量控制与仪器 班级 : 08测控(2)班 姓名 : 潘志东 学号 : 08314239 合作者姓名: 颜志林 2010 年12 月12 日
综述 近年来随着数字技术的迅速发展,各种中、大规模集成电路在数字系统、控制系统、信号处理等方面都得到了广泛的应用。这就迫切要求理工科大学生熟悉与掌握常用中、大规模集成电路功能及其在实际中的应用方法,除通过实验教学培养数字电路的基本实验方法、分析问题与故障检查方法以及双踪示波器等常用仪器使用方法等基本电路的基本实验技能外,还必须培养大学生工程设计与组织实验能力。 本次课程设计的目的在于培养学生对基本电路的应用与掌握,使学生在实验原理的指导下,初步具备基本电路的分析与设计能力,并掌握其应用方法;自行拟定实验步骤,检查与排除故障、分析与处理实验结果及撰写实验报告的能力。综合实验的设计目的就是培养学生初步掌握小型数字系统的设计能力,包括选择设计方案,进行电路设计、安装、调试等环节,运用所学知识进行工程设计、提高实验技能的实践。数字电子钟就是一种计时装置,它具有时、分、秒计时功能与显示时间功能;具有整点报时功能。 本次设计我查阅了大量的文献资料,学到了很多关于数字电路方面的知识,并且更加巩固与掌握了课堂上所学的课本知识,使自己对数字电子技术有了更进一步的认识与了解。
1、课题要求 1、1课程设计的性质与任务 本课程就是电子与信息类专业的专业的专业基础必修课——“数字电路”的配套实验课程。目的在于培养学生的理论联系实际,分析与解决问题的能力。通过本课程设计,使学生在理论设计、计算机仿真、指标调测、故障排除等方面得到进一步的训练,加强学生的实践能力。学生通过设计、仿真、调试、撰写设计报告等过程,培养学生的动手能力与严谨的工作作风。 1、2课程设计的基本技术要求 1)根据课题要求,复习巩固数字电路有关专业基础知识; 2)掌握数字电路的设计方法,特别就是熟悉模块化的设计思想; 3) 掌握QUARTUS-2软件的使用方法; 4) 熟练掌握EDA工具的使用,特别就是原理图输入,波形仿真,能对仿真波形进行分析; 5) 具备EDA技术基础,能够熟练使用VHDL语言进行编程,掌握层次化设计方法; 6) 掌握多功能数字钟的工作原理,学会不同进制计数器及时钟控制电路的设计方法; 7) 能根据设计要求对设计电路进行仿真与测试; 8) 掌握将所设计软件下载到FPGA芯片的下载步骤等等。 9) 将硬件与软件连接起来,调试电路的功能。 1、3课程设计的功能要求 基本功能:能进行正常的时、分、秒计时功能,分别由6个数码管显示24小时,60分钟,60秒钟的计数器显示。 附加功能:1)能利用硬件部分按键实现“校时”“校分”“清零”功能; 2)能利用蜂鸣器做整点报时:当计时到达59’59’’时开始报时, 鸣叫时间1秒钟; 3)定时闹铃:本设计中设置的就是在七点时进行闹钟功能,鸣叫 过程中,能够进行中断闹铃工作。 本人工作:负责软件的编程与波形的仿真分析。 2、方案设计与分析
摘要 伴随着集成电路技术的发展, 电子设计自动化(EDA)技术逐渐成为数字电路设计的重要手段。基于FPGA的EDA技术的发展和应用领域的扩大与深入，使得EDA技术在电子信息，通信，自动控制，计算机等领域的重要性日益突出。 本设计给出了一种基于FPGA的多功能数字钟方法，采用EDA作为开发工具，VHDL语言和图形输入为硬件描述语言，QuartusII作为运行程序的平台，编写的程序经过调试运行，波形仿真验证，下载到EDA实验箱的FPGA芯片，实现了设计目标。 系统主芯片采用CycloneII系列EP2C35F672C8。采用自顶向下的设计思想，将系统分为五个模块:分频模块、计时模块、报时模块、显示模块、顶层模块。用VHDL语言实现各个功能模块, 图形输入法生成顶层模块. 最后用QuartusII 软件进行功能仿真, 验证数字钟设计的正确性。 测试结果表明本设计实现了一个多功能的数字钟功能，具有时、分、秒计时显示功能，以24小时循环计时；具有校正小时和分钟的功能；以及清零，整点报时功能。 关键词：EDA技术；FPGA；数字钟；VHDL语言；自顶向下
Abstract Accompanied by the development of integrated circuit technology, electro nic design automation (EDA) technology is becoming an important means of digital circuit design. FPGA EDA technology development and expansion of a pplication fields and in-depth, the importance of EDA technology in the field of electronic information, communication, automatic control, computer, etc. hav e become increasingly prominent. This design gives a FPGA-based multifunctional digital clock using ED A as a development tool, VHDL language and graphical input hardware descri ption language, the QuartusII as a platform for running the program, written procedures debugging and running, the waveform simulation downloaded to th e FPGA chip to achieve the design goals. The main system chip CycloneII series EP2C35F672C8. Adopted a topdw n design ideas, the system is divided into five modules: frequency module, ti ming module, timer module, display module, the top-level module. With VHD L various functional modules, graphical input method to generate the top-level module. Last QuartusII under simulation, to verify the correctness of the digi tal clock design. The test results show that the design of a multifunctional digital clock, with seconds time display, 24-hour cycle timing; has a school, cleared, and th e whole point timekeeping functions. Key words: EDA technology; FPGA; VHDL language; top-down; digital cloc k
基于FPGA的计数器的程序设计方案 1.1 FPGA简介 FPGA（Field－Progrmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了 原有可编程器件门电路数有限的缺点。 自1985 年Xilinx 公司推出第一片中大规模现场可编程逻辑器件(FP2GA) 至 今,FPGA 已经历了十几年的历。在这十几年的过程中,可编程器件有了惊人的发展: 从最初的1200 个可利用门,到今天的25 万可利用门,规模增大了200 多倍; FPGA 供应商也从Xilinx 的一枝独秀,到今天近20 个厂商的分庭抗争;FPGA 从单一的基于SRAM结构到今天各种结构类型的出现,都充分体现了可编程器件这一巨大市场的吸引力。FPGA 不仅可以解决电子系统小型化、低功耗、高可靠性等问题,而且其开 发周期短、开发软件投入少、芯片价格 不断降低。由于目前电子产品生命周期相对缩短,相近功能产品的派生设计增多 等特点,促使FPGA 越来越多地取代了ASIC 的市场,特别是对国内众多的科研单位来说,小批量、多品种的产品需求,使得FPGA 成为首选。 1.2 硬件描述语言VHDL特点 功能强大、设计灵活。VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。VHDL支持同步电路、异步电路和随机电路的设计，这是其他硬件描述语言所不能比拟的。VHDL还支持各种设计方法，既支持自底向上的设计，又支持自顶向下的设计；既支持模块化设计，又支持层次化设计。支持广泛、易于修改。由于VHDL已经成为IEEE标准所规范的硬件描述语言，目前大多数EDA工具几乎都支持VHDL，这为VHDL的进一步推广和广泛应用奠定了基础。在硬件电路设计过程中，主要的设计文件是用VHDL编写的源代码，因为VHDL易读和结构化，所以易于修改设计。强大的系统硬件描述能力。VHDL具有多层次的设计描述功能，既可以描
f p g a数字钟课程设计报告 Prepared on 24 November 2020
课程设计报告 设计题目：基于FPGA的数字钟设计 班级：电子信息工程1301 姓名：王一丁 指导教师：李世平 设计时间：2016年1月 摘要 EDA（Electronic Design Automation）电子设计自动化，是以大规模可编程器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，通过相关的软件，自动完成软件方式设计得电子系统到硬件系统，最终形成集成电子系统或专用集成芯片。本次课程设计利用Quartus II 为设计软件，VHDL为硬件描述语言，结合所学知识设计一个多功能时钟，具有显示年、月、日、时、分、秒显示，计时，整点报时，设定时间等功能。利用硬件描述语言VHDL 对设计系统的各个子模块进行逻辑描述，采用模块化的思想完成顶层模块的设计，通过软件编译、逻辑化简、逻辑综合优化、逻辑仿真、最终完成本次课程设计的任务。 关键词：EDA VHDL语言数字钟 目录 摘要 1 课程设计目的 2 课程设计内容及要求
设计任务 设计要求 3 VHDL程序设计 方案论证 系统结构框图 设计思路与方法 状态控制模块 时分秒模块 年月日模块 显示模块 扬声器与闹钟模块 RTL整体电路 4 系统仿真与分析 5 课程设计总结，包括.收获、体会和建议 6 参考文献 1 课程设计目的 (1)通过设计数字钟熟练掌握EDA软件(QUARTUS II)的使用方法，熟练进行设计、编译，为以后实际工程问题打下设计基础。 (2)熟悉VHDL 硬件描述语言，提升分析、寻找和排除电子设计中常见故障的能力。 (3)通过课程设计，锻炼书写有理论根据的、实事求是的、文理通顺的课程设计报告。
桂林电子科技大学职业技术学院 课题：FPGA实训 专业：电子信息工程技术 学号： 姓名：
目录 关键词： (1) 引言： (1) 设计要求： (1) EDA技术介绍: (1) Verilog HDL简介： (1) 方案实现： (2) 工作原理： (2) 总结： (3) 结语： (3) 程序设计： (4)
数字钟 关键词：EDA、Verilog HDL、数字钟 引言： 硬件描述语言HDL（Hardware Des-cription Language）是一种用形式化方法来描述数字电路和系统的语言。目前，电子系统向集成化、大规模和高速等方向发展，以硬件描述语言和逻辑综合为基础的自顶向下的电路设计发放在业界得到迅猛发展，HDL在硬件设计领域的地位将与C和C++在软件设计领域的地位一样，在大规模数字系统的设计中它将逐步取代传统的逻辑状态表和逻辑电路图等硬件描述方法，而成为主要的硬件描述工具。 Verilog HDL是工业和学术界的硬件设计者所使用的两种主要的HDL之一，另外一种是VHDL。现在它们都已经成为IEEE标准。两者各有特点，但Verilog HDL拥有更悠久的历史、更广泛的设计群体，资源也远比VHDL丰富，且非常容易学习掌握。 此次以Verilog HDL语言为手段，设计了多功能数字钟，其代码具有良好的可读性和易理解性。 设计要求： 数字钟模块、动态显示模块、调时模块、到点报时模块等；必须有键防抖动功能。可自行设计8位共阴数码管显示；亦可用FPGA实验平台EDK-3SAISE上的4位数管，但必须有秒指导灯。 EDA技术介绍： 20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。 EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。 这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。 Verilog HDL简介： 硬件描述语言Verilog是Philip R.Moorby于1983年在英格兰阿克顿市的Gateway Design Automation硬件描述语言公司设计出来的，用于从开关级到算法级的多个抽象设
基于FPGA的Verilog HDL数字钟设计 专业班级姓名学号 一、实验目的 1.掌握可编程逻辑器件的应用开发技术——设计输入、编译、仿真和器件编程； 2.熟悉一种EDA软件使用； 3.掌握Verilog设计方法； 4.掌握分模块分层次的设计方法； 5.用Verilog完成一个多功能数字钟设计; 6.学会FPGA的仿真。 二、实验要求 ?功能要求： 利用实验板设计实现一个能显示时分秒的多功能电子钟，基本功能： 1)准确计时，以数字形式显示时、分、秒，可通过按键选择当前显示时间范围模式； 2)计时时间范围00:00:00－23:59:59 3)可实现校正时间功能； 4)可通过实现时钟复位功能：00:00:00 扩展功能： 5)定时报：时间自定(不要求改变)，闹1分钟(1kHz)---利用板上LED或外接电路实现。 6)仿广播电台正点报时：XX:59:[51,53,55,57(500Hz);59(1kHz)] ---用板上LED或外接 7)报整点时数：XX:00:[00.5-XX.5](1kHz)，自动、手动---用板上LED或外接 8)手动输入校时； 9)手动输入定时闹钟； 10)万年历； 11)其他扩展功能； ?设计步骤与要求： 1)计算并说明采用Basys2实验板时钟50MHz实现系统功能的基本原理。 2)在Xilinx ISE13.1 软件中，利用层次化方法，设计实现模一百计数及显示的电路系 统，设计模块间的连接调用关系，编写并输入所设计的源程序文件。 3)对源程序进行编译及仿真分析（注意合理设置，以便能够在验证逻辑的基础上尽快 得出仿真结果）。 4)输入管脚约束文件，对设计项目进行编译与逻辑综合，生成下载所需.bit文件。 5)在Basys2实验板上下载所生成的.bit文件，观察验证所设计的电路功能。
郑州轻工业学院 电子技术课程设计 题目 _基于FPGA的计数器设计___ _________________________ 学生姓名 _ XXX_________________ 专业班级 _电子信息工程10-01班____ 学号 _5401001030XXX__________ 院（系）电气信息工程学院___ ____ 指导教师 _杜海明耿鑫____________ 完成时间20XX年06月22日_______
郑州轻工业学院 课程设计任务书 题目基于FPGA的计数器的程序设设计_______________ 专业、班级电子信息工程学号姓名 _____ 主要内容、基本要求、主要参考资料等： 主要内容： 要求学生使用硬件描述语言（Verilog 或者VHDL）设计基于FPGA的计数器的 源程序。实现如下功能：显示1个0-9999的四位计数器；四位七段数码管的译码与 显示。理解数码管的译码原理，同时需要做一个分频器，理解时钟分频的原理及意 义。 基本要求： 1、学会quartusII的使用，掌握FPGA 的程序设计方法。 2、掌握硬件描述语言语法。 3、程序设计完成后要求在quartusII中实现功能仿真。 主要参考资料： 1、. [M]..20XX,4 2、陈怀琛.MATLAB及在电子信息课程中的应用[M].北京：电子工业出版 社.20XX,1 完成期限：20XX.6.21—20XX.6.25 指导教师签名： ________________ 课程负责人签名： ___________________ 20XX年6月18日
目录
基于FPGA的计数器的程序设设计 摘要 本文介绍了一种基于FPGA的，由顶层到底层设计的数字频率计。本文主要包括该频率计的设计基础和实现方法以及译码与显示等内容，描述了它的设计平台、工作原理和软硬件实现。本设计主要有分频器、四位计数器、16位锁存器以及数码管显示电路。计数器设计采用VHDL硬件描述语言编程,极大地减少了硬件资源的占用，仿真与分析结果表明，该数字频率计性能优异，软件设计语言灵活，硬件简单，速度快。 关键词FPGA 计数器 VHDL
课程设计报告 课程设计名称：EDA课程设计课程名称：数字时钟 二级学院：信息工程学院 专业：通信工程 班级：12通信1班 学号：1200304126 姓名：@#$% 成绩： 指导老师：方振汉 年月日
目录 第一部分 EDA技术的仿真 (3) 1奇偶校验器 (3) 1.1奇偶校验器的基本要求 (3) 1.2奇偶校验器的原理 (3) 1.3奇偶校验器的源代码及其仿真波形 (3) 28选1数据选择器 (4) 2.18选1数据选择器的基本要求 (4) 2.28选1数据选择器的原理 (4) 2.38选1数据选择器的源代码及其仿真波形 (5) 34位数值比较器 (6) 3.14位数值比较器的基本要求 (6) 3.24位数值比较器的原理 (6) 3.34位数值比较器的源代码及其仿真波形 (7) 第二部分 EDA技术的综合设计与仿真（数字时钟） (8) 1概述 (8) 2数字时钟的基本要求 (9) 3数字时钟的设计思路 (9) 3.1数字时钟的理论原理 (9) 3.2数字时钟的原理框图 (10) 4模块各功能的设计 (10) 4.1分频模块 (10) 4.2计数模块（分秒/小时） (11) 4.3数码管及显示模块 (13) 5系统仿真设计及波形图........................... 错误！未定义书签。5 5.1芯片引脚图.................................... 错误！未定义书签。5 5.2数字时钟仿真及验证结果 (16) 5.3数字时钟完整主程序 (17) 6课程设计小结 (23) 7心得与体会 (23) 参考文献 (24)
南昌大学实验报告 学生姓名：邓儒超学号：6100210045 专业班级：卓越通信101 实验类型：□验证□综合□√设计□创新实验日期：2012.10.28 实验成绩： 实验三数字钟设计 一、实验目的 （1）掌握数字钟的设计 二、实验内容与要求 （1）设计一个数字钟，要求具有调时功能和24/12进制转换功能 （2）进行波形仿真，并分析仿真波形图； （3）下载测试是否正确； 三、设计思路/原理图 本次数字钟的设计采用了自顶向下分模块的设计。底层是实现各功能的模块，各模块由vhdl语言编程实现：顶层采用原理图形式调用。其中底层模块包括秒、分、时三个计数器模块、按键去抖动模块、按键控制模块、时钟分频模块、数码管显示模块，其中，时计数器模块又包括24进制计数模块、12进制计数模块、24/12进制转换模块。设计框图如下： 由图可以清晰的看到数字钟系统设计中各功能模块间连接关系。系统时钟1KHZ经过分频后产生1秒的时钟信号，1秒的时钟信号作为秒计数模块的输入信号，秒计数模块产生的进位信号作为分计数模块的输入信号，分计数模块的进位信号作为时计数模块的输入信号。秒计数模块、分计数模块、时计数模块的计数输出分别送到显示模块。由于设计中要使用按键进行调节时间，而按键的动作过程中存在产生得脉冲的不稳定问题，所以就牵扯到按键去抖动的问题，对此系统中设置了按键去抖动模块，按键去抖动模块产生稳定的脉冲信号送入按键控制模块，按键控制模块根据按键的动作对秒、分、时进行调节。 原理图如下：
四、实验程序（程序来源：参考实验室里的和百度文库的稍加改动，还有自己写的） 1、分频模块 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY fenpin IS PORT(CLK:IN STD_LOGIC; CLK1:OUT STD_LOGIC); END fenpin; ARCHITECTURE behav OF fenpin IS SIGNAL X,CNT:STD_LOGIC_VECTOR(11 DOWNTO 0); BEGIN P1:PROCESS(CLK) BEGIN X<="001111101000";--1000分频 IF CLK'EVENT AND CLK = '1' THEN CNT<=CNT+1; IF CNT=X-1 THEN CLK1<='1';CNT<="000000000000"; ELSE CLK1<='0'; END IF; END IF; END PROCESS; END behav; 2、60进制计数器（秒、分计数器）模块 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY count60 IS PORT(EN,RST,CLK1: IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); COUT: OUT STD_LOGIC); END count60;
基于FPGA的计数器的程序设计 摘要 本文介绍了一种基于FPGA的，由顶层到底层设计的数字计数器。本文主要包括该计数器的设计基础和实现方法以及译码与显示等内容，描述了它的设计平台、工作原理和软硬件实现。本设计主要有分频器、四位计数器、16位锁存器以及数码管显示电路四个模块组成。计数器各模块设计采用VHDL硬件描述语言编程,极大地减少了硬件资源的占用，仿真与分析结果表明，该数字计数器性能优异，软件设计语言灵活，硬件简单，速度快。 关键词FPGA计数器VHDL分频器
目录 基于FPGA的计数器的程序设计 (1) 摘要 (1) 1 绪论 (3) 1.1 FPGA简介 (3) 1.2硬件描述语言VHDL简介 (3) 1.3开发工具Quartus II简介 (4) 2整体设计方案 (4) 3各功能模块设计及仿真 (5) 3.1分频器的设计 (5) 3.1.1分频器设计原理 (5) 3.1.2源程序及波形仿真 (6) 3.1.3分频器RTL 电路图 (7) 3.2计数器的设计 (7) 3.2.1分频器设计原理 (7) 3.2.2源程序及波形仿真 (8) 3.2.3 RTL 电路图 (11) 3.3锁存器的设计 (11) 3.3.1锁存器设计原理 (11) 3.3.2锁存器源程序及波形仿真 (12) 3.3.3锁存器RTL电路图 (13) 3.4显示部分的设计 (13) 3.4.1七段数码管显示原理 (13) 3.4.2七段数码管显示源程序及波形仿真 (15) 3.4.3七段数码管显示RTL 电路图 (16) 4系统顶层设计 (17) 4.1.1自顶向下的设计方法 (17) 4.1.2 顶层设计源程序及其仿真波形 (17) 4.1.3系统顶层RTL 电路图 (20) 5总结 (21) 参考文献 (22)
多功能数字钟 开课学期：2014—2015 学年第二学期课程名称：FPGA课程设计 学院：信息科学与工程学院 专业：集成电路设计与集成系统班级： 学号： 姓名： 任课教师： 2015 年7 月21 日
说明 一、论文书写要求与说明 1.严格按照模板进行书写。自己可以自行修改标题的题目 2.关于字体： a)题目：三号黑体加粗。 b)正文：小四号宋体，行距为1.25倍。 3.严禁抄袭和雷同，一经发现，成绩即判定为不及格！！！ 二、设计提交说明 1.设计需要提交“电子稿”和“打印稿”； 2.“打印稿”包括封面、说明（即本页内容）、设计内容三部分；订书机左边装订。 3.“电子稿”上交：文件名为“FPGA课程设计报告-班级-学号-姓名.doc”,所有报告发送给班长，由班长统一打包后统一发送到付小倩老师。 4.“打印稿”由班长收齐后交到：12教305办公室； 5.上交截止日期：2015年7月31日17:00之前。
第一章绪论 (3) 关键词：FPGA，数字钟 (3) 第二章FPGA的相关介绍 (4) 2.1 FPGA概述 (4) 2.2 FPGA特点 (4) 2.3 FPGA设计注意 (5) 第三章Quartus II与Verilog HDL相关介绍 (7) 3.1 Quartus II (7) 3.2 Verilog HDL (7) 第四章设计方案 (8) 4.1数字钟的工作原理 (8) 4.2 按键消抖 (8) 4.3时钟复位 (8) 4.4时钟校时 (8) 4.5数码管显示模块。 (8) 第五章方案实现与验证 (9) 5.1产生秒脉冲 (9) 5.2秒个位进位 (9) 5.3按键消抖 (9) 5.4复位按键设置 (10) 5.5 数码管显示。 (10) 5.6 RTL结构总图 (11) 第六章实验总结 (14) 第七章Verilog HDL源代码附录 (15)
基于FPGA的多功能数字钟的设计 摘要数字钟是采用数字电路实现对时、分、秒数字显示的计时装置,是人们日常生活中不可少的必需品。本文介绍了应用FPGA芯片设计多功能数字钟的一种方案，并讨讨论了有关使用FPGA芯片和VHDL语言实现数字钟设计的技术问题。关键词数字钟、分频器、译码器、计数器、校时电路、报时电路。 Design of Abstract Keywords
目录 0.引言 (4) 1.设计要求说明 (4) 1.1设计要求 (4) 1.2完成情况说明 (4) 2.多功能数字钟的基本原理及其在FPGA中的设计与实现 (4) 2.1计时电路 (5) 2.2异步清零电路 (5) 2.3校时、校分功能电路 (5) 2.4报时电路 (6) 2.5分频电路 (7) 2.6闹钟及音乐闹铃电路 (9) 2.7秒表计时电路 (15) 2.8译码显示电路 (15) 2.9逻辑总图 (16) 3.设计感想 (17) 参考文献 (17)
0．引言 数字集成电路的发展和石英晶体振荡器的广泛应用,使得数字钟的精度远远超过老式钟表。钟表的数字化给人们生产生活带来了极大的方便而且大大地扩展了钟表原先的报时功能。因此，研究数字钟及扩大其应用，有着非常现实的意义。 1.设计要求说明 1.1设计要求 1）设计一个具有校时、校分、清零，保持和整点报时功能的数字钟。 2）多数字钟采用层次化的方法进行设计，要求设计层次清晰、合理；构成整个设计的功能模块既可采用原理图方法实现，也可采用文本输入法实 现。 3）数字钟的具体设计要求具有如下功能： ①数字钟的最大计时显示23小时59分59秒； ②在数字钟正常工作时可以进行快速校时和校分，即拨动开关K1可对小 时进行校正，拨动开关K2可对分钟进行校正； ③在数字钟正常工作情况下，可以对其进行不断电复位，即拨动开关K3 可以使时、分、秒回零； ④整点报时是要求数字钟在每小时整点来到前进行鸣叫，鸣叫频率是在 59分53秒、55秒、57秒时为500Hz，59分59秒时为1KHz； ⑤哟啊去所有开关具有去抖动功能。 4）对设计电路进行功能仿真。 5）将仿真通过的逻辑电路下载到EDA实验系统，对其进行验证。 1.2完成情况说明： 对于实验要求的基本功能我们设计的电路都能准确实现。另外，我们还附加了显示星期、秒表、闹钟时间来时播放音乐等功能。 2.多功能数字钟的基本原理及其在FPGA中的设计与实现 通过分析多功能数字钟的设计要求和所要实现的功能，应用层次化方法设计出数字钟应由计时模块、分频脉冲模块、译码显示模块、校时校分和清零模块、报时模块等几个模块组成，其原理框图如下图1所示：
基于FPGA的定时器/计数器的设计与实现 摘要 本课题旨在用EDA工具与硬件描述语言设计一个基于Altera公司的FPGA 16位计数器\定时器，可对连续和非连续脉冲进行计数，并且计数器在具有计数定时功能基础上，实现简单脉宽调制功能和捕获比较功能。本设计采用QuartusII编译开发工具使用VerilogHDL 设计语言进行设计，并采用了由上而下的设计方法对计数器进行设计，体现了VerilogHDL 在系统级设计上自上而下设计风格的优点。本设计中采用了三总线的设计方案，使设计更加简洁与规范。本设计所有模块与功能均在Quartus II 7.0_1.4G_Liwz版本下通过编译与仿真，实现了定时器/计数器的设计功能。 关键词：VerilogHDL硬件描述语言；QuartusII；FPGA；定时器/计数器
FPGA-based timer / counter design and implementation This topic aims to use EDA tools to design a 16 bit counter \ timer based on Altera's FPGA by hardware descripe language, which can count continuous and discontinuous pulset, and the counter with the function of capture and PWM. This design uses VerilogHDL language and top-down design method to design the counter on QuartusII compile tool, the design reflect the advantages of VerilogHDL top-down design in system-level design. The design uses a three-bus design, which make design much more specifications and concise. The design and function of all modules are compiled and simulationed on the Quartus II 7.0_1.4G_Liwz versions, and achieve the timer / counter’s features. Key words: VerilogHDL hardware description language; QuartusII; FPGA; timer / counter
课程设计报告 设计题目：基于FPGA的数字钟设计 班级：电子信息工程1301 学号：20133638 姓名：王一丁 指导教师：李世平 设计时间：2016年1月
摘要 EDA（Electronic Design Automation）电子设计自动化，是以大规模可编程器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，通过相关的软件，自动完成软件方式设计得电子系统到硬件系统，最终形成集成电子系统或专用集成芯片。本次课程设计利用Quartus II 为设计软件，VHDL为硬件描述语言，结合所学知识设计一个多功能时钟，具有显示年、月、日、时、分、秒显示，计时，整点报时，设定时间等功能。利用硬件描述语言VHDL 对设计系统的各个子模块进行逻辑描述，采用模块化的思想完成顶层模块的设计，通过软件编译、逻辑化简、逻辑综合优化、逻辑仿真、最终完成本次课程设计的任务。 关键词：EDA VHDL语言数字钟
目录 摘要 1 课程设计目的 2 课程设计内容及要求 2.1 设计任务 2.2 设计要求 3 VHDL程序设计 3.1方案论证 3.2 系统结构框图 3.3设计思路与方法 3.3.1 状态控制模块 3.3.2 时分秒模块 3.3.3 年月日模块 3.3.4 显示模块 3.3.5脉冲产生模块 3.3.6 扬声器与闹钟模块 3.4 RTL整体电路 4 系统仿真与分析 5 课程设计总结，包括.收获、体会和建议 6 参考文献
1 课程设计目的 (1)通过设计数字钟熟练掌握EDA软件(QUARTUS II)的使用方法，熟练进行设计、编译，为以后实际工程问题打下设计基础。 (2)熟悉VHDL 硬件描述语言，提升分析、寻找和排除电子设计中常见故障的能力。 (3)通过课程设计，锻炼书写有理论根据的、实事求是的、文理通顺的课程设计报告。 2 课程设计内容及要求 2.1 设计任务 (1)6个数字显示器显示时分秒，setpin按键产生一个脉冲，显示切换为年月日。 (2)第二个脉冲可预置年份，第三个脉冲可以预置月份，依次第四、 五、六、七个脉冲到来时分别可以预置时期、时、分、秒，第八个脉冲到来后预置结束正常从左显示时分秒。 (3)up为高时，upclk有脉冲到达时，预置位加一，否则减一。 2.2 设计要求 (1)在基本功能的基础上，闹钟在整点进行报时，产生一定时长的高电平。 (2)实现闹钟功能,可对闹钟时间进行预置，当达到预置时间时进行报时。
xxxx大学 电子设计自动化技术与应用 设计报告 设计题目：基于FPGA的数字时钟 学院：通信学院 姓名： 学号：
目录 一、设计任务 (3) 二、总体设计方案 (3) 1、设计思想 (3) 2、总体设计框图 (3) 三、单元电路设计 (4) 1、秒计数器模块设计与实现 (4) 2、分计数器模块设计与实现 (5) 3、时计数器模块设计与实现 (6) 4、2选1选择器模块设计与实现 (7) 5、译码器模块的设计与实现 (8) 6、3-8线译码器模块设计与实现 (9) 7、分频器的设计与实现 (9) 8、顶层原理设计图 (10) 四、硬件测试与结果分析 (11) 1、硬件测试： (11) 2、测试过程及结果分析 (12) 五、收获与体会 (12)
一、设计任务 1、能进行正常的时、分、秒计时功能，由LED数码管显示时间，最大计时 为23：59：59。 2、小时显示采用24进制，分显示和秒显示都采用60进制。 3、具有调时和调分功能。 二、总体设计方案 1、设计思想 本设计是基于Altera公司的Cyclone III 系列的EP3C16Q240C8芯片设计的，采用层次化设计方式，先设计数字时钟的底层器件：秒计数器、分计数器、时计数器、2选1选择器、译码器、分频器。顶层采用原理图设计方式，将所设计的底层器件连接起来构成一个具有计时和调时功能的数字时钟。 2、总体设计框图 完整的数字时钟设计硬件框图如图所示。
三、单元电路设计 1、秒计数器模块设计与实现 1.1秒计数器流程图如下： 1.2秒计数器生成模块如图1所示: 图1 其中，clk 是时钟信号，daout 是60计数输出，enmin 是向分进位的高电平。 1.3 波形仿真图
基于FPGA 的数字时钟的设计 课 题： 基于FPGA 的数字时钟的设计 学 院： 电气信息工程学院 专 业 ： 测量控制与仪器 班 级 ： 08测控（2）班 姓 名 ： 潘 志 东 学 号 ： 08314239 合作者姓名： 颜志林 2010 年 12 月 12 日
综述 近年来随着数字技术的迅速发展，各种中、大规模集成电路在数字系统、控制系统、信号处理等方面都得到了广泛的应用。这就迫切要求理工科大学生熟悉和掌握常用中、大规模集成电路功能及其在实际中的应用方法，除通过实验教学培养数字电路的基本实验方法、分析问题和故障检查方法以及双踪示波器等常用仪器使用方法等基本电路的基本实验技能外，还必须培养大学生工程设计和组织实验能力。 本次课程设计的目的在于培养学生对基本电路的应用和掌握，使学生在实验原理的指导下，初步具备基本电路的分析和设计能力，并掌握其应用方法；自行拟定实验步骤，检查和排除故障、分析和处理实验结果及撰写实验报告的能力。综合实验的设计目的是培养学生初步掌握小型数字系统的设计能力，包括选择设计方案，进行电路设计、安装、调试等环节，运用所学知识进行工程设计、提高实验技能的实践。数字电子钟是一种计时装置，它具有时、分、秒计时功能和显示时间功能；具有整点报时功能。 本次设计我查阅了大量的文献资料，学到了很多关于数字电路方面的知识，并且更加巩固和掌握了课堂上所学的课本知识，使自己对数字电子技术有了更进一步的认识和了解。
1、课题要求 1.1课程设计的性质与任务 本课程是电子与信息类专业的专业的专业基础必修课——“数字电路”的配套实验课程。目的在于培养学生的理论联系实际，分析和解决问题的能力。通过本课程设计，使学生在理论设计、计算机仿真、指标调测、故障排除等方面得到进一步的训练，加强学生的实践能力。学生通过设计、仿真、调试、撰写设计报告等过程，培养学生的动手能力和严谨的工作作风。 1.2课程设计的基本技术要求 1）根据课题要求，复习巩固数字电路有关专业基础知识； 2）掌握数字电路的设计方法，特别是熟悉模块化的设计思想； 3) 掌握QUARTUS-2软件的使用方法; 4) 熟练掌握EDA工具的使用，特别是原理图输入，波形仿真，能对仿真波形进行分析； 5) 具备EDA技术基础，能够熟练使用VHDL语言进行编程，掌握层次化设计方法; 6) 掌握多功能数字钟的工作原理，学会不同进制计数器及时钟控制电路的设计方法; 7) 能根据设计要求对设计电路进行仿真和测试; 8) 掌握将所设计软件下载到FPGA芯片的下载步骤等等。 9) 将硬件与软件连接起来，调试电路的功能。 1.3课程设计的功能要求 基本功能：能进行正常的时、分、秒计时功能，分别由6个数码管显示24小时，60分钟，60秒钟的计数器显示。 附加功能：1）能利用硬件部分按键实现“校时”“校分”“清零”功能； 2）能利用蜂鸣器做整点报时：当计时到达59’59’’时开始报时，鸣叫时间1秒钟； 3）定时闹铃：本设计中设置的是在七点时进行闹钟功能，鸣叫过程中，能够进行中断闹铃工作。 本人工作：负责软件的编程与波形的仿真分析。 2、方案设计与分析
十进制同步计数器 一、实验目的 1.学习十进制同步计数器的Verilog硬件设计 2.学会并掌握Quartus II软件的使用 3.学会并掌握modelsim仿真软件的使用 二、实验原理 进制计数器具有电路结构简单、运算方便等特点，但是日常生活中我们所接触的大部分都是十进制数，特别是当二进制数的位数较多时，阅读非常困难，还有必要讨论十进制计数器。在十进制计数体制中，每位数都可能是0，1，2，…，9十个数码中的任意一个，且“逢十进一”。根据计数器的构成原理，必须由四个触发器的状态来表示一位十进制数的四位二进制编码。 第2个计数脉冲来到后，其状态为0010。以下类推，可以得到如表1所示的状态表。但需注意：在第9个脉冲来到后，亦即计数器处于1001态时，低电平封住了F2的置1端，Q1的高电平又使K4＝1，故第十个计数脉冲来到后，F2、F3状态不变，F1、F4同时置0，计数器跳过多余的6个状态，完成一次十进制计数循环。 表1 同步十进制加法计数器状态表 为了满足十进制加法计数器的原理，本实验用Verilog程序在FPGA/CPLD 中来实现。首先设计一个程序，程序为脉冲输入，设输出的四位码为q[3:0]，十进制计数值为count,脉冲上升沿时q值+1，直到q=9时count=1，q置零重新开始计数直至下一个q=9，count=2，依次循环。
三、实验任务 1.根据实验目的编写verilog程序 2.将设计好的Verilog译码器程序在Quartus II上进行编译 3.对程序进行适配、仿真，给出其所有信号的时序仿真波形图（注意仿真波形 输入激励信号的设置）。本实验要求自己设置clr值，理解清零的意义 四、实验步骤： 1.建立工作库文件和编辑设计文文件 任何一项设计都是一项Project（工程），而把一个工程下的所有文件放在一个文件夹内是一个非常好的习惯，以便于我们整理，利用和提取不同工程下的文件，而此文件夹将被EDA软件默认为Work Library（工作库），所以第一步先根据自己的习惯，建立个新的文件夹。 （1）新建文件夹：在E盘建立并保存工程，文件夹取名myproject,工程取名为cnt10_1 （2）输入源程序：打开Quartus II，选择菜单File-->New-->Design Files-->VerilogHDL File-->OK(如下图所示) 代码如下： module cnt10_1(clr, clk, q, cout); input clr, clk; output[3:0] q; output cout; reg[3:0] q; reg cout; always @(posedge clk) begin if (clr) q = 0; else begin if (q == 9) q = 0; else q = q + 1;