实验一MOS管基本特性测试
1.电路原理图：
2.测试mos管的输出特性：
测量的是一个noms的输出特性，noms的参数为w=1.5um,L=600nm. 横坐标为Vdd从0—>12V，纵坐标为漏极电流I D;
3.mos管的转移特性曲线：
横坐标表示输入电压V gs从0-5V变化，纵坐标表示的是漏极电流I D
从转移特性曲线图可知，mos管的导通电压V th=0.853V
4.改变Vdd,做出一组转移特性曲线：
横坐标表示输入电压V gs从0-5V变化，纵坐标表示的是漏极电流I D
由上至下分别表是Vdd1=12V，Vdd2=9.6V, Vdd3=7.2V, Vdd4=4.8V，Vdd5=2.4V时mos管的转移特性。
5.改变mos管的w/L，观察输出特性的变化
解答：
比较不同w,L的输出特性曲线组图，可以看出宽长比W/L 越大，输出的漏极电流也就越大。即当其他条件相同时，漏极电流与mos管的宽长比成正比。
6.修改mos管的w/L，观察转移特性的变化：
由不同W/L下的转移特性图可知，当Vgs=6V时，W/L越大，漏极电流I D也就越大，而g m=I D/Vgs 所以g m也就越大.
实验三mos管共源放大电路的分析1.电路原理图：
2.共源电路的电压传输曲线：
3.在电压传输特性中选择一个适当的输出电压值作为工作点电压，并测量对应的偏置电压。
由测得的共源电路电压传输曲线，选取Vout=6.78V作为工作点电压，此时的偏执电压为V OFF=1.04V（斜率最大）
4.测量电压传输特性中工作点附近的斜率，即电压放大倍数。
如上图电压传输特性曲线所示：求得A V=（7.28-6.78）/(1-1.04)=12.5
5.在偏置电压上叠加毫伏级正弦电压时的输出波形，并计算放大倍数：
有图可求得放大倍数A V=（6.2－5.0）/0.1=12
6.测量电路的幅频响应：
7.将幅频响应中低频增益和正弦电压增益以及电压传输特性斜率（增益）作比较。幅频响应的低频增益=21.2dB 正弦电压增益=20log12=21.58dB
电压传输特性斜率（增益）=21.94
由上可知三种情况下的增益基本相等
8.根据理论知识，设法提高电路的低频增益。
根据A V=-g m R D可知可以将电路的R D增大
也可将电路中mos管的宽长比增大，如下图所示增大后的电压增益
实验问答：
2.根据测试情况分析电路的工作情况。如果要提高电路的增益，应当在那些方面作改动？
答：由本实验第八部可知，要提高电路的增益可以增加电路中noms的宽长比，或适当增大
电阻R D的阻值.
3.小结实验中的三种测试方法分析各种测试方法的特点.
答：实验中用到了电压传输特性测试斜率法，这种方法感觉不准确，因为不知道怎样测量不同点的斜率值，只能根据测得两点的值，作计算估计。
对与正弦电压测试法即在直流的基础上加上小信号进行分析测试。
最后是幅频响应测试法，因为管子是理想的，没由低频的f L只有f H.
4.小结电路增益提高的途径和结果。
答：提高电路增益的途径（1）适当增加mos管的宽长比（2）适当增加电阻R D的电阻值R D的增加不能太大要保证管子的工作条件
实验四差动放大器的研究（1）
1.测量图示电路差放管的漏极电压，并测试差动放大电路的增益。测量结果与实验3比较。原理图：
首先做直流分析：
得到静态工作点的电压Vds=7.0V
在加入小信号交流调节电路到静态工作点上
得到Vgs与Vds
2.把差放管的负载电阻改为电流源，入下了图所示
同时改变了R6和R4，同时增大了电流源mos管的宽长比
由此可以计算出电路增益Av=（7.12-7.05）/0.005=14
实验问答：
1.估算图一的漏极静态电压，和实验结果作比较.
答：理论计算V DS=V DD-I A/2*R=12-0.5*10=7V 实验结果的V DS=7V理论与实验结果一致.
2.图二的电路增益提高了多少？
答：13dB.能提高这么多是因为我将电流源的mos管的宽长比也增加了，如果不增加mos 管的宽长比调好久放大倍数也不理想，而且漏极电压很难调。
3.电路增益能否提高到60dB以上.
答：没达到，估计有点困难，因为增益要提高到60dB原来电路肯定不行，改变mos管的参数可以一定程度上提高电路的增益，如下所是我改变了电流源和差放mos管的参数使得增益达到了32.4dB此时的放大倍数为40
4.增益提高后漏极电压调整是否有困难.
答：是，电路增益提高会是漏极电流提高，而要保障漏极静态电压保持不变又要减小电流
5.提出便于调整静态工作状态的方案.
答：固定Vgs调节可以改变差放电流或电阻的量，采用变量的形式，去不同的值测输出端的电压，寻找瞒住条件的V DS，然后在固定对应的参数。
实验五差动放大器的研究（二）
1.分析图示电路。解释M6,M7如何起到稳定共模电压的作用。
答：当输出端的电压增加，即M6,M7两端的电压，则导致M6,M7的电流增加使得控制电流源M5的电阻R4两端的电压增加，即增加了M5的电流，M5电流的增加使得M1和M2上的分压真多，因此两差分mos管的分压也就减小，反之输出端的电压减小时，差分mos管的分压也就增加，这就起到了稳定共模电压的作用。
2.调节好后的电路图：
分析：由于调了多次R4，也不能将电路调到需求状态，因此我将差分mos
管的参数作了一些改变，增大了宽长比，最后达到了需求状态。
2.测量电路的增益
由图可计算出增益Av=(7.08-699)/0.005=18
实验总结：
对仿真结果作分析，总结出差动放大电路的设计方法。
总结：对与差动放大电路，首先要做的就是确定静态工作点，在根据静态工作点去调节加入小信号之后的电路参数，这些参数要起到能直接或间接改变输出电压的作用，然后通过设置变量，在变量下观测输出电压的变化，找到静态工作点附近的参数，将电路的参数规定，测电路的增益。
实验问答：
1.图1电路中那些参数对电路的增益有贡献？
答：图1中电阻R3，R7，V2对电路的增益由贡献.
2.分析电路中直流负反馈的形成.
答：当V DS增加的时，M6，M7的V gs增加，使得R4上的电流增加，R4的分压也就增加，电流源上的电压增加，电流源的电流也随着增加，电流源的电流增加使得M1，M2上的分压也就增益，这样就使得差放管的分压就减小，即使得V DS减小。
3.R3的阻值变大，R4应当怎么变？电路的增益将会发生什么变化？
答：R3增大R4应该减小，电路的静态工作点会下降，增益也就会下降。4.为什么图3电路的增益比图1电路可以提高？
答:因为图三存在反馈，可以起到稳定静态工作点的作用，而图一的静态工作点会偏离导致增益下降.
集成电路设计 实验报告 时间：2011年12月
实验一原理图设计 一、实验目的 1.学会使用Unix操作系统 2.学会使用CADENCE的SCHEMA TIC COMPOSOR软件 二：实验内容 使用schematic软件，设计出D触发器，设置好参数。 二、实验步骤 1、在桌面上点击Xstart图标 2、在User name：一栏中填入用户名，在Host：中填入IP地址，在Password：一栏中填入 用户密码，在protocol：中选择telnet类型 3、点击菜单上的Run！，即可进入该用户unix界面 4、系统中用户名为“test9”，密码为test123456 5、在命令行中（提示符后，如：test22>）键入以下命令 icfb&↙(回车键)，其中& 表示后台工作，调出Cadence软件。 出现的主窗口所示： 6、建立库(library)：窗口分Library和Technology File两部分。Library部分有Name和Directory 两项，分别输入要建立的Library的名称和路径。如果只建立进行SPICE模拟的线路图，Technology部分选择Don’t need a techfile选项。如果在库中要创立掩模版或其它的物理数据（即要建立除了schematic外的一些view），则须选择Compile a new techfile(建立新的techfile)或Attach to an existing techfile(使用原有的techfile)。 7、建立单元文件(cell)：在Library Name中选择存放新文件的库，在Cell Name中输 入名称，然后在Tool选项中选择Composer-Schematic工具(进行SPICE模拟)，在View Name中就会自动填上相应的View Name—schematic。当然在Tool工具中还有很多别的
数字钟设计实验报告 专业:通信工程 姓名:王婧 班级:111041B 学号:111041226
数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １
一、前言 此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。 ２
二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成） 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生 ３
武汉大学教学实验报告 实验名称集成电路实验指导教师孙涛姓名王晓东年级08 学号2008301200188 成绩 一、预习部分 1．实验目的 2．实验基本原理 3．主要仪器设备（含必要的元器件、工具）
实验一：Shell命令与Solaris9桌面管理 一．实验目的 了解Sorlaris 平台发展历史，Unix 操作系统的主要三个部分。掌握Unix 的Shell 基本命令，公共桌面管理(Common Desk Environment)基本操作，Unix 的文件管理。 二．预备知识与实验原理 计算机基本知识，Unix 操作系统发展的历史、特点，基本UNIX Shell 文件管理命令（见本章第一节）。 三．实验设备与软件平台 Unix 服务器，工作站。 四．实验内容与要求 熟悉三种UnixShell，及基本文件管理命令行命令： 掌握UnixShell 的基本命令、使用、参数意义；并学会使用帮助； 熟悉Unix 文件管理系统； 基本掌握Sorlaris 公共桌面管理平台(CDE)。 五．实验步骤 1. 分别完成并熟练掌握如下实验内容（参阅第一节内容） Bourneshell($) Kornshell($) Cshell(%) ls 显示文件名 cd 目录转换 mkdir 创建目录 rmdir 删除目录 cp 文档复制 find 文件查找 vi 编辑器 geidt 编辑器 man 帮助 exit 系统退出 reboot 系统重启 pwd 显示当前路径 二、实验操作部分 1．实验操作过程（可用图表示） 2．结论
2. Sorlaris 操作系统的三个基本组成，熟悉命令行下的文件管理，子目录等。 3. CDE（公共桌面环境） （1）geidt 编辑文本文件 （2）在CDE 下运行可执行程序 （3）文件管理 思考题 1.简述UNIX 操作系统的三个组成部分。 答：UNIX 操作系统是基于文件的，其三个主要部分是Kernel(内核)、Shell、文件系统。Kernel是操作系统的核心，Shell是用户与kernel之间的接口。它就像是命令的解释器或翻译器。Solaris环境的文件结构是分层的目录树结构，类似于DOS的文件结构。2.简述UNIX 演化过程和特点。 答：最早的计算机都采用的是批处理的方式，耗费的时间和财力都比较大，为克服这一缺点，贝尔实验室研制了一种较为简单的操作系统即UNIX。随着许多商业机构和学术机构的加入，使UNIX得到了迅速的发展。直至今天拥有强大功能、性能良好的的UNIX 系统。 UNIX系统具有可移植性好、可靠性高、伸缩性强、开放性好、网络功能强、数据库支持强大、用户界面良好、文本处理工具强大而完美、开发环境良好、系统审计完善、系统安全机制强、系统备份功能完善、系统结构清晰、系统的专业性和可制定性强的特点。 3.何为UNIX shell？有那些常用shell 命令？ 答：UNIX Shell 是Unix 内核与用户之间的接口，是Unix 的命令解释器。常用的shell 命令有Bourne Shell（sh）、Korn Shell（ksh）、C Shell（csh）、Bourne-again Shell （bash）。 实验二：Tcl脚本命令与编程——从1到100的累加 一. 实验目的 掌握Tcl 基本命令，脚本编程的语法，数据类型、控制结构命令，以及基本Tcl 脚本 编程。 二. 预备知识与实验原理 见本章第二节，Tcl/Tk 脚本基础。 三. 实验设备与软件平台 UNIX 服务器一台，工作站数台，Tcl 8.3.2。 四. 实验要求 （1）掌握Tcl 的基本语法、命令结构。 （2）编写脚本程序实现1 到100 的累加。 五. 实验步骤 阅读第二节内容并完成如下实验：
数字IC设计工程师招聘面试笔试100题附答案
数字IC设计工程师招聘面试笔试100题附答 案 1：什么是同步逻辑和异步逻辑？（汉王） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x 有无变化，状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点：电路中除能够使用带时钟的触发器外，还能够使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。 2：同步电路和异步电路的区别： 同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其它的触发器的状态变化不与时钟脉冲同步。 3：时序设计的实质：
时序设计的实质就是满足每一个触发器的建立/保持时间的要求。 4：建立时间与保持时间的概念？ 建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。 保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。 5：为什么触发器要满足建立时间和保持时间？ 因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做能够防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。 （比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的D端像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要经过反馈来锁存状态，从后级门传到前级门需要时间。
《电子技术课程设计报告》 教学院：电气与电子信息工程学院 专业班级：xx级电子信息工程（x）班 学号：xxxxxxxxxxxx 学生：坏水 指导教师：xxxxxxxxxxxx 时间：2011.10.10~10.23 地点：电子技术实验室
课程设计成绩评定表
电子技术课程设计任务书 2011～2012学年第一学期 学生：坏水专业班级：xx电信本x班 指导教师：xxxxxxxxx 工作部门：电气与电子信息工程学院 一、课程设计题目：多功能数字钟电路的设计/直流稳压电源的设计 二、课程设计容（含技术指标）： ①拟定多功能数字钟和直流稳压电源的组成框图，要现电路的基本功能，使用 的器件少，成本低； ②画出数字钟和直流稳压电源的主体电路逻辑图； ③测试多功能数字钟的逻辑功能，同时满足基本功能与扩展功能的要求； ④设计并安装各单元电路，要求布线整齐、美观，便于级联与调试；
四、基本要求 1.基本功能：要求设计出+5V的直流稳压电源。数字钟要求以数字形式显示时、分、秒的时间。小时计数器的计时要求为“12翻1”，要求具有手动校时功能。 2.扩展功能：定时控制，其时间自定；仿广播电台正点报时，自动报整点时数或触摸报整点时数（主要体现在理论知识上进行电路设计）。 (一）实训题目:直流稳压电源和多功能数字钟。 (二）实训目的: 1、巩固和加深学生对模拟电子技术，数字逻辑电路等课程基本知识的理解，综 合运用课程中所学到的理论知识去独立完成一个实际课题。 2、根据课程需要，通过查阅手册和文献资料，培养学生独立分析和解决实际问 题的能力。 3、通过电路方案的分析、论证和比较，设计计算和选用元气件，通过电路组装， 调试和检测环节，掌握电路的分析方法和设计方法。 4、熟用常用电子元气件的类型和特性，并掌握合理选用原则。 5、掌握电路图、PCB图的设计方法，学会电路的安装与调试。 6、掌握常用仪器、仪表的正确使用方法，学会电路整机指标的测试方法。（三）实训要求
1：什么是同步逻辑和异步逻辑？（汉王） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x 有无变化，状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。 2：同步电路和异步电路的区别： 同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。 3：时序设计的实质： 时序设计的实质就是满足每一个触发器的建立/保持时间的要求。 4：建立时间与保持时间的概念？ 建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。 5：为什么触发器要满足建立时间和保持时间？ 因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。 （比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的D端像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要通过反馈来锁存状态，从后级门传到前级门需要时间。 6：什么是亚稳态？为什么两级触发器可以防止亚稳态传播？ 这也是一个异步电路同步化的问题。亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。使用两级触发器来使异步电路同步化的电路其实叫做“一位同步器”，他只能用来对一位异步信号进行同步。两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。同步器有效的条件：第一级触发器进入亚稳态后的恢复时间+ 第二级触发器的建立时间< = 时钟周期。
单片机电子时钟课程设 计实验报告 Pleasure Group Office【T985AB-B866SYT-B182C-BS682T-STT18】
《单片机原理与应用》课程设计 总结报告 题目：单片机电子时钟（带秒表）的设计 设计人员：张保江江润洲 学号： 班级：自动化1211 指导老师：阮海容 目录 1.题目与主要功能要求 (2) 2.整体设计框图及整机概述 (3) 3.各硬件单元电路的设计、参数分析及原理说明 (3) 4.软件流程图和流程说明 (4) 5.总结设计及调试的体会 (10) 附录 1.图一：系统电路原理图 (11) 2.图二：系统电路 PCB (12) 3.表一：元器件清单 (13) 4.时钟程序源码 (14)
题目：单片机电子时钟的设计与实现 课程设计的目的和意义 课程设计的目的与意义在于让我们将理论与实践相结合。培养我们综合运用电子课程中的理论知识解决实际性问题的能力。让我们对电子电路、电子元器件、印制电路板等方面的知识进一步加深认识，同时在软件编程、排错调试、焊接技术、相关仪器设备的使用技能等方面得到较全面的锻炼和提高，为今后能够独立完成某些单片机应用系统的开发和设计打下一个坚实的基础。 课程设计的基本任务 利用89C51单片机最小系统，综合应用单片机定时器、中断、数码显示、键盘输入等知识，设计一款单片机和简单外设控制的电子时钟。 主要功能要求 最基本要求 1)使用MCS-51单片机设计一个时钟。要求具有6位LED显示、3个按键输入。 2)完成硬件实物制作或使用Pruteus仿真（注意位驱动应能提供足够的电流）。 3)6位LED数码管从左到右分别显示时、分、秒(各占用2位)，采用24小时标准计时制。开始计时时为000000，到235959后又变成000000。 4)使用3个键分别作为小时、分、秒的调校键。每按一次键，对应的显示值便加1。分、秒加到59后再按键即变为00；小时加到23后再按键即变为00。在调校时均不向上一单位进位 (例如分加到59后变为00，但小时不发生改变)。 5) 软件设计必须使用MCS-51片内定时器，采用定时中断结构，不得使用软件延时法，也不得使用其他时钟芯片。 6）设计八段数码管显示电路并编写驱动程序，输入并调试拆字程序和数码显示程序。7）掌握硬件和软件联合调试的方法。 8）完成系统硬件电路的设计和制作。 9）完成系统程序的设计。 10）完成整个系统的设计、调试和制作。
北京邮电大学 数字电路与逻辑设计实验 实验报告 实验名称：QuartusII原理图输入 法设计与实现 学院：北京邮电大学 班级： 姓名： 学号：
一．实验名称和实验任务要求 实验名称：QuartusII原理图输入法设计与实现 实验目的：⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。 ⑵掌握QuartusII图形模块单元的生成与调用； ⑶熟悉实验板的使用。 实验任务要求：⑴掌握QuartusII的基础上，利用QuartusII用逻辑 门设计实现一个半加器，生成新的半加器图像模 块。 ⑵用实验内容（1）中生成的半加器模块以及逻辑门 实现一个全加器，仿真验证其功能，并能下载到实 验板上进行测试，要求用拨码开关设定输入信号， 发光二级管显示输出信号。 ⑶用3线—8线译码器（74L138）和逻辑门实现要求 的函数：CBA F+ C + =,仿真验证其 + B C B A A A B C 功能，，并能下载到实验板上进行测试，要求用拨 码开关设定输入信号，发光二级管显示输出信号。二．设计思路和过程 半加器的设计实现过程：⑴半加器的应有两个输入值，两个输出值。 a表示加数，b表示被加数，s表示半加和， co表示向高位的进位。
⑵由数字电路与逻辑设计理论知识可知 b a s ⊕=;b a co ?= 选择两个逻辑门：异或门和与门。a,b 为异 或门和与门的输入，S 为异或门的输出，C 为与门的输出。 (3)利用QuartusII 仿真实现其逻辑功能， 并生成新的半加器图形模块单元。 (4)下载到电路板，并检验是否正确。 全加器的设计实现过程：⑴全加器可以由两个半加器和一个或门构 成。全加器有三个输入值a,b,ci ，两个输 出值s,co ：a 为被加数，b 为加数，ci 为低 位向高位的进位。 ⑵全加器的逻辑表达式为： c b a s ⊕⊕= b a ci b a co ?+?⊕=)( ⑶利用全加器的逻辑表达式和半加器的逻 辑功能，实现全加器。 用3线—8线译码器（74L138）和逻辑门设计实现函数 CBA A B C A B C A B C F +++= 设计实现过程：⑴利用QuartusII 选择译码器（74L138）的图形模块
电子技术课程设计 题目： 班级： 姓名： 合作者：
数字电子钟计时系统 一、设计要求 用中、小规模集成电路设计一台能显示时、分、秒的数字电子钟，基本要求如下： 1、采用LED显示累计时间“时”、“分”、“秒”。 2、具有校时功能。 二、设计方案 数字电子钟主要由振荡器、分频器、计数器、译码器、显示器等几部分组成，其整体框图为 其中，秒信号发生器为：
由石英晶体发出32768Hz的振荡信号经过分频器，即CD4060——14级串行二进制计数器/分频器和振荡器，输出2Hz 的振荡信号传入D触发器，经过2分频变为秒信号输出。 校时电路为： 当K1开启时，与非门一端为秒信号另一端为高电位，输出即为秒信号秒计数器正常工作，当K1闭合，秒信号输出总为0，实现秒暂停。 当K2/K3开启时，分信号/时信号输入由秒计数器输出信号及高电平决定，所以输出信号即为分信号/时信号，当K2/K3闭合时，秒信号决定分信号/时信号输出，分信号/时信号输出与秒信号频率一致， 以实现分信号/时信号的加速校时。 秒、分计数器——60进制
首先，调节CD4029的使能端，使其为十进制加法计数器。将输入信号脉冲输入第一个 计数器（个位计数器）计十个数之后将，进位输出输给下一个计数器（十位计数器）的进位 输入实现十秒计数。当计数器的Q1，Q2输出均为1时经过与门电路，输出高电平，作为分 脉冲或时脉冲并同时使两计数器置零。 时计数器——24进制 时脉冲 首先，调节CD4029的使能端，使其为十进制加法计数器。将输入信号脉冲输入第一个 计数器（个位计数器）计十个数之后将，进位输出输给下一个计数器（十位计数器）的进位 输入实现十秒计数。当十位计数器Q1和个位计数器Q2输出均为1时经过与门电路，输出 高电平使两计数器置零。 译码显示电路
数字集成电路设计 实验报告 实验名称二输入与非门的设计 一．实验目的 a)学习掌握版图设计过程中所需要的仿真软件
b)初步熟悉使用Linux系统 二．实验设备与软件 PC机，RedHat,Candence 三．实验过程 Ⅰ电路原理图设计 1.打开虚拟机VMware Workstation，进入Linux操作系统RedHat。 2.数据准备，将相应的数据文件拷贝至工作环境下，准备开始实验。 3.创建设计库，在设计库里建立一个schematic view，命名为，然后进入电路 图的编辑界面。 4.电路设计 设计一个二输入与非门，插入元器件，选择PDK库（xxxx35dg_XxXx）中的nmos_3p3、 pmos_3p3等器件。形成如下电路图，然后check and save，如下图。 图1.二输入与非门的电路图 5.制作二输入与非门的外观symbol Design->Create Cellview -> From Cellview，在弹出的界面，按ok后出现symbol Generation options，选择端口排放顺序和外观，然后按ok出现symbol编辑界面。按照需 要编辑成想要的符号外观，如下图。保存退出。
图2.与非门外观 6.建立仿真电路图 方法和前面的“建立schemtic view”的方法一样，但在调用单元时除了调用analogL 库中的电压源、（正弦）信号源等之外，将之前完成的二输入与非门调用到电路图中，如下图。 图3.仿真电路图 然后设置激励源电压输出信号为高电平为3.5v，低电平为0的方波信号。 7.启动仿真环境 在ADE中设置仿真器、仿真数据存放路径和工艺库，设置好后选择好要检测的信号在电路中的节点，添加到输出栏中，运行仿真得到仿真结果图。
中北大学 信息与通信工程学院 通信工程专业 《电子线路及系统》课程设计任务书2016/2017 学年第一学期 学生姓名：张涛学号： 李子鹏学号： 课程设计题目：数字电子钟的设计 起迄日期：2017年1月4日～2017年7月10日 课程设计地点：科学楼 指导教师：姚爱琴 2017年月日 课程设计任务书
中北大学 信息与通信工程学院 通信工程专业 《电子线路及系统》课程设计开题报告2016/2017 学年第一学期 题目：数字电子钟的设计 学生姓名：张涛学号： 李子鹏学号：
指导教师：姚爱琴 2017 年 1 月 6 日 中北大学 信息与通信工程学院 通信工程专业 《电子线路及系统》课程设计说明书2016/2017 学年第二学期 题目：数字电子钟的设计 学生姓名：张涛学号： 李子鹏学号： 指导教师：姚爱琴 2017 年月日
目录 1 引言 (6) 2 数字电子钟设计方案 (6) 2.1 数字计时器的设计思想 (6) 2.2数字电路设计及元器件参数选择 (6) 2.2.2 时、分、秒计数器 (7) 2.2.3 计数显示电路 (8) 2.2.5 整点报时电路 (10) 2.2.6 总体电路 (10) 2.3 安装与调试 (11) 2.3.1 数字电子钟PCB图 (11) 3 设计单元原理说明 (11) 3.1 555定时器原理 (12) 3.2 计数器原理 (12) 3.3 译码和数码显示电路原理 (12) 3.4 校时电路原理 (12) 4 心得与体会 (12) 1 引言 数字钟是一种用数字电子技术实现时，分，秒计时的装置，具有较高的准确性和直观性等各方面的优势，而得到广泛的应用。此次设计数字电子钟是为了了解数字钟的原理，在设计数字电子钟的过程中，用数字电子技术的理论和制作实践相结合，进一步加深数字电子技术课程知识的理解和应用，同时学会使用Multisim电子设计软件。 2数字电子钟设计方案 2.1 数字计时器的设计思想 要想构成数字钟，首先应选择一个脉冲源——能自动地产生稳定的标准时间脉冲信号。而脉冲源产生的脉冲信号地频率较高，因此，需要进行分频，使得高频脉冲信号变成适合于计时的低频脉冲信号，即“秒脉冲信号”（频率为1Hz）。经过分频器输出的秒脉冲信号到计数器中进行计数。由于计时的规律是：60秒=1分，60分=1小时，24小时=1天，就需要分别设计60进制，24进制计数器，并发出驱动信号。各计数器输出信号经译码器、驱动器到数字显示器，是“时”、“分”、“秒”得以数字显示出来。 值得注意的是：任何记时装置都有误差，因此应考虑校准时间电路。校时电路一般
电子科技大学《数字秒表课程设计》 姓名: xxx 学号： 学院： 指导老师：xx
摘要 EDA技术作为电子工程领域的一门新技术，极大的提高了电子系统设计的效率和可靠性。文中介绍了一种基于FPGA在ISE10.1软件下利用VHDL语言结合硬件电路来实现数字秒表的功能的设计方法。采用VHDL硬件描述语言，运用ModelSim等EDA仿真工具。该设计具有外围电路少、集成度高、可靠性强等优点。通过数码管驱动电路动态显示计时结果。给出部分模块的VHDL源程序和仿真结果,仿真结果表明该设计方案的正确,展示了VHDL语言的强大功能和优秀特性。 关键词：FPGA, VHDL, EDA, 数字秒表
目录 第一章引言 (4) 第二章设计背景 (5) 2.1 方案设计 (5) 2.2 系统总体框图 (5) 2.3 -FPGA实验板 (5) 2.4 系统功能要求 (6) 2.5 开发软件 (6) 2.5.1 ISE10.1简介 (6) 2.5.2 ModelSim简介 (6) 2.6 VHDL语言简介 (7) 第三章模块设计 (8) 3.1 分频器 (8) 3.2 计数器 (8) 3.3 数据锁存器 (9) 3.4 控制器 (9) 3.5 扫描控制电路 (10) 3.6 按键消抖电路 (11) 第四章总体设计 (12) 第五章结论 (13) 附录 (14)
第一章引言 数字集成电路作为当今信息时代的基石，不仅在信息处理、工业控制等生产领域得到普及应用，并且在人们的日常生活中也是随处可见，极大的改变了人们的生活方式。面对如此巨大的市场，要求数字集成电路的设计周期尽可能短、实验成本尽可能低，最好能在实验室直接验证设计的准确性和可行性，因而出现了现场可编程逻辑门阵列FPGA。对于芯片设计而言，FPGA的易用性不仅使得设计更加简单、快捷，并且节省了反复流片验证的巨额成本。对于某些小批量应用的场合，甚至可以直接利用FPGA实现，无需再去订制专门的数字芯片。文中着重介绍了一种基于FPGA利用VHDL硬件描述语言的数字秒表设计方法，在设计过程中使用基于VHDL的EDA工具ModelSim对各个模块仿真验证，并给出了完整的源程序和仿真结果。
北京邮电大学 实验报告 实验题目：cmos模拟集成电路实验 姓名：何明枢 班级：2013211207 班内序号：19 学号：2013211007 指导老师：韩可 日期：2016 年 1 月16 日星期六
目录 实验一:共源级放大器性能分析 (1) 一、实验目的 (1) 二、实验内容 (1) 三、实验结果 (1) 四、实验结果分析 (3) 实验二:差分放大器设计 (4) 一、实验目的 (4) 二、实验要求 (4) 三、实验原理 (4) 四、实验结果 (5) 五、思考题 (6) 实验三：电流源负载差分放大器设计 (7) 一、实验目的 (7) 二、实验内容 (7) 三、差分放大器的设计方法 (7) 四、实验原理 (7) 五、实验结果 (9) 六、实验分析 (10) 实验五：共源共栅电流镜设计 (11) 一、实验目的 (11) 二、实验题目及要求 (11) 三、实验内容 (11) 四、实验原理 (11) 五、实验结果 (14) 六、电路工作状态分析 (15) 实验六：两级运算放大器设计 (17) 一、实验目的 (17) 二、实验要求 (17) 三、实验内容 (17) 四、实验原理 (21) 五、实验结果 (23) 六、思考题 (24) 七、实验结果分析 (24) 实验总结与体会 (26) 一、实验中遇到的的问题 (26) 二、实验体会 (26) 三、对课程的一些建议 (27)
实验一:共源级放大器性能分析 一、实验目的 1、掌握synopsys软件启动和电路原理图（schematic）设计输入方法； 2、掌握使用synopsys电路仿真软件custom designer对原理图进行电路特性仿真； 3、输入共源级放大器电路并对其进行DC、AC分析，绘制曲线； 4、深入理解共源级放大器的工作原理以及mos管参数的改变对放大器性能的影响 二、实验内容 1、启动synopsys，建立库及Cellview文件。 2、输入共源级放大器电路图。 3、设置仿真环境。 4、仿真并查看仿真结果，绘制曲线。 三、实验结果 1、实验电路图
《多功能数字钟电路的设计、制作》 课程设计报告 班级：(兴) 2008级自动化 姓名：胡荣 学号：2008960623 指导教师：刘勇 2010年11月13日
目录 一、设计目的．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．1 二、设计内容及要求．．．．．．．．．．．．．．．．．．．．．．．．．．．1 三、总设计原理．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．1 四、主要元件及设备．．．．．．．．．．．．．．．．．．．．．．．．．．．2 五、单元电路的设计．．．．．．．．．．．．．．．．．．．．．．．．．．．5 1、数字电子计时器组成原理．．．．．．．．．．．．．．．．．5 2、用74LS160实现12进制计数器．．．．．．．．．．．．．．6 3、校时电路．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．7 4、时基电路设计．．．．．．．．．．．．．．．．．．．．．．．．．．．8 六、设计总电路图．．．．．．．．．．．．．．．．．．．．．．．．．．．．．8 七、设计结果及其分析．．．．．．．．．．．．．．．．．．．．．．．．．8 八、设计过程中的问题及解决方案．．．．．．．．．．．．．．．9 九、心得体会．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．9 十、附录．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．10
多功能数字钟电路设计 一、设计目的 通过课程设计要实现以下两个目标：一、初步掌握电子线路的设计、组装及调试方法。即根据设计要求，查阅文献资料，收集、分析类似电路的性能，并通过组装调试等实践活动，使电路达到性能要求；二、课程设计为后续的毕业设计打好基础。毕业设计是系统的工程设计实践，而课程设计的着眼点是让我们开始从理论学习的轨道上逐渐引向实际方面，运用已学过的分析和设计电路的理论知识，逐步掌握工程设计的步骤和方法，同时，课程设计报告的书写，为今后从事技术工作撰写科技报告和技术资料打下基础。 二、设计内容及要求 1、功能要求： ①基本功能: 以数字形式显示时、分、秒的时间，小时计数器的计时要求为“12翻1”，并要求能手动快校时、快校分或慢校时、慢校分。 ②扩展功能: 定时控制，其时间自定；仿广播电台正点报时—自动报正点时数。 2、设计步骤与要求： ①拟定数字钟电路的组成框图，要求先实现电路的基本功能，后扩展功能，使用的器件少，成本低； ②设计各单元电路，并用Multisim软件仿真； ③在通用电路板上安装电路，只要求显示时分； ④测试数字钟系统的逻辑功能； ⑤写出设计报告。设计报告要求：写出详细地设计过程（含数字钟系统的整机逻辑电路图）、调试步骤、测试结果及心得体会。 三、总设计原理 数字电子钟原理是一个具有计时、校时、报时、显示等基本功能的数字钟主要由振荡器、分频器、计数器、译码器、显示器、校时电路、报时电路等七部分组成。石英晶体振荡器产生的信号经过分频器得到秒脉冲，秒脉冲送入计数器计数，计数结果通过“时”、“分”、“秒”译码器译码，并通过显示器显示时间。 四、主要元件及设备 1、给定的主要器件： 74LS00（4片），74LS160（4片）或74LS161（4片），74LS04（2片），74LS20（2片），74LS48（4片），数码管BS202（4只），555（1片），开关（1个），电阻47k（2个）电容10uF（1个）10nF(1个) 各元件引脚图如下图：
集成电路设计实验报告 院别：电信学院专业：电子科学与技术 班级：电子姓名：学号：组序： 实验（二）题目名称：CMOS反相器的版图设计（PMOS、NMOS） 成绩：教师签名：批改时间： 一、实验目的： 在集成电路设计当中，集成电路设计软件的介入大大的缩短了开发周期，减小了设计风险，使得我们在设计的时候可以发现并改正电路设计上的绝大多数bug。所以说学习设计软件已经成为集成电路设计工程师的必修课。而Ledit软件以其良好的人机操作界面，以及强大的设计规则检查能力而在集成电路的设计当中充当了很重要的角色。在此次试验当中我们需要独立完成CMOS反相器的版图设计，规则检查，以及排除错误工作。从而达到比较熟练的掌握Ledit 的基本功能已经操作方法。 二、实验要求： 如将设计好的电路制成实际使用的集成块，就必须利用版图工具将设计的电路采用标准工艺文件转换成可以制造的版图。然后再将版图提交给集成电路制造厂家（foundry），完成最后的集成块制造，所以画版图的本质就是画电路原理图。 在画版图时，首先要明白工艺文件的含义，每一种工艺文件代表一条工艺线所采用的光刻尺寸，以及前后各个工序等等；其次要懂得所使用的工具步骤及各个菜单及菜单栏的内容，以便熟练使用该软件；最后对所画版图进行验证，确保不发生错误。 此外，还必须了解所使用的版图设计法则，对于不同的工艺尺寸其法则有所不同，这就要求设计者在应用该软件时，必须熟悉相应的设计法则，为完成正确的版图做准备。该实验原理是画常见的CMOS反相器，画版图时要求熟悉CMOS反相器的工艺过程及设计法则。
三、实验方法： 首先在实验一的基础上进一步熟悉L-EDIT版图设计软件的工具及工艺库，比较熟练地掌握该软件画版图的方法。以CMOS反相器为例，在前面画的PMOS、NMOS 的基础上，通过调用将他们组合到一起，再完成整个CMOS反相器的设计，设计完成后运用该软件的设计规则对所画的版图进行DRC验证，并修改不正确的部分，直至设计无错误。 四、实验内容： 1.运行L-Edit程序时，L-Edit会自动将工作文件命名为Layout1.tdb并显示在窗口的标题栏上。 2.另存为新文件：选择执行File/Save As子命令，将自己的工程文件保存在C:\DocumentsandSettings\Administrator\桌面\实验相关\Tanner\Ledit90\Samples\SPR\exam ple1中，在“文件名”文本框中输入新文件名称：NOMS。保存到example目录的原因是防止后面做剖视图的时候没法进行。 3.替换设置信息：选择执行File/Replace Setup子命令打开对话框，单击“From File”栏填充框的右侧的Browser按钮，选择C:\Documents and Settings\Administrator\桌面\实验相关\Tanner\Ledit90\Samples\SPR\example1\lights.tdb文件，如图所示，单击OK就将lights.tdb文件中的格点、图层、以及设计规则等设定应用在当前工程中。 4.画出PMOS：按照实验一的步骤，设计PMOS的版图。并进行相应的规则检查，直到没有错误。画好后如图所示：
摘要:随着数字电路设计的规模以及复杂程度的提高，对其进行设计所花费的时间和费用也随之而提高。根据近年来的统计，对数字系统进行设计所花的时间占到了整个研发过程的60%以上。所以减少设计所花费的实践成本是当前数字电路设计研发的关键，这就必须在设计的方法上有所突破。 关键词:数字系统；IC；设计 一、数字IC设计方法学 在目前CI设计中，基于时序驱动的数字CI设计方法、基于正复用的数字CI设计方法、基于集成平台进行系统级数字CI设计方法是当今数字CI设计比较流行的3种主要设计方法，其中基于正复用的数字CI设计方法是有效提高CI设计的关键技术。它能解决当今芯片设计业所面临的一系列挑战:缩短设计周期，提供性能更好、速度更快、成本更加低廉的数字IC芯片。 基于时序驱动的设计方法，无论是HDL描述还是原理图设计，特征都在于以时序优化为目标的着眼于门级电路结构设计，用全新的电路来实现系统功能;这种方法主要适用于完成小规模ASIC的设计。对于规模较大的系统级电路，即使团队合作，要想始终从门级结构去实现优化设计，也很难保证设计周期短、上市时间快的要求。 基于PI复用的数字CI设计方法，可以满足芯片规模要求越来越大，设计周期要求越来越短的要求，其特征是CI设计中的正功能模块的复用和组合。采用这种方法设计数字CI，数字CI包含了各种正模块的复用，数字CI的开发可分为模块开发和系统集成配合完成。对正复用技术关注的焦点是，如何进行系统功能的结构划分，如何定义片上总线进行模块互连，应该选择那些功能模块，在定义各个功能模块时如何考虑尽可能多地利用现有正资源而不是重新开发，在功能模块设计时考虑怎样定义才能有利于以后的正复用，如何进行系统验证等。 基于PI复用的数字CI的设计方法，其主要特征是模块的功能组装，其技术关键在于如下三个方面:一是开发可复用的正软核、硬核;二是怎样做好IP复用，进行功能组装，以满足目标CI的需要;三是怎样验证完成功能组装的数字CI是否满足规格定义的功能和时序。 二、典型的数字IC开发流程 典型的数字CI开发流程主要步骤包含如下24方面的内容: (1)确定IC规格并做好总体方案设计。 (2)RTL代码编写及准备etshtnehc代码。 (3)对于包含存储单元的设计，在RTL代码编写中插入BIST(内建自我测试)电路。 (4)功能仿真以验证设计的功能正确。 (5)完成设计综合，生成门级网表。 (6)完成DFT(可测试设计)设计。 (7)在综合工具下完成模块级的静态时序分析及处理。 (8)形式验证。对比综合网表实现的功能与TRL级描述是否一致。 (9)对整个设计进行Pre一layout静态时序分析。 (10)把综合时的时间约束传递给版图工具。 (11)采样时序驱动的策略进行初始化nooprlna。内容包括单元分布，生成时钟树 (12)把时钟树送给综合工具并插入到初始综合网表。 (13)形式验证。对比插入时钟树综合网表实现的功能与初始综合网表是否一致。 (14)在步骤(11)准布线后提取估计的延迟信息。 (15)把步骤(14)提取出来的延迟信息反标给综合工具和静态时序分析工具。 (16)静态时序分析。利用准布线后提取出来的估计延时信息。
电子课程设计 题目:数字时钟
数字时钟设计实验报告 一、设计要求: 设计一个24小时制的数字时钟。 要求:计时、显示精度到秒;有校时功能。采用中小规模集成电路设计。 发挥:增加闹钟功能。 二、设计方案: 由秒时钟信号发生器、计时电路与校时电路构成电路。 秒时钟信号发生器可由振荡器与分频器构成。 计时电路中采用两个60进制计数器分别完成秒计时与分计时;24进制计数器完成时计时;采用译码器将计数器的输出译码后送七段数码管显示。 校时电路采用开关控制时、分、秒计数器的时钟信号为校时脉冲以完成校时。 三、电路框图: 图一 数字时钟电路框图 四、电路原理图: (一)秒脉冲信号发生器 秒脉冲信号发生器就是数字电子钟的核心部分,它的精度与稳定度决定了数字钟的质量。由振荡器与分频器组合产生秒脉冲信号。 ? 振荡器: 通常用555定时器与RC 构成的多谐振荡器,经过调整输出1000Hz 脉冲。 ? 分频器: 分频器功能主要有两个,一就是产生标准秒脉冲信号,一就是提供功能 扩展电路所需要的信号,选用三片74LS290进行级联,因为每片为1/10分频器,三片级联好获得1Hz 标准秒脉冲。其电路图如下: 译码器 译码器 译码器 时计数器 (24进制) 分计数器 (60进制) 秒计数器 (60进制) 校 时 电 路 秒信号发生器
图二秒脉冲信号发生器 (二)秒、分、时计时器电路设计 秒、分计数器为60进制计数器,小时计数器为24进制计数器。 ?60进制——秒计数器 秒的个位部分为逢十进一,十位部分为逢六进一,从而共同完成60进制计数器。当计数到59时清零并重新开始计数。秒的个位部分的设计:利用十进制计数器CD40110设计10进制计数器显示秒的个位。个位计数器由0增加到9时产生进位,连在十位部计数器脉冲输入端CP,从而实现10进制计数与进位功能。利用74LS161与74LS11设计6进制计数器显示秒的十位 ,当十位计数器由0增加到5时利用74LS11与门产生一个高电平接到个位、十位的CD40110的清零端,同时产生一个脉冲给分的个位。其电路图如下: 图三60进制--秒计数电路 ?60进制——分计数电路 分的个位部分为逢十进一,十位部分为逢六进一,从而共同完成60进制计数器。当计数到59时清零并重新开始计数。秒的个位部分的设计:来自秒计数电路的进位脉冲使分的个位加1,利用十进制计数器CD40110设计10进制计数器显示秒的个位。个位计数器由0
实验一QuartusⅡ9.1软件的使用 一、实验目的： 1、通过实现书上的例子，掌握QUARTUSII9.1软件的使用； 2、编程实现3-8译码电路以掌握VHDL组合逻辑的设计以及QUARTUSII9.1软件的使用。 二、实验流程： 1、仔细阅读书上的操作指南，学会在QuartusⅡ9.1中创建新的工程，创建过程如下所示： 1）、建立新设计项目： ①启动QuartusⅡ9.1软件，在软件的管理器窗口选File下拉菜单，即File→New Project Wizard，则出现新建工程向导窗口。如下所示： ②点击Next按钮，将弹出新建工程设置窗口，如下图所示。在新建工程设置窗口中设置好工程的存放路径、工程名称等。
③点击Next进入添加文件窗口，如下图。由于尚未创建文件，跳过该步骤。 ④点击Next按钮，进入选择目标芯片窗口。在这里我们选择Cyclone系列的EP1C6Q240C8，如下图：
⑤点击Next按钮，进入EDA工具设置窗口，通常选择默认的“None”，表示选择QuartusⅡ自带的仿真器和综合器。如下图： ⑥点击Next按钮，弹出New Project Wizard概要对话框，在这个窗口中列出了所有前面设置的结果。若有错误则点击Back回去修改，否则点击Finish结束，即完成新工程的设定工作。如下图：
2）、文本设计输入： ①在QuartusⅡ主界面菜单栏中选择File下拉菜单中的New，弹出新建设计文件窗口，选择VHDL File项，点击OK按钮即可打开VHDL文本编辑窗口，其默认文件名为“Vhdl.vhd”。 ②出现文本编辑窗口后，我们可以直接在空白界面中键入所设计的VHDL文本。这时我们将书本中的程序输入到文本编辑环境中去。程序如下： library IEEE; use IEEE.std_logic_1164.all; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity count10 is port(clk,load,en:in std_logic; data_in:in std_logic_vector(3 downto 0); seg:out std_logic_vector(6 downto 0)); end count10; architecture beha of count10 is signal qout:std_logic_vector(3 downto 0); signal q_temp:std_logic_vector(3 downto 0); begin process(clk,load) begin