基于EDA技术的循环码编码器设计
ExperimentScience&Technology2006年lO月
第5期
基于EDA技术的循环码编码器设计
文化锋,胡乾苗,李斌
(宁波大学宁波315211)
摘要:循环码是广泛采用的差错控制手段之一,该文依据循环码原理,用原理图方法构建电
路图,再基于此电路图,采用VHDL结构化设计方法设计出了循环码编码器,还总结了采用
EDA技术,通过修改参数,快速,高效地设计出高位循环码编码器的一般方法,显示了EDA技
术的优越性.
关键词:电子设计自动化;硬件描述语言;循环码
中图分类号:TN918文献标识码:B文章编号:1672—4550(2006)05—0018一o4 DesignoftheCyclicCodeGenerator
BasedonEDATechnology
WENHua-feng,HUQian-miao,LIBin
(NingboUniversityNingbo315211)
Abstract:Cycliccode(CC)iswidelyadoptedinerrorcodecontrolling.Inthispaper,theCCge n-
eratorhasbeentheoreticallydesignedincircuitdiagram.Thenbasedonthat,theCCgenerator hasbeen
designedwithVHDLmethods.ThepaperhasalsopresentedtheeffectivewaytodesigntheC Cgenerator viamodifyingparametemtoachieveefficiencyonhighproficiencyCCgeneratordesigning, whichdemon-
s~atedtheadvantageofEDAtechnology.
Keywords:EDA;VHDL;cycliccode
1引言
循环码是在严密的代数学理论基础上建立起来
的,是线性分组码的一种.循环码除了具有线性码
的一般性质外,还具有循环性,即循环码中任一码
组循环一位(将最右端的码元移至左端,或反之)
以后,仍为该码中的一个码组.
在循环码除全"0"码组外,再没有连续k位均
为0的码组,即连"0"的长度最多只能有(k一1)
位,否则在经过若干次循环移位后将得到一个k位
信息位全为"0",但监督位不全为0的码组,这在
线性码中是不可能的,所以可证明g()是码中唯
一
的常数项不为0的(n—k)次多项式,我们称这
唯一的(n—k)次多项式g()为码的生成多项式,
一
旦确定了g(),则整个(n,k)循环码就被确定
了.
因此,循环码的生成矩阵G可以写成
G()=
由此,我们可以写出此循环码组,即
r(x):[an-1a"a一]6(x)=
?
[收稿日期]2006—06—04;[修改日期]2006—06—30
??
[作者简介]文化锋(1963一),男,讲师,硕士,研究方向:通信系统仿真,通信电路设计,主要从事通信原理教
学工作.
一
18一
)
//,,
gg.】2y,《一一D,
2006年lO月
第5期实验科学与技术
[an-1a一2…a一^]
[an-ig()+an_2~g(x)…+
an-
(t-1)xg(x)+a._kg(x)]=
[an-1一+an-2毒一2…+an-(t-1)+口n—]?
g(x)(2)
式中表明,所有码多项式()都可以被g()整
除.而且任一次数不大于(k一1)的多项式乘g(x) 都是码多项式.编码解码就是根据任一码组多项式都是可被g(x)整除这一原理而设计的.
那么如何寻找任一(n,k)循环码的生成多项式
呢?
由式(2)可知,任一循环码多项式T()都是
g(x)的倍式
()=^()?g()(3)
而且生成多项式g()本身也是一个码组,即有
()=g()(4)
因码组T'()为一(/7,一k)次多项式,故?T'()
为一n次多项式,由于?T()在模(+1)运
算下也为一码组多项式,故可以写成
T()/(戈+1)=Q(x)+T(x)/(x"+1)(5)
上式左端分子和分母都是n次多项式,故商式
Q()=1,因此,上式可化成
T()=(+1)+T()(6)
将式(3)和(4)代人上式,并化简后可得
+1=g(x)['+h(x)](7)
上式表明,生成多项式g()是+l的一个(n—
k)次因式,所以找出(")的一个(n—k)次因式
即是一个生成多项式.当然,选用的生成多项式不
同,产生的循环码组也不同.
2循环码编码器电路设计
由式(2)可知,所有码多项式T()都可被
g()整除.根据这条原则,就可以对给定的信息
位进行编码,具体实现步骤如下:
(1)设待发送的信息位是(k一1)阶的二进制
多项式m(x),生成多项式g()为n—k阶.在信
息位的末尾添加n—k个"0",数据块的长度增加
到n一1位,对应的二进制多项式为xn-km(x).
(2)用生成多项式g(x)去除n-km(),求得
余数为阶数为n—k的二进制多项式y(x).此二进
制多项式y(x)就是m()经过生成多项式g()编
码的循环码校验码.
(3)用Nn-ltm(x)以模2的方式减去Y(),得
到二进制多项式..n-Itm()...n-Itm()就是包含了
循环码校验码的待发送字符串.
从循环码的编码规则可以看出,循环码编码实际
上是将待发送的k一1位二进制多项式m(x)转换成了可以被g(x)除尽的n位二进制多项式..qtt-It(),所
以解码时可以用接收到的数据去除以g(x),如果余
数为零,则表示传输过程没有错误;如果余数不为
零,则在传输过程中肯定存在错误.同时..qn-km() 可以看作是由()和循环码校验码的组合,所以
解码时将接收到的二进制数据去掉尾部的n—k位数据,得到的就是原始数据.
上述除法运算可用多项式除法电路实现.多项
式除法电路是一个由除式(这里就是生成多项式
g())所确定的反馈移位寄存器,除法电路的构造
方法如下:
(1)移位寄存器的级数r等于除式的次数n—k.
(2)移位寄存器的反馈抽头,由除式g(x)的
各项'(i=0,1,…,n—k)的系数决定.当某个
'
=
0的时候,对应的反馈抽头断开,当某个'=1
的时候,反馈接通.
(3)完成除法所需要的移位次数为n—k次.
设一(7,3)循环码,其生成多项式g()=
+++1,则编码电路如图1所示.图中反向与
f-j0—2拍接高电平,表示输人信息码时反馈电路接通;3—6拍接地,表示断开反馈.正向与f-j0—
2拍接地,使信息码通过或门经触发器输出;3—6 拍接高电平,使除法电路的余数通过或门经触发器输出.3—6拍期间,信息码m补零,即m为
(1lo0ooO).
通过编译后,仿真波形如图2所示.图2是当
输人信息码为(110),输出编码为(1100101)的波
形图.仿真结果证明,编码输出完全正确.
3循环码编码器的VHDL设计
在完成(7,3)循环码的电路原理图设计后,
根据编码器的电路结构很容易编写出循环码编码器的VHDL程序.例如前述的生成多项式为g(x):
+++l,则其编码器的VHDL设计如下所
示:
一
l9一
)●//.gg,
A
,
l2y,一一g
ExperimentSclence&Technolo~2006年1O月
第5期
图1循环码编码器电路图
libraryieee;
useieee.std,logic一
1164.all;
entitycrc_
73is
port(clk,m:instdlogic;
f:outstd_
logic);
endcrc_
73;
architecturertlofcre_
73is
signald:std_
logic_vector(1to4);
begin
process(clk)
variableC:integerrange1to7;
variablee:stdlogic;
begin
if(clk~vent)and(clk=1'then
if(C<=3)then
f<=m:
e:=mxord(4);
else
f<=d(4);
e:=0,.
endif;
d(4)<=d(3);
d(3)<=exord(2);
一
20一
图2仿真波形图
d(2)<=exord(1);
d(1)<=e;
c:c+1;
endif;
endprocess;
endrtl;
4结束语
运用VHDL设计编码器除了具有效率高,结
果容易仿真,信号观察方便和把复杂的工程通过简练的,高层次的描述实现优点外,还具有很强的可重用性,即将编好的程序稍加改动,就可以实现更为复杂的电路,而不必从头做起.这样可以极大地提高工作效率.这是电路原理图设计所不能具备
的.循环码既可用于检错也可用于纠错.当循环码用来检错时,又叫CRC(CyclicRedundancyCheck) 码,已颁布的国际标准如下:
CRC一12:X12+戈u+戈+戈++1
CRC一16:X16+戈+戈+1
CRC—CCITI":戈6+戈+戈+1
CRC一32:X32+戈6+戈+戈+戈6+戈+戈n+
戈10+戈.+戈+戈+戈+戈+戈+1
在实现低阶编码器设计的基础上,很容易实现
2006年lO月
第5期实验科学与技术
更为复杂的编码器设计.如CRC一12,其生成多项式g(x)=+"++++l,编码长度n=
20,监督位r=12,信息位长度k=n—r=8,则编
码器的VHDL设计如下所示:
libraryieee;
useieee.std—logic_l164.all;
entitycre—.
12is
port(elk,m:instd_logic;
f:outstd—logic);
endere一
12;
architecturertlofcrc—.
12is
variablee:std—
logic;
begin
if(clk~vent)and(elk=1'then
if(C<=8)then
f<=m:
e:=mxord(12);
else
f<=d(12);
e:O,.
endif;
d(12)<=exord(11);
d(11)<=d(10);
d(10)<=d(9);
d(9)<=d(8);
d(8)<=d(7);
d(7)<=d(6);
d(6)<=d(5);
d(5)<=d(4);
d(4)<=exord(3);
d(3)<=exord(2);
d(2)<=exord(1);
d(1)<=e;
c:c+l;
endif;
endprocess;
endrtl;
参考文献
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[5]朱正伟.EDA技术及应用[M].北京:清华大学出版
社,2005.
[6]西蒙?赫金.通信系统[M].4版.北京:电子工业
出版社,2003.
(上接第l3页)
表2同一种测试装置利用误差校准网络参数后的测量值以上的原因在于:
(1)提供器件的理论值式式同批器件的典型
值,实测器件的值的离散性引入了误差.
(2)校准的时候,所使用的校准器件的散射
矩阵参数有误差.
(3)高的频段中,器件的分布效应对测试的
影响更大,使得数据偏离理论值较远.
参考文献
[1]汤世贤.微波测量[M].北京:北京理工大学出版
社,1991.
[2]谭浩强.c程序设计[M].北京:清华大学出版社,
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[3]安捷伦公司.HP8510B用户手册[M].深圳:安捷伦
公司,2005.
一
21—
基于Matlab的卷积码译码器的 设计与仿真 学生姓名：指导老师：** 摘要本课程设计主要解决对一个卷积码序列进行维特比(Viterbi)译码输出, 并通过Matlab软件进行设计与仿真，并进行误码率分析。在课程设计中，系统开发平台为Windows Vista Ultimate，程序设计与仿真均采用Matlab R2007a(7.4)，最后仿真详单与理论分析一致。 关键词课程设计；卷积码译码器；Matlab；Simulink；设计与仿真 1引言 本课程设计主要解决对一个卷积码序列进行维特比(Viterbi)译码输出,并通 过Matlab软件进行设计与仿真。卷积码的译码有两种方法——软判决和硬判决，此课程设计采用硬判决的维特比译码。 1.1课程设计目的 卷积码是一种向前纠错控制编码。它将连续的信息比特序列映射为连续的编码器输出符号。这种映射是高度结构化的，使得卷积码的译码方法与分组码译码所采用的方法完全不同。可以验证的是在同样复杂度情况下，卷积码的编码增益要大于分组码的编码增益。对于某个特定的应用，采用分组编码还是采用卷积编码哪一种更好则取决于这一应用的具体情况和进行比较时可用的技术[1]。 本课程设计便是通过Matlab设计一个硬判决维特比译码输出的完整电路，并进行误码率分析。
1.2 课程设计的原理 卷积码，又称连环码，是由伊莱亚斯(P.elias)于1955年提出来的一种非分组码。 卷积编码的最佳译码准则为：在给定已知编码结构、信道特性和接收序列的情况下，译码器将把与已经发送的序列最相似的序列作为传送的码字序列的估值。对于二进制对称信道，最相似传送序列就是在汉明距离上与接收序列最近的序列。 卷积码的译码方法有两大类：一类是大数逻辑译码，又称门限译码(硬判决，编者注)；另一种是概率译码(软判决，编者注)，概率译码又分为维特比译码和序列译码两种。门限译码方法是以分组码理论为基础的，其译码设备简单，速度快，但其误码性能要比概率译码法差[2]。 当卷积码的约束长度不太大时，与序列译码相比，维特比译码器比较简单，计算速度快。维特比译码算法是1967年由Viterbi提出，近年来有大的发展。目前在数字通信的前向纠错系统中用的较多，而且在卫星深空通信中应用更多，该算法在卫星通信中已被采用作为标准技术。 2维特比译码原理 采用概率译码的基本思想是：把已接收序列与所有可能的发送序列做比较，选择其中码距最小的一个序列作为发送序列。如果发送L组信息比特，那么对于(n,k)卷积码来说，可能发送的序列有2kL个，计算机或译码器需存储这些序列并进行比较，以找到码距最小的那个序列。当传信率和信息组数L较大时，使得译码器难以实现。维特比算法则对上述概率译码做了简化，以至成为了一种实用化的概率算法。它并不是在网格图上一次比较所有可能的2kL条路径(序列)，而是接收一段，计算和比较一段，选择一段最大似然可能的码段，从而达到整个码序列是一个最大似然值得序列。 下面以图2.1的(2，1，3)卷积码编码器所编出的码为例，来说明维特比解码的方法和运作过程。为了能说明解码过程，这里给出该码的状态图，如图2.2所
编码器、译码器及应用电路设计 一、实验目的： 1、掌握中规模集成编码器、译码器的逻辑功能测试和使用方法； 2、学会编码器、译码器应用电路设计的方法； 3、熟悉译码显示电路的工作原理。 二、实验原理： 1、什么是编码： 教材说：用文字、符号、或者数字表示特定对象的过程称为编码 具体说：编码的逻辑功能是把输入的每个高、低电平信号编成对应的二进制代码 2、编码器74LS147的特点及引脚排列图： 74LS147是优先编码器，当输入端有两个或两个以上为低电平，它将对优先级别相对较高的优先编码。其引脚排列图： 3、什么是译码：译码是编码的逆过程，把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出，译码器广泛用于代码转换、终端的数字显示、数据分配、组合控制信号等。 译码器按照功能的不同，一般分为三类：二进制译码器、二—十进制译码器、显示译码器。 （1）变量译码器（用以表示输入变量的状态） 74LS138的特点及其引脚排列图：反码输出。 ABC是地址输入端，Y0—Y7是输出端，G1、G2A’、G2B’为 使能端，只有当G1=G2A’=G2B’=1时，译码器才工作。 （2）码制变换译码器：用于同一个数据的不同代码之间的相互转换，代表是4—10线译码器 译码器74LS42的特点及其引脚排列图： 译码器74LS42的功能是将8421BCD码译成10个对象 其原理与74LS138类同，只不过它有四个输入端， 十个输出端，4位输入代码0000—1111十六种状态组合
其中有1010—1111六个没有与其对应的输出端， 这六组代码叫做伪码，十个输出端均为无效状态。 （3）数码显示与七段译码驱动器：将数字、文字、符号的代码译成数字、文字、符号的电路 a、七段发光二极管数码显示管的特点：（共阴极） b、七段译码驱动器： 4、在本数字电路实验装置上已完成了译码器74LS48和数码管之间的连接图。 三四五脚接高电频，数码管的单独端接低电频。
课程设计任务书设计题目1：数码管显示数字钟设计
院（系）分管领导：教研室主任：指导教师： 2017年6月23日
目录 第1章引言 0 第2章电路原理 0 第3章程序设计 (1) 顶层模块设计 (2) 时钟分频模块设计 (2) 按键驱动模块设计 (2) 时钟计数模块设计 (3) 整点报时模块 (4) LED灯花样显示模块 (5) 数码管显示模块设计 (5) 第4章调试、测试分析及结果 (7)
调试 (7) 测试分析 (7) 结果 (9) 第5章小结 (10) 参考文献 (11) 附录电路图及程序 (11)
第1章引言 EDA是电子设计自动化(Electronic Design Automation)的缩写，在20世纪60年代中期从计算机辅助设计(CAD)、计算机辅助制造(CAM)、计算机辅助测试(CAT)和计算机辅助工程(CAE)的概念发展而来的。 EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL 或者Verilog HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。 Verilog HDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 此次课程设计我们运用QuartusⅡ这个软件，使用Verilog HDL语言进行编程。 数字钟是一种用数字电路技术实现时、分、秒计时的钟表。与机械钟相比具有更高的准确性和直观性，具有更长的使用寿命，已得到广泛的使用。数字钟的设计方法有许多种，例如可用中小规模集成电路组成电子钟，也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟，还可以利用单片机来实现电子钟等等。这些方法都各有其特点，其中利用单片机实现的电子钟具有编程灵活，以便于功能的扩展。 本次课程设计要求利用EDA技术，设计一个数码管显示数字钟的样品，数字钟要求具备以下功能： 1、具有时、分、秒，计数显示功能，以24小时循环计时； 2、具有清零，调节小时、分钟功能； 3、具有整点报时功能，整点报时的同时LED花样显示。 第2章电路原理 数码管显示数字钟设计,运用到8位数码管，要求其中6位数码管动态显示，分别显示时、分、秒的计数，同时对时间进行设置，数字钟的总体功能按照要求可以分为基本的数字时钟显示（具有时、分、秒，计数显示功能，以24小时循环计时）、手动校准（具有清零，调节小时、分钟功能）、整点报时、LED灯花样显示
实验四 组合逻辑电路设计（编码器和译码器） 一、【实验目的】 1、 验证编码器、译码器的逻辑功能。 2、 熟悉常用编码器、译码器的逻辑功能。 二、【实验原理】 1.编码器 编码器是组合电路的一部分，就是实现编码操作的电路，编码实际上是和译码相反的过程。按照被编码信号的不同特点和要求，编码也分成三类： （1）二进制编码器：如用门电路构成的4-2线，8-3线编码器等。 （2）二—十进制编码器：将十进制0~9编程BCD 码，如10线十进制-4线BCD 码编码器74LS147等。 （3）优先编码器：如8-3线优先编码器74LS148等。 2.译码器 译码器是组合电路的一部分。所谓译码，就是把代码的特定含义“翻译”出来的过程，而实现译码操作的电路称为译码器。译码器分成三类： （1）二进制译码器：如中规模2-4线译码器74LS139，3-8线译码器74LS138等。 （2）二—十进制译码器：实现各种代码之间的转换，如BCD 码——十进制译码器74LS145等。 （3）显示译码器：用来驱动各种数字显示器，如共阴数码管译码器驱动74LS48，共阳数码管译码驱动74LS47等。 三、【实验内容与步骤】 1.编码器实验 将10—4线（十进制—BCD 码）编码器74LS147集成片插入IC 空插座中，管脚排列如下图4-1所示。按下图4-2接线，其中输入端1~9通过开关接高低电平（开关开为“1”、开关关为“0”），输出Q D 、Q C 、Q B 、Q A 接LED 发光二极管。接通电源，按表输入各逻辑电平，观察输出结果并填入表4-1中。 45678QC QB Ucc NC QD 3 2 1 GND QA 图4-1 74LS147集成芯片管脚分布图
湖南文理学院 课程设计报告 课程名称：通信系统课程设计 专业班级：通信工程11102班09 学生姓名：朱涛 指导教师：侯清莲 完成时间：2014-11-18 报告成绩：
目录 一、设计要求 (1) 二、设计作用与目的 (1) 三、所用设备及软件 (1) 四、卷积码编码的概念 (1) 4.1卷积码的编码描述方法 (1) 4.2 卷积编码 (2) 4.3 卷积码的树状图 (3) 4.4 卷积码的网格图 (3) 五、 EDA设计方法及工具软件QUARTUSⅡ (4) 六、改变卷积编码器的参数仿真以及结论 (4) 6.1 不同回溯长度对卷积编码器性能的影响 (4) 6.2 不同码率对卷积编码器误码性能的影响 (5) 6.3 不同约束长度对卷积编码器的误码性能影响 (6) 七、卷积码编码器的VHDL设计与仿真 (8) 7.1 VHDL设计的优点与设计方法 (8) 7.2 卷积码编码器的VHDL实现 (10) 八、心得体会 (10) 九、参考文献 (11)
卷积编码器的设计 一、设计要求 （1）画出卷积码的原理框图，说明系统中各主要组成部分的功能。 （2）使用EDA技术及VHDL语言对卷积编码器进行设计与仿真并对结果分析。 二、设计作用与目的 （1）巩固加深对通信基本知识分析以及卷积码的掌握，提高综合运用通信知识的能力。（2）掌握采用仿真软件对系统进行仿真分析。 （3）培养学生查阅参考文献，独立思考，设计，钻研电子技术相关问题的能力。 （4）掌握相关电子线路工程技术规范以及常规电子元器件的性能技术指标。 （5）培养严肃认真的工作作风与科学态度，建立严谨的工程技术观念。 （6）了解电气图国家标准，并利用电子CAD等正确绘制电路图。 （7）培养工程实践能力，创新能力与综合设计能力。 三、所用设备及软件 （1）QUARTUSⅡ （2）PC机 四、卷积码编码的概念 4.1卷积码的编码描述方法 编码描述方法有5种：冲激响应描述法、生成矩阵描述法、多项式乘积描述法、状态图描述法和网格图描述法。卷积码的纠错能力随着N的增加而增大，而差错率随着N的增加而指数下降。在编码器复杂性相同的情况下，卷积码的性能优于分组码。分组码有严格的代数结构，但卷积码至今尚未找到如此严密的数学手段。分组码的译码算法可以由其代数特性得到。卷积码虽然可以采用适用于分组码的门限译码（即大数逻辑译码），但性能不如维特比译码和序列译码[2]。 以二元码为例，输入信息序列为u＝(u0，u1，…)，其多项式表示为u(x)＝u0+u1x＋…＋…。编码器的连接可用多项式表示为g (1,1) (x)＝1+x+x2和g(1,2)(x)＝1+x2，称为码的子生 成多项式。它们的系数矢量g (1,1)=(111)和g (1,2) =(101)称作码的子生成元。以子生成多项式 为阵元构成的多项式矩阵G(x)＝[g (1,1)(x),g (1,2) (x)]，称为码的生成多项式矩阵。由生成 元构成的半无限矩阵。
湖南文理学院课程设计报告 课程名称：通信系统课程设计 院部：电气与信息工程学院 专业班级： 学生姓名： 指导教师： 完成时间： 2011 年 12 月 29日 报告成绩：
目录 目录 (2) 摘要 (3) Abstract (4) 一、引言 (5) 1.1设计任务及基本要求 (5) 1.2设计目的 (6) 1.3 设计所用仪器设备.................................................................................. 错误！未定义书签。 二、基本概念 (6) 2.1 卷积码的编码原理 (6) 2.2 卷积码编码描述 (6) 2.3 卷积码译码描述 (6) 三、卷积码的编译码原理 (6) 3.1卷积码的图形描述 (6) 3.1.1 树状图 (8) 3.1.2 网格图 (8) 3.1.3 状态图 (9) 3.2 卷积积码的编码算法 (9) 3.3卷积码的Viterbi译码 (10) 四、卷积码的仿真及性能分析 (12) 4.1 SIMULINK仿真模块 (12) 4.2 卷积码的参数对误码率的影响 (13) 4.2.1 码率对误码性能的影响 (13) 4.2.2 约束长度对误码性能的影响 (15) 4.2.3 回溯长度对卷积码性能的影响 (16) 4.3 仿真分析 (17) 总结 (18) 参考文献： (19)
摘要 卷积码是深度空间通信系统和无线通信系统中常用的一种差错控制编码。在编码过程中,卷积码充分利用了各码字间的相关性。在与分组码同样的码率和设备复杂性的条件下,无论从理论上还是从实践上都证明,卷积码的性能都比分组码具有优势。而且卷积码在实现最佳译码方面也较分组码容易。因此卷积码广泛应用于卫星通信，CDMA数字移动通信等通信系统，是很有前途的一种编码方式。对其进行研究有很大的现实意义。为了解决传统的维特比译码器结构复杂、译码速度慢、消耗资源大的问题，提出一种新型的适用于FPGA 特点，路径存储于译码输出并行工作，同步存储路径矢量和状态矢量的译码器设计方案。该设计方案通过在ISE.2i中仿真验证，译码结果正确，得到编码前的原始码元，速度显著提高，译码器复杂程度明显降低。并在实际的软件无线电通信系统中信道编解码部分得到应用，性能优良。 关键词：卷积码；误码性能；原理
课程设计说明书 课程：EDA技术基础 题目：数字钟的设计 闹钟与整点报时模块 学生姓名：XXX 学号201265110204 班级 :1203班 专业：电子信息与科学 指导教师：XXX 2014年12月20日 长沙理工大学课程设计任务书 物理与电子科学学院电子信息与科学专业1203班姓名王玲课程名称EDA技术基础 题目数字钟的设计
长沙理工大学课程设计成绩评定表
目录 1数字钟设计闹钟模块基本任务要求4 2设计思想4 3简述闹钟模块的输入与输出5 4分进程描述6 5仿真结果与分析7 6简述数字钟的设计总成果10 7总结11 参考文献13 代码附件13
基本任务要求：运用QuartusⅡ13.1软件平台，用VHDL语言描述并设计的闹钟模块满足可调闹钟时间，当时钟时间到达闹钟时间后会响闹铃，（由于实验室权限问题会以FPGA开发板上12个LED灯交替发光来表现）；整点报时过程表现为整点的前十秒内响铃，（以FPGA开发板上一个LED灯交替发光来实现）。 设计思想：闹钟模块要以分频模块、计数器模块和译码显示模块为基础，将闹钟模块分为三个进程，一个进程用来实现调闹钟，一个进程来实现闹响闹钟（即实现LED灯交替发光），另一个进程来是实现整点报时。 （上面截图为数字钟整体编译后的RTL电路的闹钟模块） 简述闹钟模块图的输入与输出：上图中的输入粗黑实线为计数器模块输出的小时、分钟的高低位和秒钟的高位（都用四位的二进制表示）；输出的粗黑实线为定的闹钟时间（包括小时和分钟），将送到译码显示模块显示闹钟时间，闹钟时间与时钟都在FPGA上的数码管显示，用二选一实现交替显示。clk和clk1都是经过分频器分出的不同频率的信号分别用于整点报时的闪灯脉冲与闹钟调时、闹响的闪灯脉冲。
实验九 (2,1,5）卷积码编码译码技术 一、实验目的 1、掌握(2,1,5）卷积码编码译码技术 2、了解纠错编码原理。 二、实验内容 1、(2,1,5）卷积码编码。 2、(2,1,5）卷积码译码。 三、预备知识 1、纠错编码原理。 2、(2,1,5）卷积码的工作原理。 四、实验原理 卷积码是将发送的信息序列通过一个线性的，有限状态的移位寄存器而产生的编码。通常卷积码的编码器由K级（每级K比特）的移位寄存器和n个线性代数函数发生器（这里是模2加法器）组成。 若以（n,k,m）来描述卷积码，其中k为每次输入到卷积编码器的bit数，n 为每个k元组码字对应的卷积码输出n元组码字，m为编码存储度，也就是卷积编码器的k元组的级数，称m+1= K为编码约束度m称为约束长度。卷积码将k 元组输入码元编成n元组输出码元，但k和n通常很小，特别适合以串行形式进行传输，时延小。与分组码不同，卷积码编码生成的n元组元不仅与当前输入的k元组有关，还与前面m-1个输入的k元组有关，编码过程中互相关联的码元个数为n*m。卷积码的纠错性能随m的增加而增大，而差错率随N的增加而指数下降。在编码器复杂性相同的情况下，卷积码的性能优于分组码。 编码器 随着信息序列不断输入，编码器就不断从一个状态转移到另一个状态并同时输出相应的码序列，所以图3所示状态图可以简单直观的描述编码器的编码过程。因此通过状态图很容易给出输入信息序列的编码结果，假定输入序列为110100，首先从零状态开始即图示a状态，由于输入信息为“1”，所以下一状态为b并输出“11”，继续输入信息“1”，由图知下一状态为d、输出“01”……其它输入信息依次类推，按照状态转移路径a->b->d->c->b->c->a输出其对应的编码结果“110101001011”。 译码方法 ⒈代数 代数译码是将卷积码的一个编码约束长度的码段看作是[n0(m+1），k0(m+1)]线性分组码，每次根据（m+1）分支长接收数字，对相应的最早的那个分支上的信息数字进行估计，然后向前推进一个分支。上例中信息序列 =(10111），相应的码序列 c=(11100001100111）。若接收序列R=(10100001110111），先根据R 的前三个分支（101000）和码树中前三个分支长的所有可能的 8条路径(000000…）、（000011…）、（001110…）、（001101…）、（111011…）、（111000…）、（110101…）和（110110…）进行比较，可知（111001）与接收
东北石油大学EDA技术实践课程设计 课程EDA技术实践课程设计 题目24进制计数器 院系电气信息工程学院电气系 专业班级 学生姓名 学生学号 指导教师 年7月25日
EDA技术实践课程设计任务书 课程EDA技术实践课程设计 题目24进制计数器 专业电气工程及其自动化姓名学号 主要内容： 1.熟练掌握Quartus II软件的使用。 2.熟练掌握在QuartusII平台上用原理图或者VHDL语言进行电路设计的方法。 3.学会用例化语句对EDA电路设计中顶层电路进行描述。 基本要求： 1.熟悉仿真开发软件Quartus II的使用； 2.根据功能要求，用原理图或文本输入方式完成设计； 3.用Quartus II做波形仿真调试； 4.下载至EDA试验仪调试设计。 主要参考资料： [1]潘松，黄继业. 《EDA技术实用教程》［M］.北京：科学出版社，2002. [2]卢杰，赖毅. 《VHDL与数字电路设计》［M］.北京：科学出版社，2001. [3]张明. 《Verilog HDL实用教程》［M］.成都：电子科技大学出版社，1999. [4]郑家龙，王小海，章安元.《集成电子技术基础教程》［M］.北京：高等教育出版社，2002. [5]王金明，杨吉斌. 《数字系统设计与Verilog HDL》［M］.北京：电子工业出版社，2002. 完成期限 指导教师 专业负责人 年7 月18日
目录 1设计 (1) 2方案选择与电路原理图的设计 (1) 2.124进制计数器的基本原理 (1) 2.2设计流程图 (1) 2.3原理图 (1) 374LS161元件说明 (2) 3.1 简介 (2) 3.274ls161管脚图与介绍 (2) 3.374ls161功能表 (3) 3.474ls161主要特点 (3) 4设计过程 (4) 4.1新文件的建立 (4) 4.2宏功能模块的使用 (5) 4.3普通元件的添加 (8) 4.4 电路连接 (9) 5功能仿真 (9) 6出现的问题及调试方法 (11) 7总结 (11) 参考文献 (12) 附录VHDL语言编写的该程序清单 (13)
实验三译码器和编码器 一实验目的 1.掌握译码器、编码器的工作原理和特点。 2.熟悉常用译码器、编码器的逻辑功能和它们的典型应用。 二、实验原理和电路 按照逻辑功能的不同特点，常把数字电路分两大类：一类叫做组合逻辑电路，另一类称为时序逻辑电路。组合逻辑电路在任何时刻其输出的稳态值，仅决定于该时刻各个输入信号取值组合的电路。在这种电路中，输入信号作用以前电路所处的状态对输出信号无影响。通常，组合逻辑电路由门电路组成。 组合逻辑电路的分析方法：根据逻辑图进行二步工作： a.根据逻辑图，逐级写出函数表达式。 b.进行化简：用公式法、图形法或真值表进行化简、归纳。 组合逻辑电路的设计方法：就是从给定逻辑要求出发，求出逻辑图。一般分四步进行。 a.分析要求；将问题分析清楚，理清哪些是输入变量，哪些是输出函数。 b.列真值表。 c.进行化简：变量比较少时，用图形法。变量多时，可用公式化简。 d.画逻辑图：按函数要求画逻辑图。 进行前四步工作，设计已基本完成，但还需选择元件——集成电路，进行实验论证。 值得注意的是，这些步骤并不是固定不变的程序，实际设计时，应根据具体情况和问题难易程度进行取舍。 1.译码器 译码器是组合电路的一部分，所谓译码，就是把代码的特定含义“翻译”出来的过程，而实现译码操作的电路称为译码器。译码器分成三类： a.二进制译码器：如中规模2—4线译码器74LS139。，3—8线译码器74LS138等。 b.二—十进制译码器：实现各种代码之间的转换，如BCD码—十进制译码器74LS145等。 c.显示译码器：用来驱动各种数字显示器，如共阴数码管译码驱动74LS48，（74LS248），共阳数码管译码驱动74LS47（74LS247）等。 2.编码器 编码器也是组合电路的一部分。编码器就是实现编码操作的电路，编码实际上是译码相反的过程。按照被编码信号的不同特点和要求，编码器也分成三类： a.二进制编码器：如用门电路构成的4—2线，8—3线编码器等。 b.二—十进制编码器：将十进制的0～9编成BCD码，如：10线十进制—4线BCD码编码器74LS147等。 c.优先编码器：如8—3线优先编码器74LS148等。 三、实验内容及步骤 1.译码器实验 （1）将二进制2-4线译码器74LS139，及二进制3-8译码器74LS138分别插入实验系统IC 空插座中。 按图1.3.1接线，输入G、A、B信号（开关开为“1”、关为“0”），观察LED输出Yo、Y1、Y2、Y3的状态(亮为“1”，灭为“0”)，并将结果填入表1.3.1中。
西南科技大学 方向设计报告 课程名称：通信工程方向设计 设计名称：2/3卷积码编译码器仿真与性能分析 姓名： 学号: 班级： 指导教师： 起止日期：2011.12.12-2012.1.6 西南科技大学信息工程学院制
方向设计任务书 学生班级：学生姓名：学号： 设计名称：2/3卷积码编译码器仿真与性能分析 起止日期：2011.12.12-2012.1.6指导教师： 设计要求： （1）分析2/3卷积码编码器结构； （2）分析2/3卷积码译码的Viterbi算法； （3）基于SIMULINK进行2/3卷积码的纠错性能仿真； 方向设计学生日志 时间设计内容 12.15-12.17 查看题目及设计要求。 12.18-12.23 查阅相关资料，设计方案。 12.23-12.27 编写报告及调试程序。 12.28-12.29 完善修改课程设计报告。 12.30-12.31 答辩。
方向设计考勤表 周星期一星期二星期三星期四星期五 方向设计评语表 指导教师评语： 成绩：指导教师： 年月日
2/3卷积码编译码器仿真与性能分析 摘要： 卷积码是一种性能优越的信道编码。它的编码器和译码器都比较容易实现，同时它具有较强的纠错能力。随着纠错编码理论研究的不断深入，卷积码的实际应用越来越广泛。本文简明地介绍了卷积码的编码原理和Viterbi译码原理。并在SIMULINK模块设计中，完成了对卷积码的编码和译码以及误比特统计整个过程的模块仿真。最后，通过在仿真过程中分别改变卷积码的重要参数来加深理解卷积码的这些参数对卷积码的误码性能的影响。经过仿真和实测，并对测试结果作了分析。 关键词： 卷积码编码器、viterbi译码器、SIMULINK
基于System View的卷积码译码器的设计 摘要本课程设计在SystemView 平台上设计了卷积码译码器，SystemView系统中提供了专门的卷积码编码和译码图符，使用户能快速地建立基于卷积码的仿真系统，本课程设计对(2,1,6)的大数逻辑译码原理，以及维比特译码原理进行了解释，利用SystemView 进行了(2,1,3)卷积码译码器的仿真。系统运行以后将译码后得到的波形与原始的码元输入信号进行比较，系统参数经过修改以后能够正确地将编码后的信号译码为原始的码元。 关键字卷积码译码器，System View，(2,1,3)卷积码译码器 1 引言 卷积码的译码方法主要有两类，代数译码和概率译码。代数译码是根据卷积码的本身编码结构进行译码，译码时不考虑信道的统计特性。概率译码在计算时要考虑信道的统计特性。典型的算法如：最大似然译码、维比特译码、序列译码等。本课程设计利用SystemView 平台进行卷积码译码器的实现，SystemView系统中提供了专门的卷积码编码和译码图符，使用户能快速地建立基于卷积码的仿真系统，本课程设计对(2,1,6)的大数逻辑译码原理，以及维比特译码原理进行了解释，利用System View进行了(2,1,3)卷积码译码仿真，系统参数经过修改以后能够正确地将编码后的信号译码为原始的码元。 1.1 卷积码简介 卷积码也称为连环码是一种非分组码，分组码编码时，先将输入的信息序列分为长度为k的码元的字段，然后按照一定的编码规则，给含k个信息元的段附加上r长的监督元，于是生成n 长的码组。在编码时，各n长码组是分别编码的，各码组之间没有约束关系，因此译码时各码组之间是分别独立进行的。卷积码则不同于此，卷积编码属于信道编码，主要用来纠正码元的随机差错，它是以牺牲效率来换取可靠性的，利用增加监督位，进行检错和纠错。卷积码把k个信息位编成n位，k和n通常很小，特别适宜于串行形式传输，延时小，n个码元与当前段的k个信息位有关，而且与前N-1段的信息有关，编码过程相互关联的码元为Nn个，N或Nn称为卷积码的约束长度，常把卷
E D A技术实践课程设计 --24进制计数器 -CAL-FENGHAI.-(YICAI)-Company One1
东北石油大学EDA技术实践课程设计 年 7月 25日
EDA技术实践课程设计任务书 课程 EDA技术实践课程设计 题目 24进制计数器 专业电气工程及其自动化姓名学号 主要内容： 1.熟练掌握Quartus II软件的使用。 2.熟练掌握在QuartusII平台上用原理图或者VHDL语言进行电路设计的方法。 3.学会用例化语句对EDA电路设计中顶层电路进行描述。 基本要求： 1.熟悉仿真开发软件Quartus II的使用； 2.根据功能要求，用原理图或文本输入方式完成设计； 3.用Quartus II做波形仿真调试； 4.下载至EDA试验仪调试设计。 主要参考资料： [1]潘松，黄继业. 《EDA技术实用教程》［M］.北京：科学出版社，2002. [2]卢杰，赖毅. 《VHDL与数字电路设计》［M］.北京：科学出版社，2001. [3]张明. 《Verilog HDL实用教程》［M］.成都：电子科技大学出版社，1999. [4]郑家龙，王小海，章安元.《集成电子技术基础教程》［M］.北京：高等教育出版社，2002. [5]王金明，杨吉斌. 《数字系统设计与Verilog HDL》［M］.北京：电子工业出版社，2002. 完成期限 指导教师 专业负责人 年 7 月18日
目录 1设计 (1) 2方案选择与电路原理图的设计 (1) 2.124进制计数器的基本原理 (1) 2.2设计流程图 (1) 2.3原理图 (1) 374LS161元件说明 (2) 3.1 简介 (2) 3.274ls161管脚图与介绍 (2) 3.374ls161功能表 (3) 3.474ls161主要特点 (3) 4设计过程 (4) 4.1新文件的建立 (4) 4.2宏功能模块的使用 (5) 4.3普通元件的添加 (8) 4.4 电路连接 (9) 5功能仿真 (9) 6出现的问题及调试方法 (11) 7总结 (11) 参考文献 (12) 附录VHDL语言编写的该程序清单 (13)
课程设计任务书 设计题目1：数码管显示数字钟设计 学生姓名 课程名称EDA技术课程设计专业班级 地点起止时间2017年6月19日— 6月23日 设 计 内 容 硬件设计及样品制作 设计参数1、具有时、分、秒，计数显示功能，以24小时循环计时； 2、具有清零，调节小时、分钟功能； 3、具有整点报时功能，整点报时的同时LED花样显示。 设计进度1.2017年6月19日—20日查阅资料，确定设计方案 2.2017年6月21日—22日程序设计和硬件调试 3.2017年6月23日撰写课程设计报告，答辩 设计成果1. 设计说明书一份（不少于2000字）； 2. 样品一套。 参考资料1.周润景等，基于Quartus II的FPGA/CPLD数字系统设计实例，电子工业 出版社，2010 2.夏宇闻，Verilog数字系统设计教程（第二版），北京航空航天大学出版 社，2014 说明1．本表应在每次实施前由指导教师填写一式2份，审批后所在系（部）和指导教师各留1份。2．多名学生共用一题的，在设计内容、参数、要求等方面应有所区别。3．若填写内容较多可另纸附后。 院（系）分管领导：教研室主任：指导教师： 2017年 6月 23日
EDA技术课程设计报告 目录 第1章引言 (1) 第2章电路原理 (2) 第3章程序设计 (3) 3.1 顶层模块设计 (3) 3.2 时钟分频模块设计 (4) 3.3 按键驱动模块设计 (4) 3.4 时钟计数模块设计 (4) 3.5 整点报时模块 (5) 3.6 LED灯花样显示模块 (7) 3.7 数码管显示模块设计 (7) 第4章调试、测试分析及结果 (10) 4.1 调试 (10) 4.2 测试分析 (10) 4.3 结果 (12) 第5章小结 (13) 参考文献 (14) 附录电路图及程序 (15)
本科生毕业论文（设计） 题目：MATLAB实现卷积码编译码 专业代码： 作者姓名： 学号： 单位： 指导教师： 年月日
目录 前言----------------------------------------------------- 1 1. 纠错码基本理论---------------------------------------- 2 1.1纠错码基本理论 ----------------------------------------------- 2 1.1.1纠错码概念 ------------------------------------------------- 2 1.1.2基本原理和性能参数 ----------------------------------------- 2 1.2几种常用的纠错码 --------------------------------------------- 6 2. 卷积码的基本理论-------------------------------------- 8 2.1卷积码介绍 --------------------------------------------------- 8 2.1.1卷积码的差错控制原理----------------------------------- 8 2.2卷积码编码原理 ---------------------------------------------- 10 2.2.1卷积码解析表示法-------------------------------------- 10 2.2.2卷积码图形表示法-------------------------------------- 11 2.3卷积码译码原理---------------------------------------------- 15 2.3.1卷积码三种译码方式------------------------------------ 15 2.3.2V ITERBI译码原理---------------------------------------- 16 3. 卷积码编译码及MATLAB仿真---------------------------- 18 3.1M ATLAB概述-------------------------------------------------- 18 3.1.1M ATLAB的特点------------------------------------------ 19 3.1.2M ATLAB工具箱和内容------------------------------------ 19 3.2卷积码编码及仿真 -------------------------------------------- 20 3.2.1编码程序 ---------------------------------------------- 20 3.3信道传输过程仿真-------------------------------------------- 21 3.4维特比译码程序及仿真 ---------------------------------------- 22 3.4.1维特比译码算法解析------------------------------------ 23 3.4.2V ITERBI译码程序--------------------------------------- 25 3.4.3 VITERBI译码MATLAB仿真----------------------------------- 28 3.4.4信噪比对卷积码译码性能的影响 -------------------------- 28
五课程设计题目与内容 1. 电子秒表设计 内容及要求： 完成具有多计数功能的秒表，并可将结果逐一显示在7 段数码管上，具体要求如下： (1)输入时钟10khz ，采用Altera EP1C6Q240C8 FPGA ； (2)异步、同步复位，计时精度1ms,最大计时240秒； (3)至少对 6 个目标计时，并可显示于7 段数码管，格式为xxx.yyy ，秒为单位； ( 4)计时值可逐一顺序回显； ( 5)按下一次终止键完成一个对象的计时,计时间隔小于最大计时值； ( 6)完成全部流程：设计规范文档、模块设计、代码输入、功能仿真、约束与综合、布局布线、时序仿真、下载验证等。 进度安排： 本设计持续10天,其中最后一天(依例周五)为答辩时间。 第1-2 天：讲解题目,准备参考资料,检查、调试实验软硬件,进入设计环境,开始设计方案和验证方案的准备； 第3-4 天：完成设计与验证方案,经指导老师验收后进入模块电路设计； 第5-7 天：完成模块电路设计,进行代码输入,并完成代码的初步仿真； 第8-9 天：代码功能仿真正确,约束设计,综合、下载,实现设计目标,并指导老师验收设计；整理设计资料,撰写报告、准备答辩； 第10 天：验收合格后进行答辩。 选题：限2人：共同进行电路和验证方案设计，1人仿真，另1人FPGA实现
2. aval on 总线从接口设计 内容及要求： 实现Altera 的NiosII CPU 外部总线接口电路，完成存储器的读写操作。 (1) CPU采用Altera Nios n； ( 2)接口电路采用同步操作，注意时钟的选择； ( 3)寻址空间0x8000~0x8ffff ，数据总线宽度8 比特； ( 4)存储器的种类为寄存器即可，具有读写功能； ( 5) avalon 总线接口为slave ； (6)下载验证时要和CPU一同实现相应的功能，软件进行读写操作。 进度安排： 本课程设计持续10 天，其中最后一天( (依例周5)为答辩时间。 第1-2 天：讲解题目，准备参考资料，检查、调试实验软硬件，进入设计环境，开始设计方案和验证方案的准备； 第3-4 天：完成设计与验证方案，经指导老师验收后进入模块电路设计； 第5-7 天：完成模块电路设计，进行代码输入，并完成代码的仿真； 第8-9天：约束设计，与CPU集成综合、下载，用c语言实现操作，并指导老师验收设计；整理设计资料，撰写报告、准备答辩； 第10 天：验收合格后进行答辩。 选题：限 2 人：共同进行电路和验证方案设计， 1 人逻辑电路设计与仿真，另1人系统集成及软件代码设计
数字通信原理课程设计报告书
基于matlab的卷积码译码器的仿真设计 ） 1设计目的 卷积码是一种向前纠错控制编码。它将连续的信息比特序列映射为连续的编码器输出符号。这种映射是高度结构化的，使得卷积码的译码方法与分组码译码所采用的方法完全不同。可以验证的是在同样复杂度情况下，卷积码的编码增益要大于分组码的编码增益。对于某个特定的应用，采用分组编码还是采用卷积编码哪一种更好则取决于这一应用的具体情况和进行比较时可用的技术。 本课程设计便是通过Matlab设计一个硬判决维特比译码输出的完整电路，并进行误码率分析。 2设计的主要内容和要求 （1）要求能熟练地运用Matlab技术对卷积码译码器进行仿真。 （2）运用Matlab中Simulink单元来创建信源模块、信道模块、信宿模块、简易译码器模块等，并运用所有设计的模块来进行仿真。 3 设计原理 3.1卷积码 卷积码，又称连环码，是由伊莱亚斯(P.elias)于1955年提出来的一种非分组码。 卷积编码的最佳译码准则为：在给定已知编码结构、信道特性和接收序列的情况下，译码器将把与已经发送的序列最相似的序列作为传送的码字序列的估值。对于二进制对称信道，最相似传送序列就是在汉明距离上与接收序列最近的序列。 卷积码的译码方法有两大类：一类是大数逻辑译码，又称门限译码(硬判决，编者注)；另一种是概率译码(软判决，编者注)，概率译码又分为维特比译码和序列译码两种。门限译码方法是以分组码理论为基础的，其译码设备简单，速度快，但其误码性能要比概率译码法差。
当卷积码的约束长度不太大时，与序列译码相比，维特比译码器比较简单，计算速度快。维特比译码算法是1967年由Viterbi 提出，近年来有大的发展。目前在数字通信的前向纠错系统中用的较多，而且在卫星深空通信中应用更多，该算法在卫星通信中已被采用作为标准技术。 3.2 维特比译码原理 采用概率译码的基本思想是：把已接收序列与所有可能的发送序列做比较，选择其中码距最小的一个序列作为发送序列。如果发送L 组信息比特，那么对于(n,k )卷积码来说，可能发送的序列有2kL 个，计算机或译码器需存储这些序列并进行比较，以找到码距最小的那个序列。当传信率和信息组数L 较大时，使得译码器难以实现。维特比算法则对上述概率译码做了简化，以至成为了一种实用化的概率算法。它并不是在网格图上一次比较所有可能的2kL 条路径(序列)，而是接收一段，计算和比较一段，选择一段最大似然可能的码段，从而达到整个码序列是一个最大似然值得序列。 下面以图3.2.1的(2，1，3)卷积码编码器所编出的码为例，来说明维特比解码的方法和运作过程。为了能说明解码过程，这里给出该码的状态图，如图3.2.2 示。维特比译码需要利用图来说明移码过程。根据卷积码画网格的方法，我们可以画出该码的网格图，如图3.2.3所示。该图设输入信息数目L=5，所以画L+N=8个时间单位，图中分别标以0至7。这里设编码器从a 状态开始运作。该网格图的每一条路径都对应着不同的输入信息序列。由于所有可能输入信息序列共有2kL 个，因而网格图中所有可能的路径也为2kL 条。这里节点a=00，b=01，c=10， b 图3.2.1 (2,1,3)卷积码编码器 图3.2.2 (2,1,3)卷积码状态图
第一章设计内容与设计方案 1.1课程设计内容 控制8个LED进行花样性显示。 设计4种显示模式：s0，从左到右逐个点亮LED；s1，从右到左逐个点亮LED；s2，从两边到中间逐个点亮LED；s3，从中见到两边逐个点亮LED。 4种模式循环切换，复位键（rst）控制系统的运行停止。数码管显示模式编号。 可预置彩灯变换速度，4档快、稍快、中速、慢速，默认工作为中速。 1.2设计方案 在掌握常用数字电路功能和原理的基础上，根据EDA技术课程所学知识，以及平时实验的具体操作内容，利用硬件描述语言HDL，EDA软件QuartusⅡ和硬件平台cycloneⅡFPGA进行一个简单的电子系统设计，本次课程设计采用Verilog HDL硬件描述语言编写控制程序，应用Quartus Ⅱ软件实现仿真测试。采用FPGA芯片对LED灯进行控制，使其达到流水跑马灯显示的效果，LED灯采用共阳极接法，当给它一个低电平时，LED点亮，我们利用移位寄存器使各输出口循环输出高低电平，达到控制的目的。
2.1设计原理及设计流程 本次试验我所完成的内容是跑马灯的设计，下面我简单的进行一下原理的阐述。 跑马灯课程设计的要求是控制8个LED进行花样显示，设计四种显示模块：第一种显示是从左向右逐个点亮LED。第二种显示：从右向左逐个点亮LED。第三种显示：从两边向中间逐个点亮LED。第四种显示：从中间到两边逐个点亮LED。四种显示模式循环切换，并带有一位复位键控制系统的运行停止。为了完成要求的效果显示，由于要求比较简单，所以不用分为很多模块来具体控制，所以我先择利用移位寄存器来完成灯的点亮，我们将LED灯采用共阳极接法，当给于低电平时点亮，那么当我们需要点亮某位LED灯时，只需在该位上赋予低电平即可，比如：如果我们要实现8个数码灯从左到右依次点亮，那么我们就可以给这8个数码灯分别赋值10000000，经过一段时间的延时后再给其赋值01000000，再经过一段时间延时后再给其赋值00100000，依次类推，则最后一种赋值状态为00000001，这样就得到了相应的现象。同理，要实现数码灯从右向左依次点亮，从中间向两端依次点亮，从两端向中间依次点亮都可以采用这样赋值的方法。为了达到四种显示模式循环切换的目的，可以将以上的所有赋值语句以顺序语句的形式置于进程中，这样在完成了一种显示方式后就会自动进入下一种设定好的显示模式，如此反复循环。当需要程序复位时，只需按下rst键即可，程序不管走都那里，执行那条语句，只要确定复位键按下时，程序立刻返回到程序执行语句的第一步，程序接着进行新的循环点亮。