讨论使用D触发器设计一个11001序列检测器，讨论序列可交迭(Overlap)检测和不可交迭检测在设计上的区别，讨论分别采用Mealy机设计和采用Moore机设计的区别，讨论未用状态的处理问题。 【要求】给出电路原理图或HDL代码，要求进行仿真，并给出仿真结果。 1.原件介绍 D触发器（74LS74）、“与”门（74LS08）、“或”门（74LS32）、“非”门（74LS04），集成电路引脚
2.设计思路 根据要求，设计的序列检测器有一个外部输入x和一个外部输出Z。输入和输出的逻辑关系为：当外部输入x第一个为"1"，外部输出Z为"0"；当外部输入x 第二个为"1"，外部输出Z为"0"；当外部输入第三个x为"0"，外部输出Z为"0"，当外部输入第四个x为“0”，外部输出Z为0，当外部输入第五个x为“1”，外部输出Z为“1”。假定有一个外部输入x序列以及外部输出Z为: 输入X 0 1 1 1 0 0 1 0 1 输出Y 0 0 0 0 0 0 1 0 0 要判别序列检测器是否连续接收了"11001"，电路必须用不同的状态记载外部输入x的值。假设电路的初始状态为A，x 输入第一个"1"，检测器状态由A装换到B，用状态B记载检测器接受了"11001"序列的第一个"1"，这时外部输出Z=0；x输入第二个"1"，检测器状态由B装换到C，用状态C 记载检测器接了“11001”序列的第二个"1"，外部输出Z=0；x输入第三个"0"，检测器状态由C装换到D，外部输出Z=0；x输入第四个为“0”，检测器状态由D装换到E，外部输出Z=0；x输入第五个为“1”，检测器状态由E装换到F，外部输出Z=1。然后再根据外部输入及其他情况时的状态转移，写出相应的输出。以上分析了序列检测器工作，由此可画出原始状态图。根据原始状态图可列出原始状态表。 状态转换表 A B D C E F 1\0 1\0 0\0 0\0 1\1 0\0 0\0 1\0 1\0 0\0 0\0
实验五用状态机实现序列检测器的设计 一、实验目的 1.熟悉QuartusⅡ软件应用环境，了解实验流程。 2.编写简单的Verilog代码，并在QuartusⅡ中进行调试和验证，并在EDA6000中下载代 码和验证。 3.掌握用状态机（State Machine）实现序列检测器的设计。 二、实验原理 假设检测器预先已经设定一个8位序列d，那么当由din端口串行输入的一个8位序列，与d完全相同时，检测器输出代码1010，即在试验箱上的LED上显示一个“A”；否则，检测器输出1110，即在试验箱上的LED上显示一个“E”。同时，当清零信号clr有效时，输出为1110。由清零信号clr和输入信号din共同控制状态机的状态变化。 三、实验内容 1、检测一组二进制序列信号，当连续的脉冲信号和预先设定的序列d相同时，显示字符“A”，否则显示“E”。 2、使用工具为译码器建立一个元件符号 3、设计仿真文件，进行验证。 4、编程下载并在实验箱上进行验证。 四、实验步骤 1.新建Verilog工程项目，编写代码并保存至与模块名对应的项目文件夹。 2.编译程序，编译无误后，在【tools】>【netlist viewers】里面选择RTL Viewer，观察电 路结构；在【tools】>【netlist viewers】里面选择State Machine Viewer，查看状态机转换图。 3.新建波形文件进行仿真。保存时要和源程序存放在同一目录下。设置好输入波形参数后， 开始仿真。在仿真后输入输出波形中观察逻辑关系是否正确。 4.将实验箱和PC合理连接起来。打开EDA6000软件，设置好芯片类型为ACEX1K （EP1K30TC144-3），载入模式12。 5.根据EDA6000界面内管脚对应芯片的实际管脚在QUARTUSⅡ里面设定管脚号并检查 无误。 6.将程序下载至FPGA内，并在EDA6000软件界面内进行验证测试。 程序代码 module SCHK(clk,din,clr,d,err); input clk,din,clr; input [7:0]d; output [3:0]err; parameter s0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7,s8=8; reg [8:0]cs,ns; reg [3:0]err; always @(posedge clk or posedge clr) begin if(clr) cs<=s0; else cs<=ns; case (cs) s0:if(din==d[0] ) ns<=s1; else ns<=s0;
二、设计一个1010的序列检测器，检测到1010时输出为“1”否则为“0”，用D触发器实现。 第一步：根据要求进行逻辑抽象，得出电路的原始状态转换图和状态转换表。 取输入数据变量为X，检测的输出变量为Z, 该同步时序逻辑电路的功能是检测输入序列是否为1010，一旦输入序列出现一个1就记下来，因为这个1可能是1010序列的第一个1,；接着看输入是否为0，因为10是序列1010的前两位；其次再看输入是否为1，因为101是1010序列的前三位；最后再输入一个0，输出则为1，因为出现了一个1010序列，泽电路必须记住1,10,101,1010四种输入情况，每一种输入情况应与电路的一个状态相对应。 根据题意，设电路随机的输入和输出序列为： X：0 1 0 1 0 0 0 1 0 1 0 1 0…… Z: 0 0 0 0 1 0 0 0 0 0 1 0 0…… 该电路仅有一个输入端,每个现态有两个可能转移方向,设电路初态为S0，当X=0时，电路仍处在状态S0，当输入一个1以后的状态为S1，输入10以后的状态为S2，输入101以后的状态为S3，输入1010以后的状态为S4。以S n表示电路的现态，S n+1表示电路的次态。 由此得出原始状态转换图和原始状态转换表：
第二步：状态化简： 依据状态等效条件判断得出S0和S4在相同的输入条件下，它们转换到相同的次态去，且有相同的输出，故S0和S4等效，经分析比较，找出最大等效类：{S1}，{S2}，{S3}，{S0，S4}。 由此得出化简的状态转换图和最简状态表： 第三步：状态编码： 最贱状态表共有四种状态，可用两位二进制代码来表示，设状态变量为Q1，Q2，依据状态编码原则，确定S0=00，S1=01，S2=11，S3=10四种状态，其编码后的状态转换图和状态转换表：
m序列Simulink仿真Verilog实现1. 4阶m序列生成器
Simulink模型如下： 其中，可以在Unit Delay属性中设置初始值为1000，由于Unit Delay输出为double，所以要将其转为Boolean以便进行模二加运算，使用XOR实现。
下面分别是最后一级和所有级的输出波形，可以看出，与上面的是一致的。
Verilog实现 `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 11:02:17 05/01/2012 // Design Name: // Module Name: PNcode // Project Name: ////////////////////////////////////////////////////////////////////////////////// module PNcode( clk, rst, PNstate, PNout
); input clk; input rst; output PNstate; output PNout; // PN code n = 4, f(x) = 1 + x + x^4 parameter order = 4; reg PNout = 0; reg [order-1 : 0] PNstate = 0; always @ (posedge clk) if(rst == 1) begin PNout <= 0; PNstate <= 4'b1000; // PN seed = b1000 end else begin PNout <= PNstate[0]; PNstate <= {PNstate[3]+PNstate[0], PNstate[3:1]}; end endmodule 测试文件： `timescale 1ns / 1ps //////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 14:37:43 05/01/2012 // Design Name: PNcode // Module Name: E:/me/CAST/Project/FPGAcomm/PNcode/PNcode_tb.v
综合设计性实验报告 题目： 学生姓名： 学号： 班级： 指导教师： 学期：2010——2011第2学期
目录 一基本知识点 (1) 二实验器件 (1) 三设计思路 (1) 四设计过程 (2) （一）三位二进制减法计数器（无效状态000,001） （二）5 五引脚功能 (9) 六逻辑电路图： (11) 七实验结果波形图 (12) 八设计心得体会 (12)
一基本知识点 1、掌握时序电路的设计方法和步骤 2、掌握触发器的设计与应用 3、掌握移位寄存器的原理与应用 4 熟悉集成电路的引脚排列； 5 掌握芯片的逻辑功能及使用方法； 6 了解序列产生及检测器的组成及工作原理 7 会在EWB软件上进行仿真； 二实验器件 1、移位寄存器74LS194 1片 2、负边沿JK触发器74LS112 1片 3四输入与非门74LS20 1片 4、六输入非门74LS05 1片 5 电源一个 6 地线一个 7 与门，或门，非门若干个 8 时钟脉冲一个 三设计思路 1作原始状态表。根据给定的电路设计条件构成原始状态表和状
态转化图 2状态表的简化。原始状态表通常不是最小化状态表，它往往包括多余的状态，因此必须首先对它进行简化。 3状态分配。即对简化后的状态给以编码。这就要根据状态数确定触发器的数量并对每个状态指定一个二进制数构成的编码。 4根据给定的电路设计条件选择触发器根据 5 作激励函数和输出函数。根据选用的触发器激励表和电路的状态表，综合出电路中各触发器的激励函数和电路的输出函数。 ⑸6画逻辑图，并检查自启动功能 四设计过程 （一）101101001信号发生器的设计 设计一个信号序列发生器，在产生的信号序列中，含有“1011”信号码，要求用一片移位寄存器，生成信号序列“10110100”，其中含有1011码，其设计按以下步骤进行：、、 1本实验所用仪器为移位寄存器74LS194，确定移存器的位数n。因M=9，故n≥4，用74LS194 的四位。 2确定移存器的九个独立状态。将序列码101101001按照每四位一组，划分为九个状态，其迁移关系如下所示： 3作出状态转换表及状态转换图如下：
module m_sequen( clk, rst, m_out ); input clk; input rst; output m_out; reg m_out; reg [7:0] reg_buffer; //-------------feedback--------------// wire feedback = reg_buffer[7] ^ reg_buffer[6] ^ reg_buffer[2] ^ reg_buffer[1] ; //----------initial,linear shifting---------// always @ (posedge clk,negedge rst) begin if(!rst) begin reg_buffer <= 8'b11111111; end else begin reg_buffer[7:0] <= {reg_buffer[6:0],feedback}; end end //-------------check all zero-------------// always @ (posedge clk,negedge rst) begin if(reg_buffer==8'b00000000) begin reg_buffer <= 8'b11111111; end end //----------------output----------------// always @ (posedge clk,negedge rst) begin if(!rst) begin
m_out <= 1'b0; end else begin m_out <= reg_buffer[7]; end end endmodule
Verilog HDV 数字设计与综合 实验报告 微电子0901班 姓名：袁东明 _ 学号：_04094026 一、实验课题： 1.八选一数据选择器 2.四位数据比较器 二、八选一数据选择器Verilog程序： 2.1主程序 module option(a,b,c,d,e,f,g,h,s0,s1,s2,out); input [2:0] a,b,c,d,e,f,g,h; input s0,s1,s2; output [2:0] out; reg [2:0] out; always@(a or b or c or d or e or f or g or h or s0 or s1 or s2) begin case({s0,s1,s2}) 3'd0 : out=a;
3'd1 : out=b; 3'd2 : out=c; 3'd3 : out=d; 3'd4 : out=e; 3'd5 : out=f; 3'd6 : out=g; 3'd7 : out=h; endcase end endmodule 2.2激励程序 module sti; reg [2:0] A,B,C,D,E,F,G,H; reg S0,S1,S2; wire [2:0] OUT; option dtg(A,B,C,D,E,F,G,H,S0,S1,S2,OUT); initial begin A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=0;S2=0; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=0;S2=1; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=1;S2=0; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=1;S2=1; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=1;S1=0;S2=0; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=1;S1=0;S2=1;
第８卷第６期石家庄学院学报Ｖｏｌ．８，Ｎｏ．６２００６年１１月ＪｏｕｒｎａｌｏｆＳｈｉｊｉａｚｈｕａｎｇＵｎｉｖｅｒｓｉｔｙＮｏｖ．２００６序列检测器的一种简化实现算法 李俊红，解建军 （河北师范大学数学与信息科学学院，石家庄０５００１６） 摘要：分析了序列检测器的内部原理，给出它的一种新硬件实现．利用它无需对状态图进行状态化简，极大地简化了时序线路的设计．最后结合具体实例说明了该设计思想的详细步骤和具体实现方法． 关键词：子串；主串；序列检测器 中图分类号：ＴＰ１６文献标识码：Ａ文章编号：１６７３－１９７２（２００６）０６－００６３－０３ １序列检测器原理 序列检测是指将一个指定的序列从数字流中识别出来，或在主串中查询相应子串，一般可以通过软件方法或时序电路即硬件方法实现．有关软件实现方法的研究可参见文献［１］，本文主要针对时序电路进行讨论．用硬件方法实现序列检测器时，检测器中存储模式串，主串可以通过输入端流入检测器［２，３］．在主串的输入过程中，检测器可以动态检测子串．检测器利用时序线路记忆已检测出的有效序列，并与自身所含的模式串进行比对，若检测成功，输出端自动输出成功标记［４］．设计一个“１１１００”序列检测器，当识别到一组序列时，输入一个高电平．由于采用时序线路，主串的内容应每给一个上升沿或下降沿输入一位，具体应视所选触发器类型而定． 我们提出一种新硬件实现方法，在该方法中对每一个状态都根据实际意义给予特殊的含义，具体含义在后面的实例中再加以说明，由于不存在重复状态，故最终的状态图不用化简． 序列检测器的初态是指被检序列的第一位出现前的特定状态，此状态后如果输入的代码对检测有效（即被测序列的第一位），则相应次态为新的状态（第２个状态，它记住了被测序列的第一位），否则相应次态仍为初态．第２个状态是指被检序列的第一位出现后的特定状态，此状态后如果输入的代码对检测有效，（即被测序列的第２位）则相应次态为新的状态（第２个状态，它记住了被测序列的前２位），否则判断最近输入的代码是否是被检序列的第一位，是则相应次态仍为第２个状态，否则相应次态为初态．以次类推，第ｉ个状态记住了被检序列的前ｉ－１位，相应次态确定方法如下： 假设序列长度为ｎ，当ｉ＜ｎ时，如果第ｉ个状态后输入的一位代码是被检序列的第ｉ位，则次态为新的状态（记住了被检序列的前ｉ位），否则次态按如下规则选择：从初态开始输入的ｉ位代码中如果其中的后ｉ－ｊ位为被检序列的前ｉ－ｊ位，则次态为第ｉ－ｊ＋１个状态（ｊ＝１，２，．．．，ｉ－１，找到次态即停止），否则次态为初态．此时所有的外输出均为‘０’． 当ｉ＝ｎ时，第ｎ个状态已经记住了被检序列的前ｎ－１位，此状态后输入的一位代码如果是被检序列的第ｎ位，则外输出为‘１’，否则外输出为‘０’，其次态按如下规则选择：从初态开始输入的ｎ位代码中如果其中的后ｎ－ｊ位为被检序列的前ｎ－ｊ位，则次态为第ｉ－ｊ＋１个状态（ｊ＝１，２，．．．，ｎ－１，找到次态即停止），当ｊ＝ｎ时，次态为初态． 按上述方法构造的原始状态转移图中恰好含ｎ个状态，且每个状态都有确定的含义，避免了其设计过程中，构造原始状态转移图繁杂，化简原始状态转移图麻烦的弊端，设计时既逻辑清晰，又不用化简，从而极大地简化了该类线路的设计． 收稿日期：２００５－１２－０９ 基金项目：河北省石家庄市科学研究与发展计划项目（０５２１３５７０）；河北师范大学青年基金资助（Ｌ２００５Ｑ０２） 作者简介：李俊红（１９７１－），女，山西运城人，河北师范大学数学与信息科学学院讲师，硕士，研究方向：并行逻辑模拟，计算机系统结构．
3级m序列发生器设计方案 图2.2 七位反馈移位移存器 方案一： 根据图2.2的结构模型，对于级数为n=3的m序列，可设置四个寄存器，将寄存器0和寄存器1进行异或运算，把结果赋给寄存器3。然后将寄存器2，1，0右移一位。再将寄存器3赋给寄存器2。这样就不会产生数据覆盖。最后把寄存器0输出。同理可得15位m序列，级数n=4的verilog建模思路。 方案二： 由于7位m序列1110010可用三位二进制7种状态表示，因此可用Moore有限状态机的行为进行建模方法。Moore有限状态机，其输出值只取决于当前状态，与输入值无关。可以通过在always语句块内使用case语句来实现，在每个case分支都应当有输出值及状态转换。设状态A=3'b111,B=3'b011,C=3'b001,D=3'b100,E=3'b010,F=3'b101,G=3'b110;它们的转换关系图如图2.3： 图 2.3 m序列发生器的状态转移图 方案一的程序比方案二简洁，方案二的思路比方案一更明白。二者的各有千秋。
4级m序列及其Manchester编码 module manchester_encodingnew(enc_data,m_test,clk); parameter BYTE_WIDTH=8; input clk; output enc_data; output m_test; reg phase; reg busy; wire clkr; wire enc_data; reg [2:0] bit_count; reg reg_data; reg Data_CLKT,Buff; reg [3:0]m_Buff; assign clkr=clk; initial begin Data_CLKT=0; busy=0; phase=0; bit_count=0; end always@(posedge clkr) begin Data_CLKT=~Data_CLKT; end always@ (posedge clkr) begin phase=~phase; end always@ (posedge clkr) begin if((bit_count==BYTE_WIDTH-1)&&phase) busy=0;
实验三用状态机实现序列检测器的设计 一、实验目的： 用状态机实现序列检测器的设计，并对其进行仿真和硬件测试。 二、原理说明： 序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出a，否则输出b。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新开始检测。例3-1描述的电路完成对序列数"11100101"的。当这一串序列数高位在前（左移）串行进入检测器后，若此数与预置的密码数相同，则输出“a”，否则仍然输出“b”。 【例3-1】 //顶层文件： module XULIEQI(clk,reset,din18,LED7S); input clk; input reset; input [17:0] din18; output [6:0] LED7S; wire [3:0] AB; wire [17:0] din18; xulie u1 (clk, din18, reset, din); schk u2 (din,clk,reset,AB); decl7s u3 (AB,LED7S); endmodule //串行检测： module schk(DIN,CLK,CLR,AB); input DIN,CLK,CLR; output[3:0] AB; reg [3:0] AB; reg [7:0] Q;
parameter idle = 8'b00000000, a = 8'b00000001, b = 8'b00000010, c = 8'b00000100, d = 8'b00001000, e = 8'b00010000, f = 8'b00100000, g = 8'b01000000, h = 8'b10000000; parameter data=8'b11100101; always @(posedge CLK or negedge CLR) if(!CLR) begin Q <= idle; end else begin case(Q) idle: begin if(DIN==data[7]) Q<=a; else Q<=idle; end a: begin if(DIN== data[6]) Q<=b; else Q<=idle; end b: begin if(DIN== data[5]) Q<=c; else Q<=idle; end c: begin if(DIN== data[4]) Q<=d; else Q<=c; end d: begin
电了技术课程设计报告题目: 4 位数值比较器设计 学生姓名: 学生学号: 年级: 专业: 班级: 指导教师:
机械与电气工程学院制 2016年11月 4位数值比较器设计 机械与电气工程学院：自动化专业 1.课程设计的任务与要求 1.1课程设计的任务 采用Multisim 12.0 软件实现4位数值比较器的设计与仿真。 1.2课程设计的要求 （1）设计一个4位数值比较器的电路，对两个4位二进制进行比较。 （2）采用74LS85集成数值比较器。 （3）要有仿真效果及现象或数据分析。 2.四位数值比较器设计方案制定 2.1 四位数值比较器工作的原理 对两个4位二进制数A3A2A1A（与B3B2B1B（进行比较。从A的最高位A3和 B的最高位B3进行比较，如果他们不相等，则该位的比较结果可以作为两数的比较结果。若最高位A3=B3则再比较次高位A2=B2余此类推。如果两数相等，那么，必须将进行到最低位才能得到结果。可以知道： FA>B=FA3>B3+FA3=B3FA2>B2+FA3=B3FA2=B2FA1>B1+FA3=B3FA2=B2FA1=B2FA0 >B0+F A3=B3FA2=B2FA仁B1FA0=B0IA>B （2-1） FA 题目：设计110序列检测器，当输入信号时输 出，否则 一、设计思路 我们采用Moore机完成这个功能。对于触发器的选择，为了简便我们选用D触发器以及基本的门电路完成基本设计。 二、时钟同步状态机 1根据题目要求我们得到下面的状态图 状态表示的意义Q X=0 X=1 输出Z 等待1的出现 A A B 0 出现1 B A C 0 出现11 C D C 0 出现110 D A B 1 * Q 2 转移输出表 01 Q Q输入X 输出Z X=0 X=1 00 00 01 0 01 00 11 0 11 10 11 0 10 00 01 1 01Q Q * * 3 状态图如图： 通过卡诺图化简可得 转移方程： 00111=Q Q Q Q X Q X * * += 输出方程：01 Z Q Q ? = 我们选择D 触发器作为记忆电路部分 由D 触发器的特征方程: Q D * = 得激励方程： 00111D =Q Q Q X D X += 三、V erilog 程序如下： module shiyan2 (clk,x,z); input clk,x; output z; wire[1:0] state; wire[1:0] excite; nextlogic u1(x,state,excite); statememory u2(clk,excite,state); outputlogic u3(state,z); endmodule module statememory (clk,d,q); input clk; input[1:0] d; output[1:0] q; reg[1:0] q; always @ (posedge clk) begin q <= d; end endmodule module nextlogic (x,q,d); input x; input[1:0] q; output[1:0] d; assign d[0]=(q[1]&q[0])|(q[1]&x); assign d[1]=x; endmodule 说明 可控m序列产生器我分成四个小模块来做，M，M1，M2，M3分别对应为：m序列产生器、控制器、码长选择器、码速率选择器。 一、M: m序列产生器 这是该设计的核心部分，原理就是设计一个通用m序列产生子单元，然后由外部选择器来写入码型，码长等参数，加以循环可连接成任意长度的m序列产生器，其子单元结构如下： 如上图，若N=15，就有15个这样的子单元首尾相接。注意：开头和结尾的两个子单元会有所不同，因为首单元需要输入初值，尾单元要进行直通反馈，在程序里请多留意。 图中，主要部件是一个D触发器，Q(N+1)为上一级输出；Q(N)既是本级输出；CP为选择后的时钟脉冲；B(N)为本级参数选择控制；A(N)受控于B(N),决定本级输出Q(N)是否反馈（B(N)为1时反馈）；C（N）为本级反馈；C（N-1）为下一级反馈。具体原理参看m序列组成结构。 此外，本程序还加入了EN(发送控制)、RN(首单元置数)、SEL1(码长选择，即N的选择，N=2-15)、SEL2(码型选择，即正逆码选择)四个控制端，可满足设计要求。OP为码输出端。 二、M1：控制器 控制器主要是将外部的序列发送控制信号STA转换为EN和RN 两个控制信号。其中，EN与STA的波形基本一致，只是它与CP进行了同步处理；RN在EN为‘1’的头一个脉冲周期里置高电平，以达到为序列发生器的首端置数的目的。如果不清楚的话可以看一下它的模拟波形。（注意：STA要采用自锁定开关，高电平有效） 三、M2：码长选择 序列的码长选择既是N值的选择，码长=2**N-1。核心就是一个计数器，可从2计到15。按一次PUSH就可以自动加一（注意：按键建议采用自弹跳按键，如过需要软件清除按键震颤的话，我再做发给你），没有0，1两个状态。如果需要的话还可以扩展7段数码管的接口，以显示N值。 四、M3：码速率选择器 码的传输速率是靠CP来控制的，CP的频率就等于码元速率。这段程序包含一个倍频器，一个5分频的分频器，可把5MHZ的脉冲源CLK扩展成1MHZ和10MHZ。FSEL1、FSLE2、FSEL3分别在选择1、5、10MHZ时为高电平，其余两个为低，建议采用3选1单刀单掷开关。 八位序列检测器设计 摘要:序列检测器多用于通信系统中对禁用码的检测，或者是对所需信号的提取，即一旦检测到所需信号就输出高电平，这在数字通信领域有广泛的应运。本文介绍了一种采用单片PGA 芯片进行脉冲序列检测器的设计方法，主要阐述如何使用新兴的EDA 器件取代传统的电子设计方法，利用FPGA 的可编程性，简洁而又多变的设计方法，缩短了研发周期，同时使设计的电路体积更小功能更强大。本次课程设计设计出能够检测序列“”的序列检测器，并以此来描述序列检测器的设计过程和基于FPGA 的软件仿真。最后通过QuartusII 的波形输出对设计方案进行检测，在硬件调试经检测输出正确设计符合要求。 关键词: VHDL 序列检测QuartusⅡFPGA Abstract：Sequence detector system used for communication on the detection code disabled, or is the extraction of the desired signal, that is, once detected, the required high output signal, which in the broad field of digital communications to be transported. This paper presents a single FPGA chip with the detector pulse sequence design method, mainly on how to us e new device to replace the traditional EDA electronic design, the use of FPGA's programmability, concise and changing the design method shortens the development cycle, while allowing smaller circuit design and more powerful. The curriculum is designed to detect sequence "" sequence detectors, and detector in order to describe the sequence of the design process and FPGA- based software simulation. Finally, the output of the waveform QuartusII design testing, debugging the hardware design has been tested and meet the requirements of the correct output. Keywords：VHDL Sequence detection QuartusⅡFPGA // 可综合模块 // 此模块将signal.v 中产生的indata信号进行编码： // 1 编码成为31位的+M序列；0 编码为-M 序列。 // 其中包括了一个5级的移位寄存器用于产生M序列。 `timescale 1ns/1ns module coder( c lk_1, //数据输入时钟 clk_31, //数据输出时钟 indata, //输入数据 outdata, //输出数据 rst, //启动信号 en); //使能信号 input clk_1,clk_31; input rst,en; input indata; output [1:0] outdata; //输出信号：+1表示代码1 ；-1表示代码0 wire [1:0] outdata; reg indata_buf; //输入积存器 reg [4:0] shift_buf; //M序列产生的5位移位积存器 assign outdata =(en)?(((indata_buf^shift_buf[0])==1)?2'b11:2'b01):2'b00; //当en信号高电 平时， //输入信号为1时产生+M序列 //输入信号为-1时产生-M序列 always@(posedge clk_1) //clk_1信号来临则将输入信号indata积存到indata_buf中 indata_buf <=indata; always@(posedge clk_31) begin if(!rst) shift_buf <=5'b10000; //五位初始为10000 if(en) begin shift_buf[4] <=shift_buf[0]^shift_buf[3]; //5级M序列编码规则 shift_buf[0] <= shift_buf[1]; shift_buf[1] <= shift_buf[2]; shift_buf[2] <= shift_buf[3]; shift_buf[3] <= shift_buf[4]; end end 状态机设计仿真 一、实验例题 设计一个序列检测器电路，检测出串行输入数据data中的二进制序列110，当检测到该序列时，电路输出1 out=；没有检测到该序列时，电路输出0，电路的状态图如1所示： 图1 电路状态转换图 二、实验原理分析 由电路的状态图分析，可列出对应的状态转换表，如图2所示： 图2 状态转换表 +相同，将图1，图2简化可得： 从状态转化表分析可得S3与S0对应的S n1 改进的状态转换表 三、实验任务：依据图1状态图2表，S 存在时，用VerilogHDL设计的参考程序如 3 下： module pulse_check(data,clk,rst,out); input data,clk,rst; output out; reg out; reg[1:0] CST,NST; parameter[1:0] s0=0,s1=1,s2=2,s3=3; always@(posedge clk or negedge rst) if (!rst) CST<=s0;//复位有效，进入下一个状态 else CST<=NST; always@(CST or data) begin case(CST) s0: if(data==1'b1) NST<=s1; else NST<=s0; s1: if(data==1'b1) NST<=s2; else NST<=s0; s2: if(data==1'b0) NST<=s3; else NST<=s2; s3: if(data==1'b0) NST<=s0; else NST<=s1; default: NST<=s0; endcase end always@(CST or data) case(CST) s0:out=1'b0; s1:out=1'b0; s2: if(data==1'b0) out=1'b1; else out=1'b0; s3:out=1'b0; endcase endmodule rst复位信号（低电平有效），clk状态时钟。四：仿真图形 令狐采学创作 电子技术课程设计报告 令狐采学 题目：4位数值比较器设计 学生姓名： 学生学号： 年级： 专业： 班级： 指导教师： 机械与电气工程学院制 2016年11月 4位数值比较器设计 机械与电气工程学院：自动化专业 1.课程设计的任务与要求 1.1 课程设计的任务 采用Multisim 12.0软件实现4位数值比较器的设计与仿真。 1.2 课程设计的要求 （1）设计一个4位数值比较器的电路，对两个4位二进制进行比较。 （2）采用74Ls85集成数值比较器。 （3）要有仿真效果及现象或数据分析。 2.四位数值比较器设计方案制定 2.1 四位数值比较器工作的原理 对两个4位二进制数A3A2A1A0与B3B2B1B0进行比较。从A的最高位A3和B的最高位B3进行比较，如果他们不相等，则该位的比较结果可以作为两数的比较结果。若最高位A3=B3，则再比较次高位A2=B2，余此类推。如果两数相等，那么，必须将进行到最低位才能得到结果。可以知道：FA>B=FA3>B3+FA3=B3FA2>B2+FA3=B3FA2=B2FA1>B1 +FA3=B3FA2=B2FA1=B2FA0>B0+FA3=B3FA2=B2FA1=B1 FA0=B0IA>B （2-1） FA 电子课程设计 ------序列检测器 学院： 专业班级： 姓名: 学号： 指导老师： 2012年12月 目录 一、设计任务与要求 (1) 二、总体框图 (1) 三、选择器件 (1) 四、功能模块 (1) 1、脉冲发生器 (1) 2、序列检测器 (2) 3、分频器 (3) 五、总体设计电路图 (5) 1、总体电路原理图 (5) 2、Q UARATU SII的仿真结果图与分析 (5) 3、管脚分配 (6) 4、E DA实验箱验证 (6) 序列检测器 一、任务与要求 设计一个序列检测器，在上升沿的作用下，输入一组二进制码，与预先设置的吗“11100101”一致时，输出A，不同时则输出B，（在检测过程中，任何一位不相等都将回到初始状态重新开始检测。） 二、总体框图 脉冲发生器：为检测器提供脉冲。 检测器：具有存储功能。 数码显示器：显示输出A或B 方案：设计手动的脉冲发生器为检测器提供脉冲，使其正常工作，然后设计检测器存储的数字为“11100101”再用译码器使其显示在数码管上，这就要求检测器必须记住前一次的正确吗及正确序列，直到在连续的检测中所收到的每一位吗与预置数的对应码相同，否则重新开始检测。 三、选择器件 芯片：EDA实验箱中EP1C12核心板；七段数码管等。 外围电路：将IO_CLK用导线连接到IO3上，将IO9，IO10用导线连接到两个LED灯上，接上电源下载完成即可验证。 四、功能模块 1.脉冲发生器 VHDL程序： LIBRARY ieee; use ieee.std_logic_1164.all; entity pulse is port(pul,M: in std_logic; nq,q: out std_logic --VGA:out std_logic_vector(3 downto 0) ); end pulse; architecture a of pulse is signal temp: std_logic; begin --VGA <= "0001";' q<=temp; nq<=not temp; process(m) 实验六用状态机实现序列检测器的设计 1、实验目的 用状态机实现序列检测器的设计，并对其进行仿真和硬件测试。 2、实验原理 序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新开始检测。例实验六描述的电路完成对序列数"11100101"的。当这一串序列数高位在前（左移）串行进入检测器后，若此数与预置的密码数相同，则输出“A”，否则仍然输出“B”。 【例实验六】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL; ENTITY SCHK IS PORT(DIN,CLK,CLR : IN STD_LOGIC ; --串行输入数据位/工作时钟/复位信号 AB : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); --检测结果输出 END SCHK; ARCHITECTURE behav OF SCHK IS SIGNAL Q : INTEGER RANGE 0 TO 8 ; SIGNAL D : STD_LOGIC_VECTOR(7 DOWNTO 0); --8位待检测预置数 BEGIN D <="11100101"; --8位待检测预置数 PROCESS( CLK, CLR ) BEGIN IF CLR = '1' THEN Q <= 0 ; ELSIF CLK'EVENT AND CLK='1' THEN --时钟到来时，判断并处理当前输入的位 CASE Q IS WHEN 0=> IF DIN = D(7) THEN Q <= 1 ; ELSE Q <= 0 ; END IF ; WHEN 1=> IF DIN = D(6) THEN Q <= 2 ; ELSE Q <= 0 ; END IF ; WHEN 2=> IF DIN = D(5) THEN Q <= 3 ; ELSE Q <= 0 ; END IF ; WHEN 3=> IF DIN = D(4) THEN Q <= 4 ; ELSE Q <= 0 ; END IF ; WHEN 4=> IF DIN = D(3) THEN Q <= 5 ; ELSE Q <= 0 ; END IF ; WHEN 5=> IF DIN = D(2) THEN Q <= 6 ; ELSE Q <= 0 ; END IF ; WHEN 6=> IF DIN = D(1) THEN Q <= 7 ; ELSE Q <= 0 ; END IF ; WHEN 7=> IF DIN = D(0) THEN Q <= 8 ; ELSE Q <= 0 ; END IF ; WHEN OTHERS => Q <= 0 ; END CASE ; END IF ; END PROCESS ; PROCESS( Q ) --检测结果判断输出 BEGIN110序列检测器的设计及仿真实现
基于FPGA的VHDL语言m序列生成详解+源码
8位序列检测器的设计
verilog_m序列代码
状态机设计仿真
位数值比较器设计
课程设计------序列检测器
6实验六 状态机序列检测
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