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第四章 组合逻辑模块及其应用
上一章介绍了组合逻辑电路的分析与设计方法。随着微电子技术的发展，现在许多常用的组合逻辑电路都有现成的集成模块，不需要我们用门电路设计。本章将介绍编码器、译码器、数据选择器、数值比较器、加法器等常用组合逻辑集成器件，重点分析这些器件的逻辑功能、实现原理及应用方法。
4.1 编码器
一． 编码器的基本概念及工作原理
编码——将字母、数字、符号等信息编成一组二进制代码。
例：键控8421BCD 码编码器。
左端的十个按键S 0～S 9代表输入的十个十进制数符号0～9，输入为低电平有效，即某一按键按下，对应的输入信号为0。输出对应的8421码，为4位码，所以有4个输出端A 、B 、C 、D 。
B
C
D
图4.1.1 键控8421BCD 码编码器
由真值表写出各输出的逻辑表达式为：
9898S S S S A =+=
76547654S S S S S S S S B =+++=
76327632S S S S S S S S C =+++= 9753197531S S S S S S S S S S D =++++=
表4.1.1 键控8421BCD 码编码器真值表
画出逻辑图，如图4.1.1所示。
其中GS 为控制使能标志，当按下S 0～S 9任意一个键时，GS =1，表示有信号输入；当S 0～S 9均没按下时，GS =0，表示没有信号输入，此时的输出代码0000为无效代码。
二． 二进制编码器
用n 位二进制代码对2n
个信号进行编码的电路称为二进制编码器。
3位二进制编码器有8个输入端3个输出端，所以常称为8线—3线编码器，其功能真值表见表4.1.2，输入为高电平有效。
表4.1.2 编码器真值表
由真值表写出各输出的逻辑表达式为： 76542I I I I A = 76321I I I I A = 75310I I I I A = 用门电路实现逻辑电路。
A A I 3I 1
I I 17I 4I 6I 0
2I 5
图4.1.2 3位二进制编码器
三． 优先编码器
优先编码器——允许同时输入两个以上的编码信号，编码器给所有的输入信号规定了优先顺序，当多个输入信号同时出现时，只对其中优先级最高的一个进行编码。
74148是一种常用的8线-3线优先编码器。其功能如表4.1.3 所示，其中I 0～I 7为编码输入端，低电平有效。A 0～A 2为编码输出端，也为低电平有效，即反码输出。其他功能：
（1）EI 为使能输入端，低电平有效。
（2）优先顺序为I 7→I 0，即I 7的优先级最高，然后是I 6、I 5、…、I 0。 （3）GS 为编码器的工作标志，低电平有效。 （4）EO 为使能输出端，高电平有效。
表4.1.3 74148优先编码器真值表
其逻辑图如图所示。
7
I EI
I 1I 2I 543I 6I I A A A 0I （a）
图4.1.3 74148优先编码器的逻辑图
四． 编码器的应用 1．编码器的扩展
集成编码器的输入输出端的数目都是一定的，利用编码器的输入使能端EI 、输出使能端EO 和优先编码工作标志GS ，可以扩展编码器的输入输出端。
图4.1.4所示为用两片74148优先编码器串行扩展实现的16线—4线优先编码器。
1X 2X X 560
X 7X X 3X X 4
X 14915X 813X X 10X X 1112X X Y 0Y 1Y 2Y EO
图4.1.4 串行扩展实现的16线—4线优先编码器
它共有16个编码输入端，用X 0～X 15表示；有4个编码输出端，用Y 0～Y 3表示。片1为低位片，其输入端I 0～I 7作为总输入端X 0～X 7；片2为高位片，其输入端I 0～I 7作为总输入端X 8～X 15。两片的输出端A 0、A 1、A 2分别相与，作为总输出端Y 0、Y 1、Y 2，片2的GS 端作为总输出端Y 3。片1的输出使能端EO 作为电路总的输出使能端；片2的输入使能端EI 作为电路总的输入使能端，在本电路中接0，处于允许编码状态。片2的输出使能端EO 接片的输入使能端EI ，控制片1工作。两片的工作标志GS 相与，作为总的工作标志GS 端。
电路的工作原理为：当片2的输入端没有信号输入，即X 8～X 15全为1时，GS 2=1（即Y 3=1），EO 2=0（即EI 1=0），片1处于允许编码状态。设此时X 5=0，则片1的输出为A 2A 1A 0=010，由于片2输出A 2A 1A 0=111，所以总输出Y 3Y 2Y 1Y 0=1010。
当片2有信号输入，EO 2=1（即EI 1=1），片1处于禁止编码状态。设此时X 12=0（即片2的I 4=0），则片2的输出为A 2A 1A 0=011，且GS 2=0。由于片1输出A 2A 1A 0=111，所以总输出Y 3Y 2Y 1Y 0=0011。
2．组成8421BCD 编码器
图4.1.5所示是用74148和门电路组成的8421BCD 编码器，输入仍为低电平有效，输出为8421DCD 码。工作原理为：
当I 9、I 8无输入（即I 9、I 8均为高平）时，与非门G 4的输出Y 3=0，同时使74148的EI =0，允许74148工作，74148对输入I 0～I 7进行编码。如I 5=0，则A 2A 1A 0=010，经门G 1、G 2、G 3处理后，Y 2Y 1Y 0=101，所以总输出Y 3Y 2Y 1Y 0=0101。这正好是5的842lBCD 码。
当I 9或I 8有输入（低电平）时，与非门G 4的输出Y 3=1，同时使74148的EI =1，禁止74148工作，使A 2A 1A 0=111。如果此时I 9=0，总输出Y 3Y 2Y 1Y 0=1001。如果I 8=0，总输出Y 3Y 2Y 1Y 0=1000。正好是9和8的842lBCD 码。
I I 457I 162I I I 0
3I I I 98
I
图4.1.5 74148组成8421BCD 编码器
4.2 译码器
一． 译码器的基本概念及工作原理
译码器——将输入代码转换成特定的输出信号。
假设译码器有n 个输入信号和N 个输出信号，如果N =2n
，就称为全译码器，常见的
全译码器有2线—4线译码器、3线—8线译码器、4线—16线译码器等。如果N ＜2n
，称为部分译码器，如二一十进制译码器（也称作4线—10线译码器）等。
下面以2线—4线译码器为例说明译码器的工作原理和电路结构。 2线—4线译码器的功能如表4.2.1 所示。
表4.2.1 2线—4线译码器功能表
由表4.2.1可写出各输出函数表达式：
B A EI Y =0
B A EI Y =1 B A EI Y =2
AB EI Y =3
用门电路实现2线—4线译码器的逻辑电路如图4.2.1所示。
A B
Y Y Y Y
图4.2.1 2线—4线译码器逻辑图
二． 集成译码器 1.二进制译码器74138
74138是一种典型的二进制译码器，其逻辑图和引脚图如图4.2.2所示。它有3个输入
端A 2、A 1、A 0，8个输出端Y 0~Y 7，所以常称为3线—8线译码器，属于全译码器。输出为低电平有效，G 1、G 2A 和G 2B 为使能输入端。
Y Y Y Y Y Y Y Y A 0A 1A 2
G 1G 2A G 2B
（a）
图4.2.2 74138集成译码器逻辑图 表4.2.2 3线—8线译码器74138功能表
2.8421BCD 译码器7442（自学）
三． 译码器的应用 1．译码器的扩展
利用译码器的使能端可以方便地扩展译码器的容量。图4.2.4所示是将两片74138扩
展为4线—16线译码器。
其工作原理为：当E ＝1时，两个译码器都禁止工作，输出全1；当E ＝0时，译码器工作。这时，如果A 3=0，高位片禁止，低位片工作，输出Y 0～Y 7由输入二进制代码A 2A l A 0决定；如果A 3=1，低位片禁止，高位片工作，输出Y 8～Y 15由输入二进制代码A 2A l A 0决定。从而实现了4线—16线译码器功能。
2A A 0
1A 3
A Y Y Y Y Y Y Y Y 10Y Y Y Y 12Y 13Y 11Y Y
图4.2.4 两片74138扩展为4线—16线译码器
2．实现组合逻辑电路
由于译码器的每个输出端分别与一个最小项相对应，因此辅以适当的门电路，便可实现任何组合逻辑函数。
例4.2.1 试用译码器和门电路实现逻辑函数
AC BC AB L ++=
解：（1）将逻辑函数转换成最小项表达式，再转换成与非—与非形式。
ABC C AB C B A BC A L +++==m 3+m 5+m 6+m 7
=????7653m m m m
（2）该函数有三个变量，所以选用3线—8线译码器74138。
用一片74138加一个与非门就可实现逻辑函数L ，逻辑图如图4.2.5所示。
例4.2.2 某组合逻辑电路的真值表如表4.2.4所示，试用译码器和门电路设计该逻辑电路。
解：（1）写出各输出的最小项表达式，再转换成与非—与非形式。
ABC C B A C B A C B A L +++=74217421m m m m m m m m ???=+++=
C AB C B A BC A F ++=6
53653m m m m m m ??=++=
C AB C B A C B A C B A G +++=6
4206420m m m m m m m m ???=+++=
1G 0A 74138
G 2A 2B 12A G A
Y 1Y Y Y 2Y Y Y 73Y 4560
A
B
C
1
00
L 图4.2.5 例4.2.1逻辑图
（2）选用3线—8线译码器74138。设A =A 2、B =A 1、C =A 0。将L 、F 、G 的逻辑表达式与74138的输出表达式相比较，有：
7421Y Y Y Y L ???= 6
53Y Y Y F ??=
6
420Y Y Y Y G ???=
用一片74138加三个与非门就可实现该组合逻辑电路，逻辑图如图4.2.6所示。
表4.2.4 例4.2.2 的真值表
可见，用译码器实现多输出逻辑函数时，优点更明
显。
3．构成数据分配器
数据分配器——将一路输入数据根据地址选择码分配给多路数据输出中的某一路输出。
它的作用与图4.2.7所示的单刀多掷开关相似。
由于译码器和数据分配器的功能非常接近，所以译码器一个很重要的应用就是构成数据分配器。也正因为如此，市场上没有集成数据分配器产品，只有集成译码器产品。
B
C
1
00
图4.2.6 例4.2.2逻辑图F
G
L
D n位地址选择信号0
D 1D 2D …
n-1数据分配器示意图
图4.2.7数
数据据
输
输出
入
当需要数据分配器时，可以用译码器改接。
例4.2.3 用译码器设计一个“1线-8线”数据分配器。
图4.2.8 用译码器构成数据分配器
四．数字显示译码器
在数字系统中，常常需要将数字、字母、符号等直观地显示出来，供人们读取或监视系统的工作情况。能够显示数字、字母或符号的器件称为数字显示器。
在数字电路中，数字量都是以一定的代码形式出现的，所以这些数字量要先经过译码，才能送到数字显示器去显示。这种能把数字量翻译成数字显示器所能识别的信号的译码器称为数字显示译码器。
常用的数字显示器有多种类型。
按显示方式分，有字型重叠式、点阵式、分段式等。
按发光物质分，有半导体显示器，又称发光二极管(LED)显示器、荧光显示器、液晶显示器、气体放电管显示器等。
目前应用最广泛的是由发光二极管构成的七段数字显示器。 1．七段数字显示器原理
七段数字显示器就是将七个发光二极管（加小数点为八个）按一定的方式排列起来，七段a 、b 、c 、d 、e 、f 、g （小数点DP ）各对应一个发光二极管，利用不同发光段的组合，显示不同的阿拉伯数字。
0Y Y 1Y 23Y 4Y Y 5Y 67Y A A A 2102A G G 12B G 74183D 100D 1
D 2D 3D D 45D D 6
D 7输出据
数数输入
据
地址选择信号d
c DP
C O M
e O M
图4.2.9 七段数字显示器及发光段组合图 （a ）显示器 （b ）段组合图
按内部连接方式不同，七段数字显示器分为共阴极和共阳极两种。
图4.2.10 半导体数字显示器的内部接法 （a ）共阳极接法 （b ）共阴极接法
半导体显示器的优点是工作电压较低（1.5～3V ）、体积小、寿命长、亮度高、响应速度快、工作可靠性高。缺点是工作电流大，每个字段的工作电流
约为10mA 左右。
2．七段显示译码器7448 七段显示译码器7448是一种与共阴极数字显示器配合使用的集成译码器，它的功能是将输入的4位二进制代码转换成显示器所需要的七个段信号a ～g 。
表4.2.6为它的逻辑功能表。 a ～g 为译码输出端。另外，它还有3个控制端：试灯输入端LT 、灭零输入端RBI 、特殊控制端BI /RB O 。其功能为： （1）正常译码显示。LT =1，BI /RBO =1时，对输入为十进制数l ～15的二进制码（0001～1111）进行译码，产生对应的七段显示码。
（2）灭零。当输入RBI =0 ，而输入为0的二进制码0000时，则译码器的a ～g 输出全0，使显示器全灭；只有当RBI =1时，才产生0的七段显示码。所以RBI 称为灭零输入端。 （3）试灯。当LT =0时，无论输入怎样，a ～g 输出全1，数码管七段全亮。由此可以检测显示器七个发光段的好坏。 LT 称为试灯输入端。
（4）特殊控制端BI /RBO 。BI /RBO 可以作输入端，也可以作输出端。
作输入使用时，如果BI =0时，不管其他输入端为何值，a ～g 均输出0，显示器全灭，。因此BI 称为灭灯输入端。
作输出端使用时，受控于RBI 。当RBI =0，输入为0的二进制码0000时，RBO =0，用以指示该片正处于灭零状态。所以，RBO 又称为灭零输出端。
将BI /RBO 和RBI 配合使用，可以实现多位数显示时的“无效0消隐”功能。
在多位十进制数码显示时，整数前和小数后的0是无意义的，称为“无效0”。 在图4.2.12所示的多位数码显示系统中，就可将无效0灭掉。从图中可见，由于整数部分7448除最高位的RBI 接0、最低位的RBI 接1外，其余各位的RBI 均接受高位的RBO
COM
a b c d e f g DP b c d a g
f e 3A A 2A 1A 07448LT
RBI
BI/RBO
输出信号。所以整数部分只有在高位是0，而且被熄灭时，低位才有灭零输入信号。同理，小数部分除最高位的RBI接1、最低位的RBI接0外，其余各位均接受低位的RBO输出信号。所以小数部分只有在低位是0、而且被熄灭时，高位才有灭零输入信号。从而实现了多位十进制数码显示器的“无效0消隐”功能。
表4.2.6 七段显示译码器7448的逻辑功能表
4.3 数据选择器
4.3.1 数据选择器的基本概念及工作原理
数据选择器——根据地址选择码从多路输入数据中选择一路，送到输出。它的作用与图4.3.1所示的单刀多掷开关相似。
常用的数据选择器有4选1、8选1、16选1等多种类型。下面以4选1为例介绍数据选择器的基本功能、工作原理及设计方法。
四选一数据选择器的功能如表4.3.1 所示。
表4.3.1 4选1数据选择器功能表
D 10D Y n位地址选择信号D 2-1数据选择器示意图输
据据
输数数
图4.3.1出入…
n
根据功能表，可写出输出逻辑表达式
G D A A D A A D A A D A A Y ?+++=)(301201101001
由逻辑表达式画出逻辑图如图4.3.2所示。
D A 012
3D
1
0A D D G Y
图4.3.2 4选1数据选择器的逻辑图
二．集成数据选择器
74151是一种典型集成8选1数据选择器，其逻辑图和引脚图如图4.3.3所示。它有8个数据输入端D 0~D 7，3个地址输入端A 2、A 1、A 0，2个互补的输出端Y 和Y ，1个使能输入端G ，使能端G 仍为低电平有效。74151的功能表如表4.3.2所示。
三．数据选择器的应用 1．数据选择器的通道扩展
作为一种集成器件，最大规模的数据选择器是16选1。如果需要更大规模的数据选择器，可进行通道扩展。
用两片74151和3个门电路组成的16选1的数据选择器电路如图4.3.4所示。
Y D 12435D D 2A 3D 0
D D D 13D D 2D D D 14118
19101D D A 615D A A 70
图4.3.4 用两片74151组成的16选1数据选择器的逻辑图
2．实现组合逻辑函数 （1）当逻辑函数的变量个数和数据选择器的地址输入变量个数相同时，可直接用数据选择器来实现逻辑函数。
例4.3.1 试用8选1数据选择器74151实现逻辑函数
AC BC AB L ++=
解法1：①将逻辑函数转换成最小项表达式
ABC C AB C B A BC A L +++==m 3+m 5+m 6+m 7
②将输入变量接至数据选择器的地址输入端，即A =A 2，B =A 1，C =A 0。输出变量接至数据选择器的输出端，即L =Y 。将逻辑函数L 的最小项表达式与74151的功能表相比较，显然，L 式中出现的最小项，对应的数据输入端应接1，L 式中没出现的最小项，对应的数据输入端应接0。即D 3=D 5=D 6=D 7=1；D 0=D 1=D 2=D 4=0。
③画出连线图如图4.3.5所示。
解法2：①作出逻辑函数L 的真值表如表4.3.3所示。
②将输入变量接至数据选择器的地址输入端，即A =A 2，B =A 1，C =A 0。输出变量接至数据选择器的输出端，即L =Y 。将真值表中L 取值为1的最小项所对应的数据输入端接1，L 取值为0的最小项，对应的数据输入端接0。即D 3=D 5=D 6=D 7=1；D 0=D 1=D 2=D 4=0。
③画出连线图如图4.3.5所示。
L 01
图4.3.5 例4.3.1逻辑图
（2）当逻辑函数的变量个数大于数据选择器的地址输入变量个数时，不能用前述的简单办法。应分离出多余的变量，把它们加到适当的数据输入端。
例4.3.2 试用4选1数据选择器实现逻辑函数： AC BC AB L ++= 解：①由于函数L 有三个输入信号A 、B 、C ， 而4选1仅有两个地址端A 1和A 0，所以选A 、B 接到地址输入端，且A =A 1，B =A 0。
②将C 加到适当的数据输入端。 ③画出连线图如图4.3.6所示。
4.4 数值比较器
C
图4.3.6 例4.3.2逻辑图
一． 数值比较器的基本概念及工作原理
数值比较器——对两个位数相同的二进制整数进行数值比较并判定其大小关系。 1．1位数值比较器
1位数值比较器的功能是比较两个1位二进制数A 和B 的大小，比较结果有三种情况，即：A ＞B 、A ＜B 、A ＝B 。其真值表如表4.4.1所示。 由真值表写出逻辑表达式：
F A ＞B =B A F A ＜B =B A
F A ＝B =AB B A
由以上逻辑表达式可画出逻辑图如图4.4.1所示。
表4.4.1 1位数值比较器真值表
2．考虑低位比较结果的多位比较器
1位数值比较器只能对两个1位二进制数进行比较。而实用的比较器一般是多位的，而且考虑低位的比较结果。下面以2位为例讨论这种数值比较器的结构及工作原理。
2位数值比较器的真值表如表4.4.2所示。其中A 1、B 1、A 0、B 0为数值输入端，I A ＞B 、I A ＜B 、
I A ＝B 为级联输入端，是为了实现2位以上数码比较时，输入低位片比较结果而设置的。F A ＞B 、F A ＜B 、F A ＝B 为本位片三种不同比较结果输出端。
表4.4.2 2位数值比较器的真值表
A
B
A＞B F A＞B
F A＞B F 图4.4.1 1位数值比较器的逻辑图
由此可写出如下逻辑表达式：
F A ＞B ＝（A 1＞B 1）+（A 1＝B 1)?(A 0＞B 0）+（A 1＝B 1)?(A 0＝B 0)?I A ＞B F A ＜B ＝（A 1＜B 1＝+（A 1＝B 1）?(A 0＜B 0＝+（A 1＝B 1）?(A 0＝B 0)?I A ＜B
F A ＝B ＝（A 1＝B 1)?(A 0＝B 0)?I A ＝B
根据表达式画出逻辑图如图4.4.2所示。图中用了两个l 位数值比较器，分别比较（A 1、
B 1）和（A 0、B 0），并将比较结果作为中间变量，这样逻辑关系比较明确。
F A ＜B
A ＞B
F A ＝B
F A A F F A B A 1B A
图4.4.2 2位数值比较器逻辑图
三． 集成数值比较器及其应用
1．集成数值比较器7485 7485是典型的集成4位二进制数比较器。其真值表如表4.4.3所示，电路原理与图4.4.2所示的2位二进制数比较器完全一样。
2．集成数值比较器的应用 （1）单片应用。
一片7485可以对两个4位二进制数进行比较，此时级联输入端I A ＞B 、I A ＜B 、I A ＝B 应分别接0、0、1。当参与比较的二进制数少于4位时，高位多余输入端可同时接0或1。 （2）数值比较器的位数扩展。
（a ）串联扩展方式，如图4.4.4所示。
I 0A B A ＞B F A A ＝B 1F A ＜B
A ＜
B 2I A B 332A ＞B
A ＝B
B I B 17485
A 0B 1B 30
0B A 31B A 2A A 2F
A 0
B 0A 1B 1A 2B 2A 3B 3F A ＞B F A ＜B
A ＜B
I A ＞B
I A ＝B
F A ＝B
I 7485（1）
A 0
B 01
A 1
B A 2B 23A 3B A ＞B F A ＜B F I A ＜B A ＞B
I A ＝B F I A ＝B
7485（2）
F A ＞B
F F A ＝B A ＜B 2B B 0A A 32130
1B A A B 6B B 4A A 765745B A A B 0
01
图4.4.4 采用串联方式组成的8位数值比较器
原则上讲，按照上述级联方式可以扩展成任何位数的二进制数比较器。但是，由于 这种级联方式中比较结果是逐级进位的，工作速度较慢。级联芯片数越多，传递时间越长，工作速度越慢。因此，当扩展位数较多时，常采用并联方式。
（b ）并联扩展方式。 图4.4.5所示是采用并联方式用5片7485组成的16位二进制数比较器。将16位按高低位次序分成4组，每组用1片7485进行比较，各组的比较是并行的。将每组的比较结果再经1片7485进行比较后得出比较结果。这样总的传递时间为两倍的7485的延迟时间。若用串联方式，则需要4倍的7485的延迟时间。
A 03A 3A
B 2A B 1B B 0
21I I A＞B
A＞B
I A＞B A＞B F A＞B F 100
7485（4）A A＞B I A＞B A＞B
I B I 331B 0
A A＞
B B 0F A 01A＞B
B 7485（3）12A 0F 20
12B A F 11I 20I 030B A＞B B 2A A＞B B F 1F 01A＞B A B 0A＞B
A＞B
B F A I A＞B A＞B
32B A＞B
I 0
30A＞B A＞B B A 7485（1）I A 3A 7485（2）I 1
A 2
B 1
A A 33A＞
B I I F 1A 2I 0
00B F A A＞B
1A＞B
07485（5）B B A＞B A＞B
F A＞B F F F A＞B A＞B
A＞B 0
A 0B B 4
4A 8
A B 8A 12
B 12
图4.4.5 采用并联方式组成的16位数值比较器
4.5 加法器
一．加法器的基本概念及工作原理
1．半加器
半加器的真值表如表4.5.1所示。表中的A 和B 分别表示被加数和加数输入，S 为本位和输出，C 为向相邻高位的进位输出。由真值表可直接写出输出逻辑函数表达式:
B A B A B A S ⊕=+= AB
C = 可见，可用一个异或门和一个与门组成半加器，如图4.5.1所示。 如果想用与非门组成半加器，则将上式用代数法变换成与非形式： AB B AB A B A B B A A B B A A B A B A B A B A S ?+?=+++=+++=+=)()( AB B AB A ???= AB AB C == 由此画出用与非门组成的半加器。
A
B
S
C
A B
S C
∑
CO
图4.5.2 与非门组成的半加器 图4.5.3 半加器的符号
2．全加器
在多位数加法运算时，除最低位外，其他各位都需要考虑低位送来的进位。全加器就具有这种功能。全加器的真值表如表4.5.2所示。表中的A i 和B i 分别表示被加数和加数输入，C i-1表示来自相邻低位的进位输入。S i 为本位和输出，C i 为向相邻高位的进位输出。
表4.5.2 全加器的真值表
A B
C
S
图4.5.1 由异或门和与门组成的半加器
由真值表直接写出S i 和C
i 的输出逻辑函数表达式，再经代数法化简和转换得：
1i i i 1i i i 1i i i 1i i i i ----+++=C B A C B A C B A C B A S
1i i i 1i i i 1i i i )()(---⊕⊕=⊕+⊕=C B A C B A C B A
1i i i 1i i i 1i i i 1i i i i ----+++=C B A C B A C B A C B A C
1i-i i i i )C (-⊕+=B A B A
根据（4.5.5）和（4.5.6）式画出全加器的逻辑电路如图4.5.4（a ）所示。图4.5.4（b ）所示为全加器的代表符号。
A B C S i i i
i
i-1
C ∑
CO
i i B A C i-1
i
C S i CI
(a)
(b)
图4.5.4 全加器 （a ）逻辑图 （b ）符号
二． 多位数加法器 要进行多位数相加，最简单的方法是将多个全加器进行级联，称为串行进位加法器。图4.5.5所示是4位串行进位加法器，从图中可见，两个4位相加数A 3A 2A 1A 0和B 3B 2B 1B 0的各位同时送到相应全加器的输入端，进位数串行传送。全加器的个数等于相加数的位数。最低位全加器的C i-1端应接0。
B i i-1
C A i i S i C 0-1
0A C B 0
S ∑
01C i-1
S i i A i C C ∑
S B A i B 1
1∑
S 2B 12
C 2i A C A i C S i-1
i i B i-1B S i 3
∑
C B C 3A C 3i 2S i A i C 3
图4.5.5 4位串行进位加法器
串行进位加法器的优点是电路比较简单，缺点是速度比较慢。因为进位信号是串行
第五章 组合逻辑电路典型例题分析 第一部分：例题剖析 例1．求以下电路的输出表达式： 解： 例2．由3线－8线译码器Ｔ4138构成的电路如图所示，请写出输出函数式． 解： Y = AC BC ABC = AC +BC + ABC = C(AB) +CAB = C (AB) T4138的功能表 & & Y 0 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 Y 7 “1” T4138 A B C A 2A 1A 0Ya Yb S 1 S 2 S 30 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 S 1S 2S 31 0 01 0 01 0 01 0 01 0 01 0 01 0 01 0 0 A 2A 1A 0Y 0Y 1Y 2Y 3Y 4Y 5Y 6Y 70 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
例3．分析如图电路，写出输出函数Ｚ的表达式。CC4512为八选一数据选择器。 解： 例4．某组合逻辑电路的真值表如下，试用最少数目的反相器和与非门实现电路。（表中未出现的输入变量状态组合可作为约束项） CC4512的功能表 A ? DIS INH 2A 1A 0Y 1 ?0 1 0 0 0 00 00 00 0 0 0 0 00 0 ?????0 0 00 0 10 1 00 1 11 0 0 1 0 11 1 01 1 1 高阻态 0D 0D 1D 2D 3D 4D 5D 6D 7 Z CC4512 A 0A 1A 2 D 0 D 1 D 2 D 3 D 4 D 5 D 6 D 7 DIS INH D 1 D A B C D Y 0 0 0 0 1 0 0 0 1 00 0 1 0 10 0 1 1 00 1 0 0 0 CD AB 00 01 11 1000 1 0 0 101 0 1 0 1 11 × × × ×10 0 1 × × A B 第一步画卡诺图第三步画逻辑电路图
第六章几种常用的组合逻辑电路 一、填空题 1、（8-1易）组合逻辑电路的特点是：电路在任一时刻输出信号稳态值由决定（a、该时刻电路输入信号；b、信号输入前电路原状态），与无关（a、该时刻电路输入信号；b、信号输入前电路原状态），属于（a、有；b、非）记忆逻辑电路。 2、（8-2易）在数字系统中，将具有某些信息的符号变换成若干位进制代码表示，并赋予每一组代码特定的含义，这个过程叫做，能实现这种 功能的电路称为编码器。一般编码器有n个输入端，m个输出端，若输入低电平有效，则在任意时刻，只有个输入端为0，个输入端为1。对于优先编码器，当输入有多个低电平时，则。 3、（8-3易，中）译码是的逆过程，它将转换成。译码器有多个输入和多个输出端，每输入一组二进制代码，只有个输出端有效。n 个输入端最多可有个输出端。 4、（8-2易）74LS148是一个典型的优先编码器，该电路有个输入端和个输出端，因此，又称为优先编码器。 5、（8-4中）使用共阴接法的LED数码管时，“共”端应接，a~g应接输出有效的显示译码器；使用共阳接法的LED数码管时，“共”端应接，a~g应接输出有效的显示译码器，这样才能显示0~9十个数字。 6、（8-4中）译码显示电路由显示译码器、和组成。 7.（8-4易）译码器分成___________和___________两大类。 8.（8-4中）常用数字显示器有_________,_________________,____________等。 9.（8-4中）荧光数码管工作电压_______，驱动电流______，体积_____，字形清晰美观，稳定可靠，但电源功率消耗______，且机械强度_____。 10．（8-4中）辉光数码管管内充满了_________，当它们被______时，管子就发出辉光。 11.（8-4易）半导体发光二极管数码管（LED）可分成_______，_______两种接法。 12.（8-4中）发光二极管正向工作电压一般为__________。为了防止二极管过电流而损坏，使用时在每个二极管支路中应______________。 13.（8-3中）单片机系统中，片内存储容量不足需要外接存储器芯片时，可用_________作高位地址码。 14.（8-3中）数字系统中要求有一个输入端，多个数据输出端，可用_________输入端作为
I I 4 5 7 I 1 6 2 I I I 0 3 I I I 9 8 I 图 P5.7 图P5.8 第5章 组合逻辑电路应用 习题5 5.1 设计一个10线-4线编码器，输出为8421BCD 码。 5.2 试用2片8线-3线优先编码器74148，设计一个10线-4线优先编码器。连接时允许附加必要的门电路。 5.3 试分析图P5.3所示电路的功能（74148为8线-3线优先编码器）。 5.4 分析图P5.4所示电路的功能。 5.5 用2片3线-8线译码器74138，组成4线-16线译码器。 5.6 某一个8421BCD 码七段荧光数码管译码电路的e 段部分出了故障，为使数码管能正确地显示0～9十种状态，现要求单独设计一个用与非门组成的e 段译码器。已知共阳极数码管如图P5.6所示。 5.7 分析图P5.7所示电路的功能（74148为8线-3线优先编码器）。 5.8 画出用两片4线-16线译码器74154组成5线-32译码器的接线图。图P5.8是74154的符号，S A 和S B 是两个控制端（亦称片选端），译码器工作时应使S A 和S B 同时为低电平，当输入信号A 3A 2A 1A 0为0000到1111共16种状态时，输出端从Y 0到Y 15依次给出低电平输出信号。 图P5. 4 图P5.6 图P5.3
5.9 设计一个编码转换器，将三位2进制码转换为循环码。 5.10 某医院的某层有6个病房和一个大夫值班室，每个病房有一个按扭，在大夫值班室有一个优先编码器电路，该电路可以用数码管显示病房的编码。各个房间按病人病情严重程度不同分类，1号房间病人病情最重，病情按房间号依次降低，6号房间病情最轻。试设计一个呼叫装置，该装置按病人的病情严重程度呼叫大夫，若两个或两个以上的病人同时呼叫大夫，则只显示病情最重病人的呼叫。 5.11 设计一个电话机信号控制电路。电路有I 0（火警）、I 1（盗警）和I 2（日常业务）三种输入信号，通过排队电路分别从Y 0、Y 1、Y 2输出，在同一时间只能有一个信号通过。如果同时有两个以上信号出现时，应首先接通火警信号，其次为盗警信号，最后是日常业务信号。试按照上述轻重缓急设计该信号控制电路。要求用集成门电路7400（每片含4个2输入端与非门）实现。 5.12 试用一片3线-8线译码器T3138，实现下列逻辑函数（可使用必要的门电路）： （1）B A L =1 （2）B A AB L +=2 （3）C B A L ⊕⊕=3 5.13 用4路数据选择器实现下列函数: (1) ∑=)5,4,2,0(),,(1m C B A L (2) ∑= )7,5,3,1(),,(2m C B A L （3）∑=)7,5,2,0(),,(3m C B A L （4）∏= )3,2,0(),,(4M C B A L 5.14 用8路数据选择器实现下列函数： (1) ∑=)15,13,10,8,7,5,2,0(),,,(1m D C B A L (2) ∑= )12,10,9,5,4,3,0(),,,(2m D C B A L (3) C B AB C B A L +=),,(3 5.15 将四选一数据选择器，扩展为16选一数据选择器。 5.16 用3线-8线译码器74138和8选1数据选择器74151和少量与非门实现组合逻辑电路。当控制变量C 2C 1C 0=000时，F=0；C 2C 1C 0=001时，F=ABC ；C 2C 1C 0=010时，F=A+B+C ；C 2C 1C 0=011时，F=ABC ；C 2C 1C 0=100时，F=C B A ++；C 2C 1C 0=101时，F=C B A ⊕⊕；C 2C 1C 0=110时，F=AB+AC+BC ；C 2C 1C 0=111时，F=1。画出电路图。 5.17 分析图P5.17所示电路的工作原理，说明电路的功能。
组合逻辑电路基本概念复习题 填空 1．消除或减弱组合电路中的竞争冒险，常用的方法是发现并消掉互补变量，增加__________，并在输出端并联 。冗余项、电容器 2．要扩展得到1个16-4线编码器，需要 片74LS148。2 3．在组合逻辑电路中，当一个输入信号经过多条路径传递后到达某一逻辑门的输入端时，会有时间先后，这一现象称为_________，由此而产生输出干扰脉冲的现象称为 。 竞争、冒险 4．所谓组合逻辑电路是指：在任何时刻，逻辑电路的输出状态只取决于电路各 的组合，而与电路的 无关。输入状态、原来的状态 5．组合逻辑电路由逻辑门电路组成，不包含任何 ，没有 能力。 记忆元件、记忆 6．常见的中规模组合逻辑器件有 和 等。 编码器、译码器、数据选择器、数值比较器、加法器任选二个。 7．加法器是一种最基本的算术运算电路，其中的半加器是只考虑本位两个二进制数进行相加不考虑 的加法器。低位向本位的进位 8．全半加器既要考虑本位两个二进制数进行相加，还要考虑 的加法器。 低位向本位的进位 9．用全加器组成多位二进制数加法器时，加法器的进位方式通常有、 、 2种。 串行进位、并行进位 10．基本译码器电路除了完成译码功能外，还能实现 和 功能。 逻辑函数发生、多路分配 11．多路分配器可以直接用 来实现。译码器 12．与4位串行进位加法器比较，使用超前进位全加器的目的是 。 提高运算速度 13．在分析门电路组成的组合逻辑电路时，一般需要先根据 写出逻辑表达式。 逻辑电路图 14．数据选择器的功能相当于多个输入的数据数据开关，是指经过选择，把 通道的数据传送到 的公共数据通道上去。多个、唯一 15．数据分配器的功能相当于一个多输出的数据开关，是将 数据源来的数据根据需要，送到 不同的通道上去。经过选择，把通道的数据传送到的公共数据通道上去。 一个、多个 16．加法器的超前进位级联方式，高位的运算不必等低位运算的结果，故提高了 ，但结构比较 。运算速度、复杂 17．加法器串行进位的级联方式由于结构 ，主要用在 数字设备中。 简单、低速 选择 1．比较两个一位二进制数A 和B ，当B A >时输出1=F ，则F 的表达式是（C ）。 A 、A B F = B 、B A F = C 、A F = D 、A F = 2．设计加法器的超前进位是为了（B ）。 A ． 电路简单 B ．每一级运算不需等待进位 C ． 连接方便 D ．使进位运算由低位到高位逐位进行
教案
第四章 组合逻辑电路 ▲4.1 概述 1．逻辑电路的分类 （1）组合逻辑电路（简称组合电路）； （2）时序逻辑电路（简称时序电路）。 2、组合逻辑电路的特点 （1）功能特点：任一时刻的输出状态仅仅取决于同一时刻的输入状态，而与前 一时刻的状态无关。 （2）结构特点：不包含记忆单元，即存储单元。 3、组合逻辑电路的描述 如图所示： 用一组逻辑函数表示为： 4.2组合逻辑电路的分析和设计方法 一、 分析方法 分析就是已知电路的逻辑图，分析电路的逻辑功能。 分析步骤如下： （1）根据已知的逻辑图，从输入到输出逐级写出逻辑函数表达式。 （2）利用公式法或卡诺图法化简逻辑函数表达式（最简与或表达式）。 （3）列真值表。 （4）确定其逻辑功能。 例1、分析下图组合逻辑电路的功能。 解 （1）AC BC AB Y ??= （2）化简：Y=AB+BC+AC & A B B C A C Y && &组合逻辑电路 … …X 1X 2 X n Y 1Y 2 Y m 输入信号 输出信号 ．． ． )X X X (f Y ) X X X (f Y )X X X (f Y n 21n n n 2122n 2111???=???=???=、、、、、、
（3）列真值表： （4）由真值表知： 若输入两个或者两个以上的1，输出Y 为1。 功能：在实际应用中可作为多数表决电路使用。 练习：分析如图所示组合逻辑电路的功能。 ▲二、设计方法 设计就是已知实际逻辑问题，设计实现该功能的最简电路。 设计步骤如下： （1）根据实际逻辑问题进行逻辑抽象，即确定输入、输出变量的个数, 并对 它们进行逻辑赋值(即确定0和1代表的含义)。 （2）根据逻辑功能列出真值表，求出逻辑函数表达式。 （3）选定逻辑器件。 1、若选用SSI （小规模门电路），则化简函数表达式，画出实现电路； 2、若选用MSI （中规模门电路），则变换函数表达式形式，画出实现电路。 例2、有三个班学生上自习，大教室能容纳两个班学生，小教室能容纳一个班学生。设计两个教室是否开灯的逻辑控制电路，用SSI 门电路实现。要求如下： （1）一个班学生上自习， 开小教室的灯。 （2）两个班上自习， 开大教室的灯。 （3）三个班上自习， 两教室均开灯。 解：（1）逻辑抽象： 设输入变量Ａ、Ｂ、Ｃ分别表示三个班学生是否上自习, 1表示上自习, ０表示不上自习； 输出变量Ｙ、 F 分别表示大教室、小教室的灯是否亮, １表示亮, ０表示灭。 （2）列真值表： A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 & & & & A B Y 1 Y 2 Y 3 Y
12- 1 第十章第一节 常见的组合逻辑电路 共4页 《脉冲与数字电路》课程教案 第一节 常见的组合逻辑电路 掌握简单组合逻辑门电路符号和输入/输出关系； 理解加法器、比较器、编码器和译码 器的输入/输出关系。 与非、或非、与或非及异或门电路符号及对应的逻辑函数关系 其它组合逻辑电路的分析 方法 课 型：讲解 教学方法：用图示法表现组合逻辑门电路同基本逻辑门电路之间的联系；用真值表说明 组合逻辑电路 的功能。 教 具：组合逻辑电路教学挂图 时间分配：导入5分，组合逻辑门电路 30分，其它组合逻辑电路 50分（其中，加法器 10分，比较器15分，编码器10分，译码器15分），小结与作业布置 5分。 教学进程： V 导入〉复习： （提问）1、什么是门电路？常用的基本逻辑门电路有哪几种？ 2 、什么是正逻辑和负逻辑？ （引言）用门电路可以组成各种复杂的逻辑电路来模拟不同的逻辑函数关系，这些逻辑电 路分成两大类：组合逻辑电路和时序逻辑电路。 概述：什么是组合逻辑电路？ 电路的输出只与该时刻的输入信号有关，而与电路原来的状态无关； 组合逻辑电路由逻辑门电路组成，且不含任何形式的信号回授（即反馈） 基本逻辑门电路就是最基本的组合逻辑电路。 第一节 常见的组合逻辑电路 一、简单组合逻辑门电路 概述：有与非门、或非门、与或非门和异或门等。 1. 与非门电路 电路符号： 逻辑函数：F = AB 真值表：（略） 2. 或非门电路 序号：12 教学内容: 第十章组合逻辑电路 V 正课＞ 第十章组合逻辑电路 目的与要求: 重点与难点: 1 F A B
电路符号： 逻辑函数：F= A + B 真值表：（略） 3.与或非门电路A B 电路符号: 逻辑函数：F= AB + CD 4.异或门电路 电路符号： A 逻辑函数：F= AB + AB = A ? B （推导逻辑关系）真值表：（略，强调其异或的含义） 二、其它组合逻辑电路 1?加法器 加法器的基础是一位加法器，一位加法器有半加和全加两种。 （1）半加器只实现本位相加（不计算低位向本位的进位，高位进位） 由真值表可知，异或门就能完成半加器功能。 （2）全加器实现本位和低位进位三者相加，并向高位进位（即有 三个输入端，两个输出端） 全加器真值表： 全加器本位和Si和进位G的逻辑表达式： S i = C i-1 ①（A j ① B j） C i = A i B i + C i-1（A i ? B i） 电路实现：S i由两个异或门组成，C i由一个异或门、一个与或非门和一个非门组成。（学生练习）半加器真值表 也不向0 1 1 0 1 1 1 1 全加器的逻辑符号: C i-1 Ai - B i- FA C i C i-1 A i B i S i C i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 全加器真值表 2.比较器 （1）一位同比较器只判断两个一位二进制数是否相等的逻辑电路, 它是多位比较器的
第五章组合逻辑电路 内容提要 【熟悉】组合逻辑电路的特点(功能、结构) 【掌握】组合逻辑电路的一般分析方法和设计方法 【熟悉】常见的五种组合逻辑电路 【掌握】中规模集成组合逻辑电路的应用(扩展与实现组合逻辑函数) 【了解】组合逻辑电路中的竞争和险象 一．一．网上导学 二．二．本章小结 三．三．典型例题 四．四．习题答案 网上导学 一. 一.组合逻辑电路的特点:p123 功能：输出仅取决于该时刻的输入而与电路原状态无关(无记忆功能)； 结构(无记忆元件,无反馈环路). 二. 二.组合逻辑电路的一般分析方法(组合逻辑电路图→求解逻 辑功能): 组合逻辑电路图→列出逻辑函数表达式(迭代法,由输入逐级向后推) →求标准表达式或简化的表达式(转换或化简) →列出相应的真 值表→判断电路功能。例5.2.1(异或门) P124 分析图5.3.3逻辑电路
1.1.迭代法求输出逻辑表达式,如图： 图中,C=B A ,D=AB,用迭代法求出电路输出逻辑表达式 F= 2.列出真值表(表5.2.1, P125) 分析真值表可知该电路是一个异或门 例2. 试分析下面电路 1.由上图可知E=AB，D=AC，G=BC，迭代法得F=E+D+G=AB+AC+BC 2. 列出相应的真值表
由真值表可以看出,该逻辑电路是一个三人多数表决电路。 三. 三. 组合逻辑电路的一般设计方法： 根据设计要求(要实现的逻辑功能)→画出逻辑电路图. 设计要求→列出真值表(确定输入、输出变量及它们的逻辑关系) →化简写出简化的逻辑表达式(→或转换成逻辑器件所需的表达形式)→画出逻辑图。 例5.3.1(多数表决器) P125。 举例：设计一个一位加法器(半加器)电路. 1. 1. 该电路有两个输入An 、Bn 和二个输出Sn 和Cn, An Bn Sn Cn 0 0 0 0 0 1 1 0 1 0 1 0 1 1 1 Sn=Bn An Bn An Bn An ⊕=+,Cn=An*Bn 3. 3. 画出逻辑图 四.组合逻辑电路中的竞争和险象：P126~P129
1.（8-5中）设一位二进制半加器的被加数为A，加数为B，本位之和为S， 向高位进位为C，试根据真值表 1）.写出逻辑表达式 2）.画出其逻辑图。 真值表： 2.（8-5难）设一位二进制全加器的被加数为A i，加数为B i，本位之和为 S i，向高位进位为C i，来自低位的进位为C i-1，根据真值表 1）.写出逻辑表达式 2）.画出其逻辑图。 真值表：
3.（8-1难）分析图示逻辑电路： 1）.列真值表 2）.写出逻辑表达式 3）.说明其逻辑功能。 =++，根据给出的4．（8-3难*）用一个74LS138译码器实现逻辑函数Y ABC ABC ABC 部分逻辑图完成逻辑图的连接。
6.（8-1难）试用2输入与非门和反向器设计一个3输入（I0、I1、I2）、3输出（L0、L1、L2）的信号排队电路。它的功能是：当输入I0为1时，无论I1和I2为1还是0，输出L0为1，L1和L2为0；当I0为0且I1为1，无论I2为1还是0，输出L1为1，其余两个输出为0；当I2为1且I0和I1均为0时，输出L2为1，其余两个输出为0。如I0、I1、I2均为0，则L0、L1、L2也均为0。 1).列真值表 2).写出逻辑表达式 3）.将表达式化成与非式 4）.根据与非式画出逻辑图 7.（8-1难）某个车间有红、黄两个故障指示灯，用来表示3台设备的工作情况。如一台设备出现故障，则黄灯亮；如两台设备出现故障，则红灯亮；如三态设备同时出现故障，则红灯和黄灯都亮。试用与非门和异或门设计一个能实现此要求的逻辑电路。 1).列真值表
2).写出逻辑表达式 3）.根据表达式特点将其化成与非式，或者是异或式 4）.根据化成的表达式画出逻辑图 9.（8-3难）请用3-8线译码器译码器和少量门器件实现逻辑函数 ()()∑=7630,,，，，m A B C F 。
组合逻辑电路的设计 科目数字电子技术班级中二网络 1课程基本 课题组合逻辑电路的设计授课人信息 授课方式多媒体教学授课时间 2教学目的应知：学会一般组合逻辑电路的设计方法应会：组合逻辑电路的简单设计 3重点与难重点：组合逻辑电路的设计步骤 点难点：根据真值表推出逻辑表达式 1 组合逻辑电路的基本特点有那些? (1)组成 : 与门或门与非门或非门 (2)无记忆功能 , 某时刻的输出直接由该时刻电路 的输入状态所决 . 4教学回顾 2 组合逻辑电路的读图有哪几个步骤? 组合逻辑电路 ---- 逻辑表达式 -----最简式------ 真值表 ---- 分析并确定其逻辑功能 3 评析上节布置的练习题（259 页第二题） 1由于分析与设计是逆过程，所以设计方法由复习分析方法自然 引入。 教学方法 2. 设计方法是本节的难点，而组合逻辑电路的设计是基础，所以 5 说明重点讲解组合逻辑电路的设计方法。 3 ．设计方法需要通过一定量的例题说明方法，最后进行归纳总结。
一、复习提问：（播放多媒体课件 ,展示问题） 问题 1：组合逻辑电路的基本特点有那些 ? 问题 2：简述组合逻辑电路的分析的方法？学生思考教师点评：（播放幻灯片 1)并回答问题的实质：逻辑函数表达式的转换。多媒体 二、引入新课： ( 播放背景音乐, 播放幻灯片 2.3) 【方法：从复习组合逻辑电路分析的概念与方法引入，介绍 组合逻辑电路设计的概念、组合逻辑电路设计与组合逻辑电路分 析的关系。】 组合逻辑电路的分析 电路表达式真值表实际功能、作用组合逻辑电路的设 计分析和设计是可逆的过程 【点评：设计是难点，也是重点，是学以致用的关键，而组 合逻辑电路的设计是组合逻辑电路设计的基础。】 三、新课讲授 ( 播放幻灯片 4.5, 由图片文字演示 ) 【方法：借助例题的分析讲解，帮助学生掌握组合逻辑电路 的设计方法，强调实际工作中的设计方法及实际工作中逻辑电路 最简的标准，透过实际工作中逻辑电路最简的概念 , 要求学生掌握电 路设计方案】 1 、设计方法设计过程 (1)分析设计要求，将实际逻辑问题变换成真值表；逐步逐步 (2)由真值表求出逻辑函数表达式；的在黑板 (3)将表达式进行化简或变换，得到最简表达式；上板书 (4)选择器件实现，画逻辑电路图。 注意：实际工作中逻辑电路最简的标准是：所用逻辑门的个 数最少，并且每个门输入端的个数也最少。为了方便，设计中还 应尽量减少门的种类。 2 、例题讲解( 播放幻灯片 6.7) 【目的：通过例 1 学会设计】 【例 1 】设计一个投票表决器 ,3 个投票人分别是 A.B.C, 投票同 意用 1 表示 , 用 0 表示不同意 , 只要两人以上同意才能通过。输 出Y=1 表示通过 ,Y=0 表示不同意。 （1 ）根据逻辑要求列出真值表。
第三章组合逻辑电路 基本知识点 *组合逻辑电路的特点 *组合逻辑电路功能的表示方法及相互转换 *组合逻辑电路的分析方法和设计方法 *常用集成组合逻辑电路的逻辑功能、使用方法和应用举例 *组合逻辑电路中的竞争–冒险现象及消除竞争–冒险现象的常用方法 3.1概述 在数字电路中根据逻辑功能的不同特点，可将其分为两大类：一类是组合逻辑电路，另一类是时序逻辑电路。 组合逻辑电路在逻辑功能上的共同特点是：任意时刻的输出状态仅取决于该时刻的输入状态，与电路原来的状态无关。在电路结构上的特点是：它是由各种门电路组成的，而且只有从输入到输出的通路，没有从输出到输入的反馈回路。由于组合逻辑电路的输出状态与电路的原来状态无关，所以组合逻辑电路是一种无记忆功能的电路。由此可知第二章中介绍的各种门电路都属于组合逻辑电路。 描述一个组合逻辑电路逻辑功能的方法很多，通常有：逻辑函数表达式、真值表、逻辑图、卡诺图、波形图五种。它们各有特点，又相互联系，还可以相互转换。 3. 2逻辑功能各种表示方法的特点及其相互转换 一、逻辑功能各种表示方法的特点 1、逻辑函数表达式 逻辑表达式是用与、或、非等基本运算来表示输入变量和输出函数因果关系的逻辑代数式。其特点是形式简单、书写方便，便于进行运算和转换。但表达式形式不唯一。 2、真值表 真值表是根据给定的逻辑问题，把输入变量的各种取值的组合和对应的输出函数值排列成表格。其特点是：直观、明了，可直接看出输入变量与输出函数各种取值之间的一一对应关系。真值表具有唯一性。 3、逻辑图 逻辑图是用若干基本逻辑符号连接成的电路图。其特点是：与实际使用的器件有着对应关系，比较接近于实际的电路，但它只反映电路的逻辑功能而不反映电气参数和性能。同一种逻辑
第六章组合逻辑电路 一、概述 1、组合逻辑电路的概念 数字电路根据逻辑功能特点的不同分为: 组合逻辑电路：指任何时刻的输出仅取决于该时刻输入信号的组合，而与电路原有的状态无关的电路。 时序逻辑电路：指任何时刻的输出不仅取决于该时刻输入信号的组合，而且与电路原有的状态有关的电路。 2、组合逻辑电路的特点 逻辑功能特点：没有存储和记忆作用。 组成特点：由门电路构成，不含记忆单元，只存在从输入到输出的通路，没有反馈回路。 3、组合逻辑电路的描述 4、组合逻辑电路的分类 按逻辑功能分为：编码器、译码器、加法器、数据选择器等； 按照电路中不同基本元器件分为：COMS、TTL等类型； 按照集成度不同分为：SSI、MSI、LSI、VLSI等。 二、组合逻辑电路的分析与设计方法 1、分析方法 根据给定逻辑电路，找出输出输入间的逻辑关系，从而确定电路的逻辑功能，其基本步骤为： a、根据给定逻辑图写出输出逻辑式，并进行必要的化简； b、列出函数的真值表； c、分析逻辑功能。 2、设计方法 设计思路：分析给定逻辑要求，设计出能实现该功能的组合逻辑电路。 基本步骤：分析设计要求并列出真值表→求最简输出逻辑式→画逻辑图。 首先分析给定问题，弄清楚输入变量和输出变量是哪些，并规定它们的符号与逻辑取值(即规定它们何时取值0 ，何时取值1) 。然后分析输出变量和输入变量间的逻辑关系，列出真值表。根据真值表用代数法或卡诺图法求最简与或式，然后根据题中对门电路类型的要求，将最简与或式变换为与门类型对应的最简式。
三、若干常用的组合逻辑电路 （一）、编码器 把二进制码按一定规律编排，使每组代码具有特定的含义，称为编码。具有编码功能的逻辑电路称为编码器。 n 位二进制代码有n 2种组合，可以表示n 2个信息；要表示N 个信息所需的二进制代码应满足n 2≥ N 。 1、普通编码器 （1）、二进制编码器 将输入信号编成二进制代码的电路。下面以3位二进制编码器为例分析普通编码器的工作原理。 3位二进制编码器的输入为70~I I 共8个输入信号，输出是3位二进制代码012Y Y Y ，因此该电路又称8线-3线编码器。它有以下几个特征： a 、将70~I I 8个输入信号编成二进制代码。 b 、编码器每次只能对一个信号进行编码，不允许两个或两个以上的信号同时有效。 c 、设输入信号高电平有效。 由此可得3位二进制编码器的真值表如右图所示，那么由真值表可知： 765476542I I I I I I I I Y =+++= 763276321I I I I I I I I Y =+++= 753175310I I I I I I I I Y =+++= 进而得到其逻辑电路图如下：
第五章 组合逻辑电路 内容提要 【熟悉】组合逻辑电路的特点(功能、结构) 【掌握】组合逻辑电路的一般分析方法和设计方法 【熟悉】常见的五种组合逻辑电路 【掌握】中规模集成组合逻辑电路的应用(扩展与实现组合逻辑函数) 【了解】组合逻辑电路中的竞争和险象 一．一．网上导学 二．二．本章小结 三．三．典型例题 四．四．习题答案 网上导学 一. 一. 组合逻辑电路的特点:p123 功能：输出仅取决于该时刻的输入而与电路原状态无关(无记忆功能)； 结构(无记忆元件,无反馈环路). 二. 二. 组合逻辑电路的一般分析方法(组合逻辑电路图→求解逻辑功能): 组合逻辑电路图→列出逻辑函数表达式(迭代法,由输入逐级向后推) →求标准表达式或简化的表达式(转换或化简) →列出相应的真值表→判断电路功能。例5.2.1(异或门) P124 分析图5.3.3逻辑电路 1. 1. 迭代法求输出逻辑表达式,如图： 图中,C=B A +,D=AB,用迭代法求出电路输出逻辑表达式 F=B A B A B A B A AB B A AB B A D C +=++=*+=++=+))(()( 2.列出真值表(表5.2.1, P125) 分析真值表可知该电路是一个异或门
例2. 试分析下面电路 1.由上图可知E=AB，D=AC，G=BC，迭代法得F=E+D+G=AB+AC+BC 2. 列出相应的真值表 由真值表可以看出,该逻辑电路是一个三人多数表决电路。 三. 三.组合逻辑电路的一般设计方法： 根据设计要求(要实现的逻辑功能)→画出逻辑电路图. 设计要求→列出真值表(确定输入、输出变量及它们的逻辑关系) →化简写出简化的逻辑表达式(→或转换成逻辑器件所需的表达形式)→画出逻辑图。例5.3.1(多数表决器) P125。 举例：设计一个一位加法器(半加器)电路. 1. 1.该电路有两个输入An、Bn和二个输出Sn和Cn,
实 验 课程名称：数字电子技术基础实验指导老师：樊伟敏成绩：__________________ 实验名称：组合逻辑电路实验实验类型：设计类同组学生姓名：__________ 一、实验目的和要求（必填） 二、实验内容和原理（必填） 三、主要仪器设备（必填） 四、操作方法和实验步骤 五、实验数据记录和处理 六、实验结果与分析（必填） 七、讨论、心得 一．实验目的 1.加深理解全加器和奇偶位判断电路等典型组合逻辑电路的工作原理。 2.熟悉74LS00、74LS11、74LS55等基本门电路的功能及其引脚。 3.掌握组合集成电路元件的功能检查方法。 4.掌握组合逻辑电路的功能测试方法及组合逻辑电路的设计方法。 二、主要仪器设备 74LS00（与非门）74LS55（与或非门）74LS11（与门）导线电源数电综合实验箱 三、实验内容和原理及结果 (一) 一位全加器 1.1实验原理：全加器实现一位二进制数的加法，输入有被加数、加数和来自相邻低位的进位；输出有全加和与向高位的进位。 1.2实验内容：用74LS00与非门和74LS55与或非门设计一个一位全加器电路，并进行功能测试。 1.3设计过程：首先列出真值表，画卡诺图，然后写出全加器的逻辑函数，函数如下： ；；1-i Bi)C (Ai + Bi Ai = Ci 1-Ci Bi Ai = Si ⊕⊕⊕异或门可通过,A Bi Ai AB B +=⊕即一个与非门（74LS00），一个与或非门（74LS55）来实现。 ， ，通过一个与或非门1-i 1-i 1-i Bi)C (Ai + Bi Ai Bi)C (Ai + Bi Ai Bi)C (Ai + Bi Ai = Ci ⊕⊕=⊕用与非门）实现。再取非，即一个非门（ 1.4仿真与实验电路图：仿真与实验电路图如图1所示。 1.5实验数据记录以及实验结果 全加器实验测试结果满足全加器的功能，真值表： 图1
实验报告 课程名称： 数字电子技术实验 指导老师： 成绩：__________________ 实验名称： 组合逻辑电路 实验类型： 设计型实验 同组学生姓名：__________ 一、实验目的和要求（必填） 二、实验内容和原理（必填） 三、主要仪器设备（必填） 四、操作方法和实验步骤 五、实验数据记录和处理 六、实验结果与分析（必填） 七、讨论、心得 一．实验目的和要求 1. 加深理解典型组合逻辑电路的工作原理。 2. 熟悉74LS00、74LS11、74LS55等基本门电路的功能及其引脚。 3. 掌握组合集成电路元件的功能检查方法。 4. 掌握组合逻辑电路的功能测试方法及组合逻辑电路的设计方法。 5. 熟悉全加器和奇偶位判断电路的工作原理。 二．实验内容和原理 组合逻辑电路设计的一般步骤如下： 1．根据给定的功能要求，列出真值表； 2. 求各个输出逻辑函数的最简“与-或”表达式； 3. 将逻辑函数形式变换为设计所要求选用逻辑门的形式； 4. 根据所要求的逻辑门，画出逻辑电路图。 实验内容： 1. 测试与非门74LS00和与或非门74LS55的逻辑功能。 2. 用与非门74LS00和与或非门74LS55设计一个全加器电路，并进行功能测试。 3. 用与非门74LS00和与或非门74LS55设计四位数奇偶位判断电路，并进行功能测试。 三. 主要仪器设备 与非门74LS00，与或非门74LS55，导线，开关，电源、实验箱 四．实验设计与实验结果 1、一位全加器 全加器实现一位二进制数的加法，他由被加数、加数和来自相邻低位的进数相加，输出有全加和与向高位的进位。输入：被加数Ai ，加数Bi ，低位进位Ci-1输出：和Si ，进位Ci 专业： 电子信息工程 姓名： 学号： 日期： 地点： 东三 装 订 线
第8章组合逻辑电路 【课题】 8.1概述 【教学目的】 了解组合逻辑电路和时序逻辑电路的电路结构特点及功能特点。 【教学重点】 1.数字逻辑电路的分类和特点。 2.常用的组合逻辑电路种类。 3.会区分数字逻辑电路的类型。 【教学难点】 区分数字逻辑电路的类型。 【教学方法】 讲授法 【参考教学课时】 1课时 【教学过程】 一、复习提问 1.基本逻辑门电路有哪几种，它们的逻辑功能是什么？ 2.画出与非门逻辑符号并说明其逻辑功能。 二、新授内容 1.组合逻辑电路 （1）特点：数字逻辑电路中输出信号没有反馈到输入端，因此任意时刻的输出信号状态只与当前的输入信号状态有关，而与电路原来的输出状态无关。 （2）电路组成框图：教材图8.1。 2.时序逻辑电路 （1）特点：数字逻辑电路中输出信号部分反馈到输入端，输出信号的状态不但与当前的输入信号状态有关，而且与电路原来的输出状态有关。因此，这种电路有记忆功能。 （2）电路组成框图：教材图8.2。 三、课堂小结 1.组合逻辑电路的特点。
2.时序逻辑电路的特点。 四、课堂思考 P176思考与练习题。 五、课后练习 对逻辑代数作重点复习并预习下节课的内容（8.2组合逻辑电路的分析）。 【课题】 8.2组合逻辑电路的分析 【教学目的】 掌握组合逻辑电路的分析方法和步骤。 【教学重点】 1.组合逻辑电路的分析方法和步骤。 2.会对给定的组合逻辑电路进行功能分析。 【教学难点】 对给定的组合逻辑电路作功能说明，并用文字描述。 【教学方法】 讲授法、练习法 【参考教学课时】 1课时 【教学过程】 一、复习提问 公式化简，用练习的方式进行。 二、新授内容 1．组合逻辑电路的分析步骤。 （1）根据给定的逻辑电路图，推导输出端的逻辑表达式。 （2）化简和变换 （3）列真值表 （4）分析说明 2．组合逻辑电路的分析举例 （1）老师举例讲解 （2）老师举例，学生讨论分析 例1 已知逻辑电路如图8.1所示，试分析其逻辑功能，要求写出分析过程。