集成电路设计考点
1. 填空题
1. NM L和NM H的概念，热电势，D触发器，D锁存器，施密特触发器。
低电平噪声容限：VIL-VOL
高电平噪声容限：VOH-VIH
这一容限值应该大于零
热电势：两种不同的金属相互接触时，其接触端与非接触端的温度若不相等，则在两
种金属之间产生电位差称为热电势。
2. MOS 晶体管动态响应与什么有关？（本征电容P77 ）
MOS 晶体管的动态响应值取决于它充放电这个期间的本征寄生电容和由互连线及负
载引起的额外电容所需要的时间。
本征电容的来源：基本的MOS 结构、沟道电荷以及漏和源反向偏置PN 结的耗尽区。
3. 设计技术（其他考点与这种知识点类似）P147
怎样减小一个门的传播延时：
减小CL:负载电容主要由以下三个主要部分组成：门本身的内部扩散电容、互连线电容和扇出电容。
增加晶体管的宽长比
提高VDD
4. 有比逻辑和无比逻辑。有比逻辑：有比逻辑试图减少实现有一个给定逻辑功能所需要的晶体管数目，但它经
常以降低稳定性和付出额外功耗为代价。
这样的门不是采用有源的下拉和上拉网络的组合，而是由一个实现逻辑功能的下拉网络和一个简
NMOS 单的负载器件组成。
无比逻辑：逻辑电平与器件的相对尺寸无关的门叫做无比逻辑。有比逻辑：
逻辑电平是由组成逻辑的晶体管的相对尺寸决定的。
5. 时序电路的特点：记忆功能的原理：
（a）基本反馈；（b）电容存储电荷。
6. 信号完整性。（电荷分享，泄露）
信号完整性问题：
电荷泄露
电荷分享
电容耦合
时钟馈通
7. 存储器与存储的分类
按存储方式分
随机存储器：任何存储单元的内容都能被随机存取，且存取时间和存储单元的物理位置无关。
顺序存储器：只能按某种顺序来存取，存取时间和存储单元的物理位置有关。
按存储器的读写功能分
只读存储器(ROM):存储的内容是固定不变的，只能读出而不能写入的半导体存储器。
随机读写存储器(RAM):既能读出又能写入的半导体存储器。
按信息的可保存性分
非永久记忆的存储器：断电后信息即消失的存储器。
永久记忆性存储器：断电后仍能保存信息的存储器。
按存储器用途分
根据存储器在计算机系统中所起的作用，可分为主存储器、辅助存储器、高速缓冲存储器、控制存储器等。
1. 简答题
1. 集成电路发展的特点
体积愈来愈小，重量轻，引出线和焊接点少寿命长可靠性高低便于大规模生产工作电
性能好且成本压也越来越低，能耗也变小、集成度愈来愈高。
2. P181 “大扇入时的设计技术”。设计者在进行设计时可以采取多种技术来降低大扇入电路的延时：调整晶
体管尺寸
逐级加大晶体管尺寸
重新安排输入
充足逻辑结构
3. 简述集成电路工艺中典型的光刻步骤及其相互关系。（P28 ）
光刻的步骤：
氧化层
涂光刻胶
光刻机曝光
光刻胶的显影与烘干
酸刻蚀
旋转、清洗与干燥各种工艺加工步骤：（扩散与离子注入、淀积、刻蚀、平面化）去除光刻胶（即“沙洗”）
4. 什么是多晶自对准工艺，有哪些优点？（P32 ）
在掺杂之前形成图形的多晶硅栅实际确定了沟道区的确切位置，从而也确定了源区和漏区的位置，这一过程称为自对准工艺。
优点：它使源和漏这两个区域相对于栅具有非常精确的位置，而且有助于减少晶体管中的寄生电容。
5. CMOS 逻辑门特性：全摆幅、无比性、低输出阻抗、高输入阻抗、无静态功耗、高噪声
6. 伪NMOS 门的优点（100 字）
设计简单、占用面积小、速度快、功耗小
伪NOMS 的显著优点是：减少了晶体管的数目，（由CMOS 的2N 减少为：该门额定输出高电
N+1 )平为Vdd
7. 传输管逻辑的优点是什么？有哪些缺点，解决的办法是什么？优点：通过允许原始输入驱动栅端和源漏端来减
少实现逻辑所需要的晶体管数目，即需要较少的晶体管来实现给定的功能。
表现出较低的开关功率
由于减小了电压的摆幅，传输管需要较少的开关能量来充电一个节点。
缺点：对于一个NMOS 器件，其在传输0 时很有效，但在上拉一个节点至VDD 时性能很差，因为中间有阈值电压将Vth ，即其充点只能到达：VDD-Vth 。
一个纯传输逻辑门是不能使信号再生的。经过许多连续的级后可以看到信号逐渐减
弱。
当输出为高电平时，会消耗静态功率。
解决的方法：可以插入一个CMOS 反相器来弥补。
数集复习笔记 By 潇然名词解释专项 摩尔定律：一个芯片上的晶体管数目大约每十八个月增长一倍。 传播延时：一个门的传播延时t p定义了它对输入端信号变化的响应有多快。它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。 由于一个门对上升和下降输入波形的响应时间不同，所以需定义两个传播延时。 t pLH定义为这个门的输出由低至高翻转的响应时间，而t pHL则为输出由高至低翻转 的响应时间。传播延时t p定义为这两个时间的平均值：t p=(t pLH+t pHL)/2。 设计规则：设计规则是指导版图掩膜设计的对几何尺寸的一组规定。它们包括图形允许的最小宽度以及在同一层和不同层上图形之间最小间距的限制与要求。定义设计规则 的目的是为了能够很容易地把一个电路概念转换成硅上的几何图形。设计规则的 作用就是电路设计者和工艺工程师之间的接口，或者说是他们之间的协议。 速度饱和效应：对于长沟MOS管，载流子满足公式：υ= -μξ(x)。公式表明载流子的速度正比于电场，且这一关系与电场强度值的大小无关。换言之，载流子的迁移率 是一个常数。然而在（水平方向）电场强度很高的情况下，载流子不再符合 这一线性模型。当沿沟道的电场达到某一临界值ξc时，载流子的速度将由于 散射效应（即载流子间的碰撞）而趋于饱和。 时钟抖动：在芯片的某一个给定点上时钟周期发生暂时的变化，即时钟周期在每个不同的周期上可以缩短或加长。 逻辑综合：逻辑综合的任务是产生一个逻辑级模型的结构描述。这一模型可以用许多不同的方式来说明，如状态转移图、状态图、电路图、布尔表达式、真值表或HDL描 述。 噪声容限：为了使一个门的稳定性较好并且对噪声干扰不敏感，应当使“0”和“1”的区间越大越好。一个门对噪声的灵敏度是由低电平噪声容限NM L和高电平噪声容限 NM H来度量的，它们分别量化了合法的“0”和“1”的范围，并确定了噪声的 最大固定阈值： NM L =V IL - V OL NM H =V OH - V IH
第一章 数字集成电路介绍 第一个晶体管，Bell 实验室，1947 第一个集成电路，Jack Kilby ，德州仪器，1958 摩尔定律：1965年，Gordon Moore 预言单个芯片上晶体管的数目每18到24个月翻一番。(随时间呈指数增长) 抽象层次：器件、电路、门、功能模块和系统 抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。这一模型含有用来在下一层次上处理这一模块所需要的所有信息。 固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。 可变成本 （重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率。 一个门对噪声的灵敏度是由噪声容限NM L （低电平噪声容限）和NM H （高电平噪声容限）来度量的。为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。NM H = V OH - V IH NM L = V IL - V OL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。 一个门的VTC 应当具有一个增益绝对值大于1的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。 理想数字门 特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。 传播延时、上升和下降时间的定义 传播延时tp 定义了它对输入端信号变化的响应有多快。它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。 上升和下降时间定义为在波形的10%和90%之间。 对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。功耗-延时积(PDP)----门的每次开关事件所消耗的能量。 一个理想的门应当快速且几乎不消耗能量，所以最后的质量评价为。能量-延时积(EDP) = 功耗-延时积2 。 第三章、第四章CMOS 器件 手工分析模型 ()0 12' 2 min min ≥???? ??=GT DS GT D V V V V V L W K I 若＋－λ ()DSAT DS GT V V V V ,,m in min ＝ 寄生简化：当导线很短，导线的截面很大时或当 所采用的互连材料电阻率很低时，电感的影响可 以忽略：如果导线的电阻很大(例如截面很小的长 铝导线的情形)；外加信号的上升和下降时间很慢。 当导线很短，导线的截面很大时或当所采用的互 连材料电阻率很低时，采用只含电容的模型。 当相邻导线间的间距很大时或当导线只在一段很短的距离上靠近在一起时：导线相互间的电容可 以被忽略，并且所有的寄生电容都可以模拟成接 地电容。 平行板电容：导线的宽度明显大于绝缘材料的厚 度。 边缘场电容：这一模型把导线电容分成两部分： 一个平板电容以及一个边缘电容，后者模拟成一 条圆柱形导线，其直径等于该导线的厚度。 多层互连结构：每条导线并不只是与接地的衬底 耦合（接地电容），而且也与处在同一层及处在相邻层上的邻近导线耦合（连线间电容）。总之，再多层互连结构中导线间的电容已成为主要因素。这一效应对于在较高互连层中的导线尤为显著，因为这些导线离衬底更远。 例4.5与4.8表格 电压范围 集总RC 网络 分布RC 网络 0 → 50%(t p ) 0.69 RC 0.38 RC 0 → 63%(τ) RC 0.5 RC 10% → 90%(t r ) 2.2 RC 0.9 RC 0 → 90% 2.3 RC 1.0 RC 例4.1 金属导线电容 考虑一条布置在第一层铝上的10cm 长，1μm 宽的铝线，计算总的电容值。 平面(平行板)电容： ( 0.1×106 μm2 )×30aF/μm2 = 3pF 边缘电容： 2×( 0.1×106 μm )×40aF/μm = 8pF 总电容： 11pF 现假设第二条导线布置在第一条旁边，它们之间只相隔最小允许的距离，计算其耦合电 容。 耦合电容： C inter = ( 0.1×106 μm )×95 aF/μm2 = 9.5pF 材料选择：对于长互连线，铝是优先考虑的材料；多晶应当只用于局部互连；避免采用扩散导线；先进的工艺也提供硅化的多晶和扩散层 接触电阻：布线层之间的转接将给导线带来额外的电阻。 布线策略：尽可能地使信号线保持在同一层上并避免过多的接触或通孔；使接触孔较大可以降低接触电阻(电流集聚在实际中将限制接触孔的最大尺寸)。 采电流集聚限制R C , (最小尺寸)：金属或多晶至n+、p+以及金属至多晶为 5 ~ 20 Ω ；通孔(金属至金属接触)为1 ~ 5 Ω 。 例4.2 金属线的电阻 考虑一条布置在第一层铝上的10cm 长，1μm 宽的铝线。假设铝层的薄层电阻为0.075Ω/□，计算导线的总电阻： R wire ＝0.075Ω/□?(0.1?106 μm)/(1μm)＝7.5k Ω 例4.5 导线的集总电容模型 假设电源内阻为10k Ω的一个驱动器，用来驱动一条10cm 长，1μm 宽的Al1导线。 电压范围 集总RC 网络 分布RC 网络 0 → 50%(t p ) 0.69 RC 0.38 RC 0 → 63%(τ) RC 0.5 RC 10% → 90%(t r ) 2.2 RC 0.9 RC 0 → 90% 2.3 RC 1.0 RC 使用集总电容模型，源电阻R Driver ＝10 k Ω，总的集总电容C lumped ＝11 pF t 50% = 0.69 ? 10 k Ω ? 11pF = 76 ns t 90% = 2.2 ? 10 k Ω ? 11pF = 242 ns 例4.6 树结构网络的RC 延时 节点i 的Elmore 延时： τDi = R 1C 1 + R 1C 2 + (R 1+R 3) C 3 + (R 1+R 3) C 4 + (R 1+R 3+R i ) C i 例4.7 电阻-电容导线的时间常数 总长为L 的导线被分隔成完全相同的N 段，每段的长度为L/N 。因此每段的电阻和电容分别为rL/N 和cL/N R (= rL) 和C (= cL) 是这条导线总的集总电阻和电容()()()N N RC N N N rcL Nrc rc rc N L DN 2121 (22) 22 +=+=+++?? ? ??=τ 结论：当N 值很大时，该模型趋于分布式rc 线;一条导线的延时是它长度L 的二次函数;分布rc 线的延时是按集总RC 模型预测的延时的一半. 2 rcL 22＝RC DN = τ 例4.8 铝线的RC 延时.考虑长10cm 宽、1μm 的Al1导线,使用分布RC 模型，c = 110 aF/μm 和r = 0.075 Ω/μm t p = 0.38?RC = 0.38 ? (0.075 Ω/μm) ? (110 aF/μm) ? (105 μm)2 = 31.4 ns Poly ：t p = 0.38 ? (150 Ω/μm) ? (88+2?54 aF/μm) ? (105 μm)2 = 112 μs Al5： t p = 0.38 ? (0.0375 Ω/μm) ? (5.2+2?12 aF/μm) ? (105 μm)2 = 4.2 ns 例4.9 RC 与集总C 假设驱动门被模拟成一个电压源，它具有一定大小的电源内阻R s 。 应用Elmore 公式，总传播延时： τD = R s C w + (R w C w )/2 = R s C w + 0.5r w c w L 2 及 t p = 0.69 R s C w + 0.38 R w C w 其中，R w = r w L ，C w = c w L 假设一个电源内阻为1k Ω的驱动器驱动一条1μm 宽的Al1导线，此时L crit 为2.67cm 第五章CMOS 反相器 静态CMOS 的重要特性：电压摆幅等于电源电压 → 高噪声容限。逻辑电平与器件的相对尺寸无关 → 晶体管可以采用最小尺寸 → 无比逻辑。稳态时在输出和V dd 或GND 之间总存在一条具有有限电阻的通路 → 低输出阻抗 (k Ω) 。输入阻抗较高 (MOS 管的栅实际上是一个完全的绝缘体) → 稳态输入电流几乎为0。在稳态工作情况下电源线和地线之间没有直接的通路(即此时输入和输出保持不变) → 没有静态功率。传播延时是晶体管负载电容和电阻的函数。 门的响应时间是由通过电阻R p 充电电容C L (电阻R n 放电电容C L )所需要的时间决定的 。 开关阈值V M 定义为V in = V out 的点(在此区域由于V DS = V GS ，PMOS 和NMOS 总是饱和的) r 是什么：开关阈值取决于比值r ，它是PMOS 和NMOS 管相对驱动强度的比 DSATn n DSATp p DD M V k V k V V ＝ ，r r 1r +≈ 一般希望V M = V DD /2 (可以使高低噪声容限具有相近的值)，为此要求 r ≈ 1 例5.1 CMOS 反相器的开关阈值 通用0.25μm CMOS 工艺实现的一个CMOS 反相器的开关阈值处于电源电压的中点处。 所用工艺参数见表3.2。假设V DD = 2.5V ，最小尺寸器件的宽长比(W/L)n 为1.5 ()()()()()()()() V V L W V V V V k V V V V k L W L W M p DSATp Tp M DSATp p DSATn Tn M DSATn n n p 25.125.55.15.35.320.14.025.1263.043.025.10.163.01030101152266==?==----?-???----=－－－＝ 分析： V M 对于器件比值的变化相对来说是不敏感 的。将比值设为3、2.5和2，产生的V M 分别为 1.22V 、1.18V 和 1.13V ，因此使PMOS 管的宽度小于完全对称所要求的值是可以接受的。 增加PMOS 或NMOS 宽度使V M 移向V DD 或GND 。不对称的传输特性实际上在某些设计中是所希望的。 噪声容限：根据定义，V IH 和V IL 是dV out /dV in = -1(= 增益)时反相器的工作点 逐段线性近似V IH = V M - V M /g V IL = V M + (V DD - V M )/g 过渡区可以近似为一段直线，其增益等于 在开关阈值V M 处的增益g 。它与V OH 及V OL 线的交点 用来定义V IH 和V IL 。点。
浙江工业大学 / 学年第一学期 《数字电路和数字逻辑》期终考试试卷 A 姓名 学号 班级 任课教师 一、填空题（本大题共10小题，每空格1分，共10分） 请在每小题的空格中填上正确答案。错填、不填均无分。 1．十进制数（68）10对应的二进制数等于 ； 2．描述组合逻辑电路逻辑功能的方法有真值表、逻辑函数、卡诺图、逻辑电路图、波形图和硬件描述语言（HDL ）法等，其中 描述法是基础且最直接。 3．1 A ⊕可以简化为 。 4．图1所示逻辑电路对应的逻辑函数L 等于 。 A B L ≥1 & C Y C 图1 图2 5．如图2所示，当输入C 是（高电平，低电平） 时，AB Y =。 6．两输入端TTL 与非门的输出逻辑函数AB Z =，当A =B =1时，输出低电平且V Z =0.3V ，当该与非门加上负载后，输出电压将(增大，减小) 。 7．Moore 型时序电路和Mealy 型时序电路相比， 型电路的抗干扰能力更强。 8．与同步时序电路相比，异步时序电路的最大缺陷是会产生 状态。 9．JK 触发器的功能有置0、置1、保持和 。 10．现有容量为210×4位的SRAM2114，若要将其容量扩展成211×8位，则需要 片这样 的RAM 。 二、选择题（本大题共10小题，每小题2分，共20分） 在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号内。错选、多选或未选均无分。 11．十进制数（172）10对应的8421BCD 编码是 。 【 】 A ．（1111010）8421BCD B ．（10111010）8421BCD C ．（000101110010）8421BC D D ．（101110010）8421BCD 12．逻辑函数AC B A C B A Z +=),,(包含 个最小项。 【 】
《数字集成电路设计》复习提纲(1-7章) 2011-12 1. 数字集成电路的成本包括哪几部分？ ● NRE (non-recurrent engineering) costs 固定成本 ● design time and effort, mask generation ● one-time cost factor ● Recurrent costs 重复性费用或可变成本 ● silicon processing, packaging, test ● proportional to volume ● proportional to chip area 2. 数字门的传播延时是如何定义的？ 一个门的传播延时tp 定义了它对输入端信号变化的响应有多快。 3. 集成电路的设计规则(design rule)有什么作用？ ? Interface between designer and process engineer ? Guidelines for constructing process masks ? Unit dimension: Minimum line width ? scalable design rules: lambda parameter (可伸缩设计规则，其不足:只能在有限 的尺寸范围内进行。) ? absolute dimensions (micron rules,用绝对尺寸来表示。) 4. 什么是MOS 晶体管的体效应？ 5. 写出一个NMOS 晶体管处于截止区、线性区、饱和区的判断条件，以及各工作区的源漏电流表达式（考虑短沟效应即沟道长度调制效应，不考虑速度饱和效应） 注：NMOS 晶体管的栅、源、漏、衬底分别用G 、S 、D 、B 表示。 6. MOS 晶体管的本征电容有哪些来源？ 7. 对于一个CMOS 反相器的电压传输特性，请标出A 、B 、C 三点处NMOS 管和PMOS 管各自处于什么工作区？ V DD 8. 在CMOS 反相器中，NMOS 管的平均导通电阻为R eqn ，PMOS 管的平均导通电阻为R eqp ，请写出该反相器的总传播延时定义。 9. 减小一个数字门的延迟的方法有哪些？列出三种，并解释可能存在的弊端。 ? Keep capacitances small （减小CL ） ? Increase transistor sizes(增加W/L) ? watch out for self-loading! （会增加CL ） ? Increase VDD (????) V out V in 0.5 11.522.5
中国科学技术大学苏州研究院软件学院 数字集成电路设计 期中考试 (2010年10月11日2:00pm—3:30pm) 1.问答题 a)叙述摩尔定律（5分）。 b)叙述评价数字集成电路设计质量的四个基本特性（6分）。 c)叙述长沟MOS晶体管与短沟MOS晶体管的区别(6分）。 d)MOS管的电容由哪几部分构成?并说出在不同工作模式下的区别(8分）。 e)以反相器为例,说出静态CMOS电路的功耗包括哪几部分(6分）？ f)数字集成电路按比例缩小有几种情形（6分）? g)下面的两种电路哪个性能(速度)更优越一些?并说出原因(5分）。 h)下面的电路哪个是无比逻辑,哪个是有比逻辑?并说出有比逻辑与无比 逻辑的区别(5分）。 2．下图为一RC网络。计算： a)从输入In到Out1的Elmore延时（5分）;b)从输入In到Out2的Elmore延时（5分）;c)确定哪条路径是关键路径（3分）?
3.假设下图中反相器由标准CMOS实现,并且具有对称的电压传输特性。假设 C intrinsic = C gate (γ=1),单位尺寸反相器的等效电阻与电容为R和C。单位尺 寸反相器的本征延时为t inv。反相器inv2, inv3和inv4的尺寸S1，S2和S3不小于1。 a)确定S1，S2和S3使时延最小（5分），并计算总的最小时延（以t inv为单位） （5分）。 b)确定反相器inv2, inv3和inv4的尺寸S1，S2和S3使功耗达到最小（4分）。4．如下图所示的逻辑网络，要求确定复合门电容y和z使A端到B端延时最小。 a)计算A端到B端总的逻辑努力LE（3分）;b)计算A端到B端总的电气努力F （2分）;c)计算A端到B端总的分支努力B (3分）;d)计算A端到B端总的路径努力PE (2分）;e)确定最佳级努力SE (3分）(近似为整数);f)确定A端到B端的最小时延（以t inv为单位）(3分）;g)确定电容y (5分）;h)确定电容z (5分）。
Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路 或系统 第一章引论 1、数字IC芯片制造步骤 设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计） 制版：根据版图制作加工用的光刻版 制造：划片：将圆片切割成一个一个的管芯（划片槽） 封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连 测试：测试芯片的工作情况 2、数字IC的设计方法 分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证 SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式 3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦 之类的） NRE (Non-Recurrent Engineering) 成本 设计时间和投入，掩膜生产，样品生产 一次性成本 Recurrent 成本 工艺制造（silicon processing），封装（packaging），测试（test） 正比于产量 一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数 功耗：emmmm自己算 4、EDA设计流程 IP设计系统设计（SystemC）模块设计（verilog） 综合 版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys版权)： 可以相互转化 .db（不可读）.lib（可读） 加了功耗信息
自我检测题 1．在存储器结构中，什么是“字”什么是“字长”，如何表示存储器的容量 解：采用同一个地址存放的一组二进制数，称为字。字的位数称为字长。习惯上用总的位数来表示存储器的容量，一个具有n字、每字m位的存储器，其容量一般可表示为n ×m位。 2．试述RAM和ROM的区别。 解：RAM称为随机存储器，在工作中既允许随时从指定单元内读出信息，也可以随时将信息写入指定单元，最大的优点是读写方便。但是掉电后数据丢失。 ROM在正常工作状态下只能从中读取数据，不能快速、随时地修改或重新写入数据，内部信息通常在制造过程或使用前写入， 3．试述SRAM和DRAM的区别。 解：SRAM通常采用锁存器构成存储单元，利用锁存器的双稳态结构，数据一旦被写入就能够稳定地保持下去。动态存储器则是以电容为存储单元，利用对电容器的充放电来存储信息，例如电容器含有电荷表示状态1，无电荷表示状态0。根据DRAM的机理，电容内部的电荷需要维持在一定的水平才能保证内部信息的正确性。因此，DRAM在使用时需要定时地进行信息刷新，不允许由于电容漏电导致数据信息逐渐减弱或消失。 4．与SRAM相比，闪烁存储器有何主要优点 解：容量大，掉电后数据不会丢失。 5．用ROM实现两个4位二进制数相乘，试问：该ROM需要有多少根地址线多少根数据线其存储容量为多少 解：8根地址线，8根数据线。其容量为256×8。 6．简答以下问题： （1）CPLD和FPGA有什么不同 FPGA可以达到比 CPLD更高的集成度，同时也具有更复杂的布线结构和逻辑实现。FPGA 更适合于触发器丰富的结构，而 CPLD更适合于触发器有限而积项丰富的结构。 在编程上 FPGA比 CPLD具有更大的灵活性；CPLD功耗要比 FPGA大；且集成度越高越明显；CPLD比 FPGA有较高的速度和较大的时间可预测性，产品可以给出引脚到引脚的最大延迟时间。CPLD的编程工艺采用 E2 CPLD的编程工艺，无需外部存储器芯片，使用简单，保密性好。而基于 SRAM编程的FPGA,其编程信息需存放在外部存储器上，需外部存储器芯片 ,且使用方法复杂，保密性差。 （2）写出三家CPLD/FPGA生产商名字。 Altera，lattice，xilinx，actel 7．真值表如表所示，如从存储器的角度去理解，AB应看为地址，F0F1F2F3应看为数据。 表
1. 集成电路是指通过一系列特定的加工工艺，将晶体管、二极管、MOS管等有源器件和阻、电容、电感等无源器件，按一定电路互连，“集成”在一块半导体晶片（硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。 2.集成电路的规模大小是以它所包含的晶体管数目或等效的逻辑门数目来衡量。等效逻辑门通常是指两输入与非门，对于CMOS集成电路来说，一个两输入与非门由四个晶体管组成，因此一个CMOS电路的晶体管数除以四，就可以得到该电路的等效逻辑门的数目，以此确定一个集成电路的集成度。 3.摩尔定律”其主要内容如下： 集成电路的集成度每18个月翻一番/每三年翻两番。 摩尔分析了集成电路迅速发展的原因， 他指出集成度的提高主要是三方面的贡献: （1）特征尺寸不断缩小，大约每3年缩小1.41倍； （2）芯片面积不断增大，大约每3年增大1.5倍； （3）器件和电路结构的改进。 4.反标注是指将版图参数提取得到的分布电阻和分布电容迭加到相对应节点的参数上去，实际上是修改了对应节点的参数值。 5.CMOS反相器的直流噪声容限:为了反映逻辑电路的抗干扰能力，引入了直流噪声容限作为电路性能参数。直流噪声容限反映了电流能承受的实际输入电平与理想逻辑电平的偏离范围。 6. 根据实际工作确定所允许的最低输出高电平，它所对应的输入电平定义为关门电平；给定允许的最高输出低电平，它所对应的输入电平为开门电平 7. 单位增益点. 在增益为0和增益很大的输入电平的区域之间必然存在单位增益点，即dV out/dVin=1的点 8. “闩锁”现象 在正常工作状态下，PNPN四层结构之间的电压不会超过Vtg，因 此它处于截止状态。但在一定的外界因素触发下，例如由电源或 输出端引入一个大的脉冲干扰，或受r射线的瞬态辐照，使 PNPN四层结构之间的电压瞬间超过Vtg，这时，该寄生结构中就 会出现很大的导通电流。只要外部信号源或者Vdd和Vss能够提供 大于维持电流Ih的输出，即使外界干扰信号已经消失，在PNPN四 层结构之间的导通电流仍然会维持，这就是所谓的“闩锁”现象 9. 延迟时间： T pdo ——晶体管本征延迟时间； UL ——最大逻辑摆幅，即最大电源电压； Cg ——扇出栅电容(负载电容)； Cw ——内连线电容； Ip ——晶体管峰值电流。
Digital Integrated Circuits Final Exam, Fall 2011 School of Software Engineering University of Science and Technology of China (19:00pm–21:00 pm November24th, 2011) Name:Student ID:Score: 1. Which of the following two circuits is better in terms of speed? Why?(5 points) 2. Describe at least two methods to reduce power dissipation of digital integrated circuits. (5 points) 3. What are the advantage and disadvantage of using the transistor M r in the figure below? (4 points) 4.Reconstruct the following circuit logically to avoid glitches.Describe at least one other method to avoid glitches. (5 points) 5.Sketch a transistor-level circuit for a 6-Transistor SRAM. Describe how to size transistors to ensure writing reliability and reading stability.What is the purpose of having PMOS transistors? (10 points)
工业大学 / 学年第一学期 《数字电路和数字逻辑》期终考试试卷 A 学号 班级 任课教师 一、填空题（本大题共10小题，每空格1分，共10分） 请在每小题的空格中填上正确答案。错填、不填均无分。 1．十进制数（68）10对应的二进制数等于 ； 2．描述组合逻辑电路逻辑功能的方法有真值表、逻辑函数、卡诺图、逻辑电路图、波形图和硬件描述语言（HDL ）法等，其中 描述法是基础且最直接。 3．1 A ⊕可以简化为 。 4．图1所示逻辑电路对应的逻辑函数L 等于 。 A B L ≥1 & C Y C 图1 图2 5．如图2所示，当输入C 是（高电平，低电平） 时，AB Y =。 6．两输入端TTL 与非门的输出逻辑函数AB Z =，当A =B =1时，输出低电平且V Z =0.3V ，当该与非门加上负载后，输出电压将(增大，减小) 。 7．Moore 型时序电路和Mealy 型时序电路相比， 型电路的抗干扰能力更强。 8．与同步时序电路相比，异步时序电路的最大缺陷是会产生 状态。 9．JK 触发器的功能有置0、置1、保持和 。 10．现有容量为210×4位的SRAM2114，若要将其容量扩展成211×8位，则需要 片这样 的RAM 。 二、选择题（本大题共10小题，每小题2分，共20分） 在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号。错选、多选或未选均无分。 11．十进制数（172）10对应的8421BCD 编码是 。 【 】 A ．（1111010）8421BCD B ．（10111010）8421BCD C ．（0）8421BCD D ．（101110010）8421BCD 12．逻辑函数AC B A C B A Z +=),,(包含 个最小项。 【 】
数集复习笔记 By 潇然 2018.6.29 名词解释专项 摩尔定律：一个芯片上的晶体管数目大约每十八个月增长一倍。 传播延时：一个门的传播延时t p定义了它对输入端信号变化的响应有多快。它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。 由于一个门对上升和下降输入波形的响应时间不同，所以需定义两个传播延时。 t pLH定义为这个门的输出由低至高翻转的响应时间，而t pHL则为输出由高至低翻转 的响应时间。传播延时t p定义为这两个时间的平均值：t p=(t pLH+t pHL)/2。 设计规则：设计规则是指导版图掩膜设计的对几何尺寸的一组规定。它们包括图形允许的最小宽度以及在同一层和不同层上图形之间最小间距的限制与要求。定义设计规则 的目的是为了能够很容易地把一个电路概念转换成硅上的几何图形。设计规则的 作用就是电路设计者和工艺工程师之间的接口，或者说是他们之间的协议。 速度饱和效应：对于长沟MOS管，载流子满足公式：υ = -μξ(x)。公式表明载流子的速度正比于电场，且这一关系与电场强度值的大小无关。换言之，载流子的迁 移率是一个常数。然而在（水平方向）电场强度很高的情况下，载流子不再 符合这一线性模型。当沿沟道的电场达到某一临界值ξc时，载流子的速度 将由于散射效应（即载流子间的碰撞）而趋于饱和。 时钟抖动：在芯片的某一个给定点上时钟周期发生暂时的变化，即时钟周期在每个不同的周期上可以缩短或加长。 逻辑综合：逻辑综合的任务是产生一个逻辑级模型的结构描述。这一模型可以用许多不同的方式来说明，如状态转移图、状态图、电路图、布尔表达式、真值表或HDL描述。噪声容限：为了使一个门的稳定性较好并且对噪声干扰不敏感，应当使“0”和“1”的区间越大越好。一个门对噪声的灵敏度是由低电平噪声容限NM L和高电平噪声容限NM H 来度量的，它们分别量化了合法的“0”和“1”的范围，并确定了噪声的最大固 定阈值： NM L =V IL - V OL NM H =V OH - V IH
集成电路考题 一、填空题 1、世界上第一个自动计算器是1832年。 2、Jack Kilby 提出IC 设想--集成电路，由此获得诺贝尔奖，标志着数字时代的来临。 3、集成电路的发展按摩尔定律发展变化。 4、数字电路噪声进入的途径有电感耦合、电容耦合、电源和地的干扰。 5、N 型半导体的多子是自由电子，少子是空穴。 6、P 型半导体的多子是空穴，少子是自由电子。 7、二极管电流D I 与电压D V 的关系表达式为)1(/-=ΦT D V S D e I I 。 8、二极管的反向击穿类型有齐纳击穿和雪崩击穿。 9、互连线电容模型可用平行板电容模型等效，导线总电容的公式为WL t C di di ε=int 。 10、互连线电容模型可用微带线模型等效，由平面电容和边缘电容构成。 11、导体为均匀的绝缘介质包围，可知一条导线的电容C 与电感L 的关系为u CL ε=。 12、CMOS 反相器噪声容限的定义有L NM 低电平噪声容限和H NM 高电平噪声容限。 13、CMOS 反相器电路总功耗分为三部分，分别为 dyn P 由充放电电容引起的动态功耗、dp P 直流通路电容引起的功耗、stat P 静态功耗。 14、静态CMOS 门由上拉网络PUN 和下拉网络PDN 构成。 15、CMOS 互补逻辑实现一个N 输入逻辑门所需MOS 管的个数为2N 个。 16、伪NMOS 逻辑实现一个N 输入逻辑门所需MOS 管的个数为N+1个。 17、动态逻辑实现一个N 输入逻辑门所需MOS 管的个数为N+2个。 18、动态逻辑电路工作过程分为预充电和求值两个阶段。 19、时序电路中与寄存器有关的参数分别为建立时间、维持时间、传播时间。 20、对于时钟偏差不敏感的触发器为Clocked CMOS(或为时钟控制CMOS)。 21、2 C CMOS 实现一个N 输入逻辑门所需MOS 管的个数为N+2个。 22、施密特触发器两个开关阈值分别为：-M V 和+M V 。 23、半定制的电路设计方法分别是以单元为基础的设计方法和以阵列为基础的设计方法。
《数字集成电路设计》复习提纲(1-7,10,11章) 2011-12 1. 数字集成电路的成本包括哪几部分？ 2. 数字门的传播延时是如何定义的？ 3. 集成电路的设计规则(design rule)有什么作用？ 4. 什么是MOS晶体管的体效应？什么是沟道长度调制效应？ 5. 写出一个NMOS晶体管处于截止区、线性区、饱和区的判断条件，以及各工作区的源漏电流表达式（考虑短沟效应即沟道长度调制效应，不考虑速度饱和效应） 注：NMOS晶体管的栅、源、漏、衬底分别用G、S、D、B表示。 6. MOS晶体管的本征电容有哪些来源？ 7. 对于一个CMOS反相器的电压传输特性，请标出A、B、C三点处NMOS管和PMOS管各自处于什么工作区？ Vin=0、VDD、VM时，两个管子什么区？
V DD 8. 在CMOS 反相器中，NMOS 管的平均导通电阻为R eqn ，PMOS 管的平均导通电阻为R eqp ，请写出该反相器的总传播延时定义。 9. 减小一个数字门的延迟的方法有哪些？列出三种，并解释可能存在的弊端。 10. CMOS 电路的功耗有哪三类？这三类功耗分别由什么引起的？ 11. 同步寄存器的建立时间、维持时间、传播延时的含义是什么？ V out V in 0.5 11.522.5
12. 以下三级反相器链，请问使得总延迟最小的每级反相器的f 是多少？最小的总延迟是多少？假设标准反相器的延迟为t p0。 1 C L = 8 C 13. (1)用静态互补CMOS 门实现如下功能，画出电路连接图。 Out=AB+CD (2)为使上述逻辑门的延迟与以下尺寸的反相器相同，请给出各晶体管的尺寸。 反相器尺寸：NMOS 管=1，PMOS 管=2。 14. 分析下列动态电路的功能。 Out Clk Clk A B C M p M e 15. 下面的电路是什么功能？
哈尔滨工业大学深圳研究生院 2011年秋季学期期末考试试卷 HIT Shenzhen Graduate School Examination Paper Course Name: Theory and design of digital IC Lecturer: Zhang, Yan Question One Two Three Four Five Six Seven Eight Nine Ten Total Mark Question One: Explain the following concepts. (20 points) 1.Bi-Stability and Meta-Stability 2.Static Timing Analysis 3.Hspice 4.Propagation delay, rising time and falling time of a signal through a gate Question Two: Complex Gates (20 pointers) a) Implement the logic function using a complementary pull‐up and pull‐down network. b). A friend proposes another implementation of this function shown in the following Figure . Does this perform the same function as the gate from (a)? If so, what advantage does it have over (a)? If not, what is the function? Is this a static CMOS gate? Question Three: Logical Effort. (20 points) a.Implement the function ? ? . b. Assuming 2 , , , size your gate so that the worst case pull up resistance is equal to the worst-case pull-down resistance. For simplicity, a minimum size PMOS has width 1 and a resistance of R. What is the
数字集成电路 一、 填空题 1. “全1出0，有0出1”描述的逻辑关系是 与非逻辑 。 2. 101ABC =时，函数C B AB Y +=之值为Y = 1 。 3. 、 逻辑表达式、 逻辑图 、 波形图 、卡诺图五种。 4. A B +=AB A AB += A +B ，AB AB += A 。 5. 常用的集成组合逻辑电路有 编码器 、 译码器 、 数据选择器 等。 6. 编码器的功能是将输入信号转化为 二进制代码输出 。 7. 对于时序逻辑电路来说，某一时刻电路的输出不仅取决于当时的 输入状态 ，而且还取决于电路 原来的状态 。所以时序电路具有 记忆 性。 8. 计数器的主要用途是对脉冲进行 计数 ，也可以用作 分频 和 定时 等。 9. 用n 个触发器构成的二进制计数器计数容量最多可为 2n -1 。 10. 寄存器可分成 数码 寄存器和 移位 寄存器。 11. 寄存器主要用来暂时存放 数码或信息 ，是一种常用的时序逻辑部件。 12. 一个触发器可以构成 1 位二进制计数器，它有 2 种工作状态，若需要表示n 位二进制数，则需要 n 个触发器。 13. 在计数器中，当计数脉冲输入时，所有触发器同时翻转，即各触发器状态的改变是同时进行的，这种计数器称为 同步计数器 。 14. 施密特触发器具有 回差 现象，又称 滞回 特性。 15. 单稳态触发器最重要的参数为 脉冲宽度 ；多谐振荡器最重要参数为振荡周期 。 16. 常见的脉冲产生电路有 多谐振荡器 ，常见的脉冲整形电路有 单稳态触发器 、 施密特触发器 。 17. 施密特触发器有 两 个稳态，单稳态触发器有 一 个稳态，多谐振荡器有零 个稳态。 18. 单稳态触发器输出脉冲宽度由 定时元件参数 决定；而施密特触发器输出脉冲宽度由 输入信号 决定。 19. 施密特触发器的主要用途有波形变换、整形、脉冲幅度鉴别、构成多谐振荡器 等。 二、 选择题 1. Y ABC AC BC =++，当1A C ==时， D 。 A. Y B = B. B Y = C. 0=Y D. 1=Y 2. 要组成六进制计数器，至少应有 A 个触发器。 A. 3个 B. 4个 C. 5个 D. 6个 3. 寄存器由 C 组成。 A. 门电路 B. 触发器 C. 触发器和具有控制作用的门电路 4. 多谐振荡器可产生 B 。 A.正弦波 B.矩形脉冲 C.三角波 D.锯齿波 5. 石英晶体多谐振荡器的突出优点是 C 。 A.速度高 B.电路简单 C.振荡频率稳定 D.输出波形边沿陡峭 6. 单稳态触发器不能 D 。 A.定时 B.延时 C.整形 D.计数
数字集成电路考试重点 集成电路设计测试站点 1。填空1。NML和NMH的概念，热电势，D触发器，D锁存器，施密特触发器 低电平噪声容限:VIL-VOL 高电平噪声容限:VOH-VIH该容限应大于零 热电势:当两种不同的金属相互接触时，如果接触端和非接触端的温度不相等，两种金属之间产生的电势差称为热电势2. 金属氧化物半导体晶体管的动态响应之间有什么关系？(本征电容P77) 金属氧化物半导体晶体管的动态响应值取决于其充放电期间的本征寄生电容以及由互连线和负载引起的额外电容所需的时间 本征电容的源极:基本金属氧化物半导体结构、沟道电荷和漏极以及源极反向偏置PN结耗尽区 3.设计技术(其他测试点与此知识点相似)P147 如何降低栅极的传播延迟: 降低CL:负载电容主要由以下三个主要部分组成:栅极本身的内部扩散电容、互连电容和扇出电容增加晶体管的纵横比并增加VDD 4。具有比率逻辑和无与伦比的逻辑 具有特定的逻辑:特定的逻辑试图减少实现给定逻辑功能所需的晶体管数量，但通常以降低稳定性和额外功耗为代价。诸如
之类的门不使用有源下拉和上拉网络的组合，而是由实现逻辑功能的NMOS下拉网络和简单的加载设备组成。 无与伦比的逻辑:逻辑电平独立于器件相对大小的门称为无与伦比的逻辑特定逻辑:逻辑电平由构成逻辑的晶体管的相对大小决定。5. 时序电路的特点:记忆功能原理:(1)基本反馈；(b)电容储存电荷 6。信号完整性(电荷共享，泄漏) 信号完整性问题:电荷泄漏 电荷共享容性耦合时钟馈通 7。存储器和存储分类 按存储模式分为 随机存储器:任何存储单元的内容都可以随机访问，访问时间与存储单元的物理位置无关 顺序存储器:只能按一定顺序访问，访问时间与存储单元的物理位置有关根据存储器的读写功能，它分为 只读存储器:半导体存储器，其内容是固定的，只能读不能写。 随机存取存储器:可读写的半导体存储器根据信息的可存储性，可分为 个非永久性存储器:断电后信息消失的存储器。永久存储器:断电后仍能存储信息的存储器 根据内存使用情况分为 。根据存储器在计算机系统中的作用，它可以分为主存储器、辅助