在FPGA开发中尽量避免全局复位的使用最近几天读了Xilinx网站上一个很有意思的白皮书（white paper，wp272.pdf），名字叫《Get Smart About Reset:Think Local, Not Global》，在此分享一下心得，包括以前设计中很少注意到的一些细节。
在数字系统设计中，我们传统上都认为，应该对所有的触发器设置一个主复位，这样将大大方便后续的测试工作。所以，在所有的程序中，我往往都在端口定义中使用同一个reset信号（其实好多时候根本就没有用到）。所以，当看到文档中提到，“不建议在FPGA设计中使用全局复位，或者说应该努力避免这种设计方式”时，许多设计人员（包括我）都会觉得非常难以理解，这种设计思想跟我们通常的认识是相冲突的！
继续读下去，不知不觉发现这个白皮书讲的还真是在理。接下来把我的个人理解讲述一下。
1. 全局复位是不是关键时序
全局复位信号一般由以下三种途径获得：
1)第一种，最常见的，就是用一个复位按钮产生一个复位信号接到FPGA
的全局复位管脚上。它的速度显然是非常慢的（因为是机械结构），而
且存在抖动的问题。
2)第二种是上电的时候由电源芯片产生的，如TI的TPS76x系列的电源系
统一般都可以产生复位信号，供主芯片上电复位使用。
3)第三种是由控制芯片产生的复位脉冲，这个是我们设计人员可以方便使
用程序控制的。
在这些情况下，复位信号的变化与FGPA芯片内部信号相比看起来是极其缓慢的，例如，复位按钮产生的复位信号的周期至少是在毫秒级别的，而我们FPGA 内部信号往往是纳米或者微秒级别的。复位信号的频率是如此之低，以至于我们认为它不属于关键时序（not timing-critical）。即使是对此类信号进行时序约束，约束的周期也是非常长的。全局复位脉冲的周期远大于时钟周期，所以传统意义上假设FPGA芯片中所有的触发器都能够得到有效的复位。
然而，随着FPGA性能和工作频率的快速提高，这种假设开始不再成立。此
时，全局复位信号的产生开始成为时序关键的问题。
在Xilinx 的FPGA器件中，全局的复位/置位信号（Global Set/Reset (GSR)）（可以通过全局复位管脚引入）是几乎绝对可靠的，因为它是芯片内部的信号。如果所有的触发器都使用这一全局复位信号，则GSR信号将形成一个高扇出的网络（有兴趣的朋友可以在综合工具中查看）。虽然在启动顺序中，它可以与一个用户自定义的时钟进行同步，但是想让它与设计中的所有时钟信号进行同步是不可能的；比如，一个Xilinx FPGA中可能含有多个DLL/DCM/PLL时钟处理模块，每个模块又可以产生多个时钟信号，在各个模块内部进行时钟信号的同步是可行的，然而想让所有时钟信号同步是完全不可行的——从DCM的分布上就可以看出来：中间相隔的长距离布线对高频时钟信号的延时显著增大，进行同步自然无法做到。于是，在时钟信号频率越来越高的情况下，全局复位信号便开始成为关键时序。解释如下：
图1被两个时钟信号的边沿截断的复位信号的时序图
图 1 给出了被两个时钟信号的边沿截断的复位信号的时序图，第一行是时钟信号，第二行是器件复位管脚上的信号，第三行是到达触发器复位端的复位信号。为了使触发器进行有效的复位，在有效的时钟边沿到来之前，复位信号应该被保持至少一个建立时间（时钟信号的建立时间）。可以看出，时钟信号的频率越高，用来分配复位信号的可用时间就越少。而且考虑到全局复位信号往往是高扇出的网络，想在这个庞大的网络中满足苛刻的时序要求是非常困难的。在经常使用的异步复位的设计中，即使存在用来分配复位信号的可用时间，也没有办法
来保证所有的触发器都可以在同一个时钟边沿被释放。这一点从图2中可以看出。
图2 异步设计中复位信号的时序图
图2给出了异步设计中复位信号的时序图。可以看出，在A时刻产生的复位信号，将在第一个时钟信号的有效边沿产生，而在C时刻产生的复位信号将在第二个有效的时钟信号边沿产生。在B时刻，触发器很难有效定义哪一个复位信号是有效的，这将导致亚稳态的产生。
随着时钟信号频率的增高和器件规模增大带来的潜在的时钟偏移，在同一个时钟边沿对所有的触发器进行复位已经几乎是不可能的了。图3显示了高时钟频率下的复位时序图。
图3 高时钟频率下的复位时序
2. 全局复位对时序的要求真的很关键吗
好消息是，在绝大多数设计中（白皮书说是超过99.99%？应该是老外写文
档的习惯吧），复位信号的时序是无关紧要的——通常情况下，大部分电路都能够正常工作。然而，只要你曾经遇到过复位信号不正常导致电路无法正确工作的情况，那么可以说你“幸运”地遇到了那0.01%的复位信号异常的情况。图4给出了一个流水线复位的情况。
图4 流水线的复位
在流水线中，假如数据都是完全顺序处理的（即不存在反馈、环路等情况），则主复位信号是何时产生的是完全无关紧要的。经过几个周期的流水线操作，任何不正常的数据状态都将被从系统中“冲出”流水线，这是很容易理解的。事实上，在正常的流水线操作中，我们也很少会用到复位操作的，因为这是完全没有必要的。即使是在仿真环境中，我们也往往会在测试程序中对初始状态进行配置，从而将所有的未知状态从系统中清除出去，使得系统中的所有输入都变为有效的数据。
然而，在图5所示的独热码（One-Hot）状态机的情况下，复位信号的时序却的的确确成为了系统正常工作的关键因素之一。
图5 独热码状态机的复位
图 5 的例子中演示了一个简单的独热码状态机的复位示意图。图中清晰地显示了复位失败的潜在可能性。如果第一个含有独热码的触发器比第二个触发器提前释放一个时钟周期，则其含有的独热码将丢失，整个状态机将永远进入无效
状态（cold）。减小这种情况发生的概率往往可以通过使用相邻的触发器构成状态机来解决（使用本地复位网络，则信号的失真度较低），但前提是时序约束中的建立时间必须满足。此外，如果所有的触发器无法在同一个时钟信号的有效边沿被释放，则一个已经编码的状态机可能会跳变进入未知状态，包括非法状态，造成电路无法正确工作。所以，在包含反馈通路的电路设计中，需要对复位信号的时序要求进行仔细考虑。
事实上，不存在反馈通路的电路是完全不需要使用复位信号的。例如，在数字信号处理应用中，有限脉冲响应滤波器(FIR)就不存在反馈通路：只有在有效数据填满所有节拍时，滤波器才会输出采样值，否则不输出任何数据；所以对节拍寄存器进行复位是毫无意义的。然而，在无限脉冲响应滤波器(IIR)中，存在反馈通路，如果在一个不可靠的复位信号下对节拍寄存器进行复位并产生一个伪信号输出，则滤波器输出会受到显著的影响。最坏的情况下，伪信号带来的不稳定将导致整个滤波器陷入崩溃状态。
3. 如何自动覆盖99.99%的情况
当一个Xilinx的FPGA芯片被重新配置时，每一个单元都将被初始化，如图6所示。
图6 FPGA配置
在某种意义上讲，这是一个上电之后的“终极的”全局复位操作，因为它不仅仅是对所有的触发器进行了复位操作，还初始化了所有的RAM单元。随着Xilinx FPGA芯片内部的嵌入式RAM资源越来越多，这种“终极的”全局复位操作越来越有意义。对所有的RAM单元进行预定义，在软件仿真和实际操作中
都是非常有帮助的，因为这样避免了在上电时采用复杂的启动顺序来清除存储单元内容的操作。
随着Xilinx的FPGA芯片越来越多的嵌入处理器内核，比如MicroBlaze软核、ARM和PowerPC硬核等，这种特性使得所有的程序和数据空间在处理器内核执行第一条指令之前都已经被预定义，则原来那种靠烧写昂贵的可编程资源来仅仅复位触发器的操作变得毫无意义了。开发过程中所使用的仿真工具也应当具有模拟此操作的能力（即我们通常所说的“上电复位”），这样在后续的设计中就可以避免使用可有可无的复位操作了。
4. 其余0.01% 情况的设计准则
最重要的事情是使用某些准则来处理设计中的复位操作，并且这些准则在设计审查阶段就应该被完全考虑到。可以使用一个局部的高性能的复位网络来控制仅仅需要局部复位的触发器。图7给出了一个这种局部复位的示意图。这种电路的优点在于，它所提供的复位效果与外接全局复位信号的效果是一致的。
图7 局部复位示意图
在器件配置或者异步复位时，链中的所有触发器都被预设为1。几乎在这同时，链中的最后一个触发器驱动局部复位网络并向其发送一个有效复位信号。随着全局复位/置位信号或异步复位信号的释放，整个移位寄存器链开始在每个时钟周期被填充为0。
链中触发器的数目决定了局部复位网络所需要的复位脉冲的最小宽度。最后的结果是，链中最后一个触发器从高跳变到低，而局部复位信号的释放与时钟周期同步。被复位的触发器可以采用同步置位（synchronous set (FDS)）或者同步复位（synchronous reset (FDR)），即构成了完整的同步设计，而接下来的时序规
范和分析也将容易得多。
5. 复位操作消耗的资源远比你想象的要多
在FPGA设计中，我们往往习惯在HDL文件的端口声明中加入一个reset 信号，却忽略了它所带来的资源消耗。仔细分析一下，竟会有如此之多的影响：
1)复位网络需要占用布线资源
?导致其余信号的布线受到影响，降低了它们布线的自由度。
?增加的布线网络往往需要使用更高速率的芯片。
?复位网络占用大量布线资源，使得Place&Route的时间大大增加。
2)复位信号需要占用大量的逻辑资源
?复位信号需要使用触发器的专用复位管脚。
?可操作的复位信号往往导致D触发器的输入前增加额外的门操作或专用的复位信号输入。
?增大整个设计的尺寸。
?额外的逻辑消耗降低了系统的性能。
3)阻止了使用高效特征，如Xilinx FPGA特有的SRL16E 移位寄存器。
?SRL16E可以在一个LUT中实现多达16个触发器。
?SRL16E 实现的虚拟触发器不支持复位操作，这使得HDL设计中带有复位操作时，综合工具无法有效利用SRL16E 资源。有可能增加
多达16倍的资源消耗。
在Xilinx网站的白皮书WP275:《Get your Priorities Right - Make your Design Up to 50% Smaller》中提到了复位信号是如何影响FPGA资源利用率的，有兴趣的朋友可以去读一下。
总结一下，Xilinx FPGA设计中一般不需要插入全局复位网络，这样我们在写程序的时候就不必每个模块都加入reset端口了，既方便了程序书写，又减小了编译时间，还减少了资源占用。绝大多数情况下，重配置或者上电过程中，所有的触发器和RAM等都可以被预设初始状态，所以全局复位是完全没有必要的，因为所有的信号都已经具有明确的初值！Xilinx FPGA都已经经过充分验证，所以扫描逻辑和运行测试向量都不再是必须的操作，全局复位作为这些操作的一部
分自然也不再需要。
复位操作还会影响到器件的资源占用、布局布线和实现效果，所以即使非得使用复位操作，也可以在局部仔细地设计复位网络。FPGA的设计真是博大精深，好多感觉上是约定俗成的东西，在实际实现中有时候竟然是完全不合理的。
f p g a数字钟课程设计报告 Prepared on 24 November 2020
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设计任务 设计要求 3 VHDL程序设计 方案论证 系统结构框图 设计思路与方法 状态控制模块 时分秒模块 年月日模块 显示模块 扬声器与闹钟模块 RTL整体电路 4 系统仿真与分析 5 课程设计总结，包括.收获、体会和建议 6 参考文献 1 课程设计目的 (1)通过设计数字钟熟练掌握EDA软件(QUARTUS II)的使用方法，熟练进行设计、编译，为以后实际工程问题打下设计基础。 (2)熟悉VHDL 硬件描述语言，提升分析、寻找和排除电子设计中常见故障的能力。 (3)通过课程设计，锻炼书写有理论根据的、实事求是的、文理通顺的课程设计报告。
《嵌入式开发工具使用》 实验报告 学生姓名：______________________ 学号：— 专业班级：_______________ 指导教师：_________________ 完成时间： 实验2嵌入式开发工具使用实验 一?实验目的 了解嵌入式开发工具套件组成，掌握开发工具安装，熟练运用gcc各命令选项，熟练编写Makefile和使用make工具，掌握gdb各命令用于应用程序调试。 二?实验内容 实验 2.1 arm-linux-gcc安装 实验2.2编译工具gcc使用 实验2.3 编写Makefile和使用make编译 实验2.4使用gdb调试应用程序 实验2.5 使用code::blocks进行图形化编程 三?预备知识 Linux使用等 四?实验设备及工具（包括软件调试工具） 硬件：ARM嵌入式开发平台、PC机Pentium100以上、串口线。软件：WinXP或 UBUNTU开发环境。 五?实验步骤 5.1交叉编译工具配置及编译 第一步，解压缩交叉编译器工具，命令为： #cd /tmp _____________________________________________________________________ ? arm-l inu x-gcc可执行文件位于目录 /root/gcc-gdb-make_exp _________________________________________ 。 第二步，修改PATH环境变量，将arm-linux-gcc可执行文件目录添加到PATH环境变量中，命令为 5.2 arm-l inu x-gcc编译工具使用
FPGA课程设计 实 验 报 告
实验一：设计一个可控的100进制可逆计数器 一、实验要求 用DE2-115开发板下载。 （1）计数器的时钟输入信号周期为200ns。 （2）以十进制形式显示。 （3）有一个复位端clr和两个控制端plus和minus，在这些控制信号的作用 clr plus minus 功能 0 ××复位为0 1 1 0 递增计数 1 0 1 递减计数 1 1 1 暂停计数 二、关键词 可控制、可逆、100进制、复位、暂停、递增、递减 三、内容摘要 module updown_count(qout,reset,clk,plus,minus); output[7:0] qout;/*定义一个8位的输出，其目的是 低四位和高四位分别表示计数器的个位和十位。*/ input clk,plus,minus,reset;//定义四个输入，时钟，加计数，减计数和清零 reg[7:0] qout;//qout的数据类型为寄存器型 always @(posedge clk)//当clk上升沿到来时执行一遍下列程序 begin if(!reset) qout<=0;//当reset为低电平时，计数器执行清零功能，否则跳过else begin case({minus,plus})//case语句模块，包含加，减和暂停四个模块 2'b10: if (qout[3:0]==0)//判断个位是否为零，若不为零，跳到个位减一begin qout[3:0]<=9;//给个位赋值 if(qout[7:4]==0) qout[7:4]<=9;//判断十位是否为零，并且给十位赋值 else qout[7:4]<=qout[7:4]-1;//由于个位赋9，相当于向十位借一，因而十位减一end else qout[3:0]<=qout[3:0]-1;//个位减一 /*这一部分是减计数模块，其思路是：首先判断个位是否为零，若为零，则执行后面的程序，个位直接赋9，并且十位减一；否则个位减一*/ 2'b01: if (qout[3:0]==9)//判断个位是否为9，否则跳到个位加一begin
芯片功能的增加和数据吞吐量的要求，促使芯片行业从较低数据率的并行连接，转向较高速度的串行连接。SERDES(Serializer-Dese rializer，)是经高速差分对，而不是经较低速度的并行总线传输串行化的数据。一个实例是用单个PCI-Express通道，替代传统的32位、64MHz PCI总线(可达到2.112Gb/s)，仅用4条线(运行在2.5GHz)，可达到4Gb/s 总数据率。简言之，SERDES协议允许用较少的引脚数传输较高的数据率。 典型的SERDES的FPGA实现 图1给出在复杂的FPGA实现中各种可能的SERDES接口，包括数据通路(芯片到芯片，SPI 4.2，PCI-Express，SGM11)、背板(GbE/GSM11，PCI Express/AS，专用)接口、存储器接口(DDR1/ⅡSDRAM，QDRⅡSRAM)。可由FPGA实现的芯片包括存储器控制器、帧调节器/MAC、DSP协处理器、控制板接口和背板驱动器。 SERDES接口有两类：源同步(SS)接口和时钟数据恢复(CDR)接口。这两类接口的基本差别是如何实现同步。源同步接口有一个伴随传输数据的分离时钟信号。CDR没有分离的时钟信号，代之以嵌入在数据开关转换中的时钟。这就是说，CDR接收机将锁相数据信号本身来得到时钟。表1给出这两类接口的基本差别。CDR接口通常运行在较高的速度和较长的距离，因而会带来较大的设计问题。基于此原因，本文主要集中在CDR方面。 图1 典型的SERDES应用 时钟数据恢复 时钟数据恢复(CDR)接收机必须恢复来自数据的嵌入式时钟。更确切地说，时钟起源于数据信令的开关转换。CDR发送到串行化数据开始，然后，变换数据为8b/10b(或类似的编码方法)。编码取8位数据，并变换此数据为10位符号。8b/10b编码在
F P G A 课 程 设 计 报 告 学部：信息科学与技术学部 专业：通信工程 班级：10级1班 学号：100103011125 姓名：万洁 指导老师：祝宏 合作伙伴：张紫君 2012.12.13
一．《任务书》： 实验一100进制的可逆计数器（11——12周）实验二交通灯控制系统（15周） 实验三多功能数字钟系统（14-15周）二．实验书写格式： 一：题目要求 二：程序代码 三：操作步骤及运行结果截图 四：心得体会 三．实验附录： 一：老师提供的资源 二：关于实验所用EP4CE115F29板的简介
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begin if(PLUS==0 && MINUS==1) //100进制的递减计数 begin if (OUT[3:0]==0) begin OUT[3:0]<=9; if (OUT[7:4]==0) OUT[7:4]<=9; else OUT[7:4]<=OUT[7:4]-1; end else OUT[3:0]<=OUT[3:0]-1; end if(PLUS==1 && MINUS==0) //100进制的递增计数 begin if (OUT[3:0]==9) begin OUT[3:0]<=0; if (OUT[7:4]==9) OUT[7:4]<=0; else OUT[7:4]<=OUT[7:4]+1; end else OUT[3:0]<=OUT[3:0]+1; end if(PLUS==1 && MINUS==1) OUT<=OUT; //若PLUS和MINUS都为1，暂停计数 if(PLUS==0 && MINUS==0) OUT<=0; //若都为零，输出为零end end endmodule 三、运行程序 1、在quarters II9.1输入程序 打开quarters II界面，点击file→New,在出现的对话框，如图1.1所示，选择Text File，点击OK.
一.ISE实现的步骤 在综合之后，我们开始启动FPGA在ISE中的实现过程，整个过程包括以下几个步骤： 1.Translate - 将输入的网表文件和约束文件整合后输出到一个Xilinx私有的通用数据库文件 （Native Generic Database,NGD）中。 2.MAP-将设计映射到目标器件的资源上，可以选择在此阶段完成资源的布局。 3.Place and Route-按照时序约束的要求，完成设计的布局布线。 4.Generate Programming File- 生成一个可下载到FPGA器件的bit流文件。 本文将会详细的介绍如何完成一个设计的实现过程以及实现过程的这四个步骤。 二.启动实现过程的方法 1.在design窗口的第一行，找到view选项，选中Implementation模式，表示design窗口中显示的是Implementation过程的界
面。新建工程中默认选择Implementation 模式。 2.在design窗口上半部分的hierarchy子窗口中，点击顶层文件。 3.在design窗口下半部分的processes子窗口中，可以双击Implement Design启动完整实现过程，也可以右键选中run启动 完整实现过程。同时，可以展开Implement Design，单独执行Translate、MAP、Place and Route等过程。Implement 结束以后，可以双击Generate Programming File生成bit流文件。Generate Programming File过程也可以通过邮件选中 run来启动。 三.Translate Translate过程将输入的所有网表文件和约束文件进行整合，输出到一个NGD(Native Generic Database)文件中。NGD文件是Xilinx自定义的一种通用数据库文件，在文件中设计被映射成各种NGD 定义的基元，例如与门、或门、LUTs、flip-flops和RAM等。NGD文件中同时包含着原始网表文件中描
正文 一，VGA时序标准 VGA是一种常用的显示输出接口，采用行场扫描控制结合RGB三色合成原理，输出 显示信号。每个VGA接口为15针接口，分三行排布，每行5针。如图所示： 图1.1 VGA接口 15针并未全部使用，有效的信号线共5根，即红绿蓝三基色信号线：R,G,B，每线电压从0V到0.71V变化，表示无色到饱和，依据电平高低，显示颜色的饱和程度。行同步控制信号，Hsync,控制每行扫描像素的有效和失效。场同步：Vsync,控制场方向，即整个图像显示过程的时间长度，场同步中的显示部分的时间长度，等于每行扫描时间的总和。 在不同刷新频率下，显示每个像素的时间是不同的，相同刷新频率下，每个像素显示时间是固定的，所以，不同的每个像素写入时间，导致了分辨率的不同。因为VGA的显示是逐行扫描，每行从左到右扫描，到了行尾，回归到下一行的行头，继续向尾部扫描。所以，显示原理是逐次写入每行的像素数据，直到整幅图像显示成功为止。 VGA显示的数据是不能锁存的，所以必须一次又一次的连续输入数据，72Hz的刷新率下，一秒钟显示72幅图像，所以，需要连续写入72幅图像，才能达到一秒的显示效果。所以，VGA显示图像，要反反复复写入图像数据，才能得到持续的显示效果。 图1.2 VGA接口线序 VGA显示，无法做到类似于TFT液晶屏的定点写入，VGA是扫描式暂时显示，所以时序显得尤为重要，时序出现失误，图像会出现走形，无法达到准确效果。而显示的时序控制主要依靠两条数据通道：行同步和场同步，即Hsync和Vsync，其控制了扫描显示的起点和终点，同时控制扫描起点的时间，通过时间的控制，达到确定的显示效果。 具体的控制时序图如下：
FPGA设计与应用 串口通信实验报告 班级：1105103 姓名：苏林效 学号：1110510321 日期：2014年10月29日
实验性质：验证性实验类型：必做 开课单位：电信院学时：2学时 一、实验目的 1、了解串口通信的基本原理； 2、掌握锁相环的基本原理和使用方法； 3、掌握起始位和停止位的含义及实现方法； 4、掌握VHDL状态机的基本使用方法； 5、掌握基本的接口设计和调试技巧； 二、实验准备 2.1 串口通信原理（1分） 串口通信是以字节为单位，按位传输数据和接收数据的。 先看一下发送数据：串行线缆的两端事先约定好串行传输的参数（传输速度、传输格式等），之后进行传输，①当没有数据传输的时候，发送端向数据线上发送“1”；②当要传输数据时，发送端先发送一个“0”来表示要传输数据了，这样当接收端检测到“0”便可以知道有数据到来了；③开始传输后，数据以约定的速度和格式传输；④每次传输完成一个字节之后，都在其后发送一个停止位“1”。这样，发送数据就结束了。 再来看接收数据，初始状态是等待状态，接收的一直是“1”，当检测到0时进入检验状态，在检验状态下如果再检测到0（一般采用过采样）则进入接收数据状态，当接收完8位比特数后判断是否有停止位，如果有则此字节接收结束，重新进入等待状态准备接受下一字节。 2.2 锁相环的基本原理（1分） 锁相环是以锁定输入载波信号的相位为目标的一种载波环实现形式。它由三部分组成：鉴相器（PD）、环路滤波器（LPF）和压控振荡器（VCO）。如上图。 锁相环的工作原理：压控振荡器的输出经过采集并分频，后与基准信号同时
输入鉴相器。鉴相器通过比较上述两个信号的相位差，输出结果通过环路滤波器，滤除噪声和高频分量，然后输出一个直流脉冲电压，用它来控制VCO ，使它的频率改变，使()lim 0c p t θ=。经过较短时间后，VCO 的输出稳定于某一值。环路一旦进入锁定状态后，压控振荡器的输出信号与环路的输入信号（参考信号）相位时刻保持一致。 三、代码及测试 3.1程序及分析（2分） 顶层原理图如上所示，主要包括三个模块，锁相环（输出57.69MHz ）、分频（输出接受时的10倍采样速率和数码管显示速率）、接受（按57.6kbps 接受从串口发来的数据）。 分频模块代码： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DIV IS PORT(CLK : IN STD_LOGIC; --锁相环输出时钟57.69M COUT1 : OUT STD_LOGIC; --分频器输出采样时钟576k COUT2 : OUT STD_LOGIC);
从软件工程的角度来说，嵌入式应用软件也有一定的生命周期，如要进行需求分析、系统设计、代码编写、调试和维护等工作，软件工程的许多理论对它也是适用的。 但和其他通用软件相比，它的开发有许多独特之处： ·在需求分析时，必须考虑硬件性能的影响，具体功能必须考虑由何种硬件实现。 ·在系统设计阶段，重点考虑的是任务的划分及其接口，而不是模块的划分。模块划分则放在了任务的设计阶段。 ·在调试时采用交叉调试方式。 ·软件调试完毕固化到嵌入式系统中后，它的后期维护工作较少。 下面主要介绍分析和设计阶段的步骤与原则： 1、需求分析 对需求加以分析产生需求说明，需求说明过程给出系统功能需求，它包括：·系统所有实现的功能 ·系统的输入、输出 ·系统的外部接口需求（如用户界面） ·它的性能以及诸如文件/数据库安全等其他要求 在实时系统中，常用状态变迁图来描述系统。在设计状态图时，应对系统运行过程进行详细考虑，尽量在状态图中列出所有系统状态，包括许多用户无需知道的内部状态，对许多异常也应有相应处理。 此外，应清楚地说明人机接口，即操作员与系统间地相互作用。对于比较复杂地系统，形成一本操作手册是必要的，为用户提供使用该系统的操作步骤。为使系统说明更清楚，可以将状态变迁图与操作手册脚本结合起来。
在对需求进行分析，了解系统所要实现的功能的基础上，系统开发选用何种硬件、软件平台就可以确定了。 对于硬件平台，要考虑的是微处理器的处理速度、内存空间的大小、外部扩展设备是否满足功能要求等。如微处理器对外部事件的响应速度是否满足系统的实时性要求，它的稳定性如何，内存空间是否满足操作系统及应用软件的运行要求，对于要求网络功能的系统，是否扩展有以太网接口等。 对于软件平台而言，操作系统是否支持实时性及支持的程度、对多任务的管理能力是否支持前面选中的微处理器、网络功能是否满足系统要求以及开发环境是否完善等都是必须考虑的。 当然，不管选用何种软硬件平台，成本因素都是要考虑的，嵌入式Linux 正是在这方面具有突出的优势。 2、任务和模块划分 在进行需求分析和明确系统功能后，就可以对系统进行任务划分。任务是代码运行的一个映象，是无限循环的一段代码。从系统的角度来看，任务是嵌入式系统中竞争系统资源的最小运行单元，任务可以使用或等待CPU、I/O设备和内存空间等系统资源。 在设计一个较为复杂的多任务应用系统时，进行合理的任务划分对系统的运行效率、实时性和吞吐量影响都极大。任务分解过细会不断地在各任务之间切换，而任务之间的通信量也会很大，这样将会大大地增加系统的开销，影响系统的效率。而任务分解过粗、不够彻底又会造成原本可以并行的操作只能按顺序串行执行，从而影响系统的吞吐量。为了达到系统效率和吞吐量之间的平衡折中，在划分任务时应在数据流图的基础上，遵循下列步骤和原则：
2014年FPGA课程设计 课程设计报告 课程名称：FPGA课程设计 实验名称：直接数字合成器设计 姓名：李思彧 学号： 20114690 班级：电子科11-1 班 指导教师：倪伟 合肥工业大学电子科学与应用物理学院制
一、实验原理 直接数字式频率合成器（DDS）是将先进的数字处理理论与方法引入频率合成的一项新技术，DDS把一系列数字量形式的信号通过数/模转换器转换成模拟量形式的信号。DDS的具体工作过程是由N位相位累加器、N位加法器和N位累加寄存器组成。每来一个时钟脉冲，N位加法器将频率控制字K与N 位累加寄存器输出的累加相位数据相加，并把相加后的结果送至累加寄存器的输入端。累加寄存器一方面将上一时钟周期作用后所产生的新的相位数据反馈到加法器的输入端，使加法器在下一时钟的作用下继续与频率控制字K相加;另一方面将这个值作为取样地址送入幅度/相位转换电路，幅度/相位转换电路根据这个地址输出相应的波形数据。最后经D/A转换器和LPF将波形数据转换成所需要的模拟波形。 图1.直接数字式频率合成的基本框图 1 DDS的设计原理 DDS的原理图如图1所示。DDS实现频率合成主要是通过查表的方式进行的。正弦查询表是一个只读存储器(ROM)，以相位为地址，存有1个或多个按0°～360°相位划分幅值的正弦波幅度信息。相位累加器对频率控制字进行累加运算，若需要还可以加入相位控制字，得到的结果作为正弦波查询表的地址。正弦查询表的输出为数字化正弦幅度值，通过D／A转换器转化为近似正弦波的阶梯波，
再通过低通滤波器滤除高频成分和噪声最终得到一个纯正度很高的正弦波。1.1 建模 正弦波y=sin(2πx)，若以f量化的量化频率对其幅度值进行量化，一个周期可以得到M=f量化个幅度值。将这些幅度值按顺序存入到ROM。相位累加器在参考时钟的驱动下，每来1个脉冲，输出就会增加1个步长相位增量X，输出数据作为地址送入ROM中，读出对应的幅度值形成相应的波形。 1.2 参数设定 DDS输出信号频率： 其中，X为频率累加器设定值；N为相位累加器位数；fc为参考时钟频率。 例如，假定基准时钟为200 MHz，累加器的位数为32，频率控制字X 为： 0x08000000H，即为227，则： 再设定频率控制字X为0x80000000H，即为231，则： 可见，理论上通过设定DDS相位累加器位数N、频率控制字X和基准fc的值，就可以得到任一频率的输出。频率分辨率为：fres=fc／2N，由参考时钟和累加器的位数决定，当参考时钟的频率越高，相位累加器的位数越高，所得到的频率分辨率就越高。
摘要 同步是通信系统中很重要的一个过程，它可以使通信系统更稳定、更可靠、更准确，它是数字通信系统有顺序进行的技术支撑。同步分为位同步、帧同步和载波同步，我们对数字通信信号的同步除了载波同步和帧同步之外，还要进行位同步。位同步也就是保证接收端准确有效抽样判决数字基带信号序列的基础，一般位同步信号从解调后的基带信号中提取出来，同时也可以从已调频带信号当中直接提取位同步信号，一般可以进行一元中央位置采样的决定，最好是在接收元素结束时间采样的决定。位同步有插入导频法（一种外同步法）和直接法（一种自同步法），本文运用了数字锁相法提取位同步电路的方案，以大规模可编程逻辑器件FPGA为主控制器，以VHDL硬件描述语言为主要语言对其进行在线编程，在QuartusⅡ软件工具中进行仿真和调试，以达到功耗低、成本低、效率高的技术要求。 关键词：位同步；数字锁相电路；FPGA；VHDL；QuartusⅡ
ABSTRACT Synchronization is a very important process in communication system, it can make the system more stable, more reliable, more accurate, it is the digital communication system has the technical support of the order. Synchronization is divided into bit synchronization, frame synchronization and carrier synchronization, we on the digital communication signal in addition to frame and carrier synchronization and bit synchronization. Bit synchronization is the basis to ensure the correct and effective decision receiver sampling digital baseband signal sequence,general synchronization signal is extracted from the baseband demodulated signals, but also can directly extract bit synchronization signal from the frequency band signal has, in general can be a central position sampling decisions, preferably in the receiving elements in the end time sampling decision. Bit synchronization is the pilot insertion method (a kind of external synchronization method) and direct method (a self synchronizing method), this paper uses digital PLL method of bit synchronization circuit extraction, with the large-scale programmable logic device FPGA as the main controller, using the VHDL hardware description language is the main language of the online programming, simulation and debugging in QuartusⅡsoftware tools, to meet the requirements of low power consumption, low cost, high efficiency technology Keywords: Bit synchronization (symbol extraction process); digital phase locked loop circuit (bit synchronization circuit); FPGA; VHDL; QuartusⅡ
西安邮电学院 FPGA课程设计报告 题目：采用RAM实现计数器及FPGA功能验证 院系：电子工程学院 专业班级： 学生姓名： 导师姓名： 起止时间：2012-06-18至2012-06-29 2012年07 月01 日
FPGA课程设计报告提纲 1．任务 用一个10×8的双口RAM完成10个8位计数器，计数器的初值分别为 1~10，时钟频率为1MHz，计数器计数频率为1Hz。 用FPGA开发板上的按键作为计数器计数值的输出选择控制，数码管 （或led）作为选择计数器的计数值输出。 2．目的 采用RAM实现计数器及FPGA功能验证 3．使用环境(软件/硬件环境，设备等) 前仿modelsim 6.1f 后仿Quartus II 10.1 xilinx ise 9.1 FPGA课程设计详细内容 4.1 技术规范 功能： 1．先由复位键从选定的RAM地址中读出预置的8位初值存入计数模块。 2．由开始键开始计数，暂停键暂停计数并同时存入RAM中以选定的存储单元。 3. 双端口RAM为10×8RAM由一个地址切换键按顺序切换1~10个地址端 口。 4．读出数据开始计数暂 停计数存入数据 计数流程 5输出到数 码管显示 读取结果输出流程 6．分频：1Hz的秒计时频率，用来进行秒计时；
4.2 设计方案 信号定义： 分频：1Hz 的秒计时频率， 用来进行秒计时 分频：时钟信号clk ； 分频信号 clk_1hz ； 开始计时（使能） rst_n ； 切换端口 开始计 暂停计数 存入数据 计数：开始计数 rst_n 计数器复位 reset ； 计数输出 ain ； 计数暂停 pause ； 计数置数 reduce ；
FPGA实现步进电机控制源代码.txt我爸说过的最让我感动的一句话：“孩子，好好学习吧，爸以前玩麻将都玩儿10块的，现在为了供你念书，改玩儿1块的了。”module fenpin(clk_48m,reset,out_door,addr,data,data_rd,rd,rw,Grating_a,Grating_b); input clk_48m,data_rd,reset,rd,rw,Grating_a,Grating_b; input [8:0]addr; output out_door; inout [7:0]data; reg flag; reg [23:0]step; reg [23:0]pul_counter; reg [5:0]clk_div1m; reg [23:0]den; reg [23:0]counter; reg [23:0]counter_now; reg [19:0]Grating_counter; reg [7:0]com; reg [7:0]databuff; reg out=0; reg data_link; reg direct; assign data=data_link?databuff:8'bzzzzzzzz; assign out_door=out&flag; always@(posedge clk_48m) if(clk_div1m<6'h2e) clk_div1m <=clk_div1m+1; else clk_div1m<=0; assign clk_1m=(clk_div1m==6'h2e); always @(posedge clk_1m) begin if(!reset) begin
1、彩灯控制器设计 内容及要求： 设计一个彩灯控制器，具体设计要求如下： （1）要有多种花型变化（至少设计5种），led至少16路 （2）多种花型可以自动变化 （3）彩灯变换的快慢节拍可以选择 （4）具有清零开关 （5）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 2、数字秒表设计 内容及要求： 设计一用于体育比赛的数字秒表，具体设计要求如下： （1）6位数码管显示，其中两位显示min，四位显示see，显示分辨率为0．01 s。 （2）秒表的最大计时值为59min59．99see。 （3）设置秒表的复位／启动键，按一下该键启动计时，再按即清0。依此循环。 （4）设置秒表的暂行／继续键。启动后按一下暂行，再按继续。依此循环。 （5）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 3、交通信号控制系统设计 内容及要求： 设计一个十字路口交通控制系统,具体设计要求如下： （1）东西（用A表示）、南北（用B表示）方向均有绿灯、黄灯、红灯指示，其持续时间分别是40秒、5秒和45秒, 交通灯运行的切换示意图和时序图分别如图1、图2所示。 （2）系统设有时钟,以倒计时方式显示每一路允许通行的时间。 （3）当东西或南北两路中任一路出现特殊情况时，系统可由交警手动控制立即进入特殊运行状态，即红灯全亮，时钟停止计时，东西、南北两路所有车辆停止通行；当特殊运行状态结束后，系统恢复工作，继续正常运行。 图1 交通灯运行切换示意图
B红 CP A绿 A黄 A红 B黄 B绿 5S 5S 图2 交通灯时序图 （4）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 4、简易密码锁设计 内容及要求 设计一个4位串行数字锁。 （1）开锁代码为4位二进制，当输入代码的位数与锁内给定的密码一致，且按规定程序开锁时，方可开锁，并点亮一个指示灯。否则进入“错误”状态，并发出报警信号。 （2）锁内的密码可调，且预置方便，保密性好。 （3）串行数字锁的报警由点亮一个灯，直到按下复位开关，报警才停下。此时，数字锁又自动等待下一个开锁状态。 （4）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 5、出租车计价器设计 内容及要求 （1）设一个出租车自动计费器，计费包括起步价、行驶计费和等待计费三个部分，用4个数码管显示出金额数目，最大值为999.9元，最小计价单位为0.1元。行驶里程在3公里范围内且等待时间未超过三分钟时按起步价8元计费；行驶里程超过三公里后按每公里2元收费；等待时间超过三分钟后按每分钟1元收费。等待时间用两个数码管显示，最大值为59分钟。 总费用=起步价+（里程-3km ）*里程单价+（等待时间-3）*等候单价 （2）能够实现的功能： 显示汽车行驶里程：用四位数字显示，单位为km 。 计程范围为0~99km ，计程分辨率为1km 。 显示等候时间：用两位数字显示分钟，单位为min 。计时范围为0~59min ，计时分辨率为1min 。
FPGA实现嵌入式系统
北京理工大学雷达技术研究所
陈禾
主要内容
嵌入式系统概念与组成 基于FPGA的嵌入式系统设计 系统集成开发环境
嵌入式系统—定义
计算系统无处不在，由个人计算机、笔记本 电脑、工作站、大型机和服务器等构成计算 系统并不奇怪，但是，更广泛的是为完全不 同的目的构造的计算系统，它们嵌入在更大 的电子器件内，分别完成特定的功能，而不 被器件的使用者所识别。 对于这样的嵌入计算系统，简称为嵌入式系 统，可以定义为除了计算机或电脑之外的几 乎任何的计算系统。 这个不很精确的定义，可以使我们着手考察 嵌入系统设计者所面临的挑战。
嵌入式系统的一般特性
嵌入系统一般功能单一，重复执行一个特定的 程序，除非嵌入系统的程序用新的程序版本更 新，或者因尺寸限制它有几个程序倒进和倒出。 对嵌入系统的约束特别严格，诸如成本、尺寸、 性能和功耗等作为实现的特性，嵌入系统要求 成本是极低的价格，尺寸限制到最小、但达到 实时快速地处理数据，且消耗最少的功率，能 延长电池受命，也不需要冷却等。 其它如NRE成本、灵活性、样机的时间、上市 的时间、可维护性、准确性和安全性。 反应和实时性：许多嵌入系统必须对系统环境 的变化连续地反应，且要无滞后地实时计算确 定的结果。
嵌入式系统应用
嵌入式系统组成
硬件
嵌入式系统实现的基础
应用程序
实现特定任务和功能
操作系统（可选）
对应用软件进行管理 使硬件对应用软件透明
/*FPGA实现的程序：（verilog） 贴子回复于：2008-4-27 15:26:01*/ module AD0809(clk500K, //脉宽（至少100ns） rst_n, EOC, //约100us后EOC变为高电平转换结束 START, //启动信号，上升沿有效（至少100ns） OE, //高电平打开三态缓冲器输出转换数据 ALE, //高电平有效，选择信道口 ADDA, //因为ADDB,ADDC都接地了，这里只有ADDA为变量 DATA, //转换数据 DATA_R); output START,OE,ALE,ADDA; input EOC,clk500K,rst_n; input[7:0] DATA; output[7:0] DATA_R; reg START,OE,ALE,ADDA; reg[7:0] DATA_R; reg[4:0] CS,NS; parameter IDLE=5'b00001,START_H=5'b00010,START_L=5'b00100,CHECK_END=5'b01000,GET_DATA=5'b100 00; always @(posedge clk500K) case(CS) IDLE: NS=START_H; START_H: NS=START_L; START_L: NS=CHECK_END; CHECK_END: if(EOC) NS=GET_DATA; else NS=CHECK_END; GET_DATA: NS=IDLE; default: NS=IDLE; endcase always @(posedge clk500K) if(!rst_n) CS<=IDLE;
嵌入式Linux具有稳定、可伸缩及开放源代码等特点，可兼容多 种处理器和主机，广泛适用于各种产品和应用。但是，交叉编译、 设备驱动程序开发/调试，以及更小尺寸等要求对嵌入式Linux开 发者来说都是严峻的挑战。为应对这些挑战，针对嵌入式Linux开 发的专用工具应运而生，而且发展十分迅猛。 但是，许多这类开发工具都不兼容非X86平台，而且也没有很好 地实现归档备案或集成。在其它开发环境下，组件间的高度集成并 没有完全兑现。因此，要想完全从这些免费的软件组件开始创建 一个完整的跨平台开发环境，开发者应意识到这将需要大量的调 研、实施、培训和维护方面的工作。 Linux 是少数既可以在嵌入式设备上运行也可作为开发环境的操 作系统之一。这一特性可让开发者在转向此开发系统之前于常用硬 件(比如X86桌面系统)之上开发、调试和测试应用程序和库，因 此可减少对标准参考平台和指令集仿真器的依赖。这一技术仅适用于应用程序和库，但不适用于设备驱动程序，因为后者的开发依赖于 Linux架构。 开放源代码团体及一些软件供应商可提供设备驱动程序开发工具。由于设备驱动程序比标准应用程序距离硬件更近，因此它们的开发比较困难。所幸的是，Linux 桌面系统可以利用一些Windows及其它操作系统所没有的工具。有足够经验开发设备驱动程序的开发人员可能已经习惯将Linux作为他们的桌面开发系统了。 Linux的快速发展及其桌面方案的不断涌现提出了一个重要问题：所选择的工具方案怎样在不同的Linux分布式系统上运行？它们依赖于主机平台的软件配置吗？ 有些Linux工具提供独立于主机平台的开发环境，包括一系列可支持开发工具的应用软件、库和实用程序。这一方法几乎将开发环境与主机配置完全隔离开来，因此主机可以是任何Linux分布式系统，而且任何更新和修改都不会影响开发环境的功能。 这种方法的主要缺点是对存储空间的要求有所增加――约200MB，因为它自己实际上相当于一个微型Linux分布式系统。 可用的工具 一个嵌入式Linux产品的开发需要几个阶段，包括为目标板配置和构建基本Linux OS；调试应用程序、库、内核及设备驱动程序/内核模块；出货前最终方案的优化、测试和验证。 有数百种开放源代码开发工具可供选择。只要开发者原意花时间和精力去调研、实施和维护一系列各不相同的工具，总能找出一个完整的解决方案，完成几乎任何开发任务。
学生实验实习报告册 学年学期： 课程名称： 实验项目：基于FPGA的数字电子钟的设计与实现 姓名： 学院和专业： 班级： 指导教师： 重庆邮电大学教务处制
1.系统顶层模块设计（如：图一 0） 图一0
2.主要功能模块电路设计 2.1分频模块 这是分频模块的顶层设计图主要完成了把50MHz的时钟信号降频为1KHz、500Hz、1Hz 图一 1 图一 1 这是其中100分频计数器的计数器图一 2 图一 2 2.2计时模块 分、秒计时模块（实现模60计数）图二 1 这是两个模60计数器， 图二 1
其中是连在一起的，把秒钟的进位信号接到分钟计数模块的接收端 2.2.1小时计时模块（实现模24计数图二 2） 这是模24计数器（如图：图二 2），是用74390来实现，47390 是下降沿有效 图二 2 2.3数码管动态显示模块 这是动态显示模块的顶层设计图，如图：图二 3 图二 3 2.3.1扫描模块couner6（实现6位数码管的扫描图二 4） 该模块需使用74390设计一个模6的计数器。实现了模值为6的计数功能其中应该接好 global 用作延时
图二 4 位选模块dig_select(3-8译码器用作控制哪一个数码显示器亮) 图二 5 该模块用于选择 6位数码管中的某一位显示相应字形。74138为 图二 5 2.3.2段选模块seg_select 图二 6 该模块功能是从6组4bit信号中选择一组作输出。 图二 6
2.3.3译码模块decoder（实现了把8421码，译码成数码管的显示）图二 7 图二 7 2.4整点报时 设计思路：首先要做到在整点的时候报时（也就是说再整点的时候蜂鸣器响），那么我们就观察在整点的时候电路有什么特征。 我们观察到的特征就是：在整点的时候秒钟，分钟都是为零的，也就是说在正点的时候分钟秒钟的二进制数每位都是为零的，那么这就是我们控制蜂鸣器响的条件了。那就是把秒钟分钟的每个线或非一下就好了。但是我们要实现蜂鸣器响几秒，那么就再秒钟的低两位上就不接，就实现了响四秒。 图三 1 2.5调时功能 在设计调时间功能的时候，首先就想到我们直接在计数器的cp信号上接上一个开关然后手动给cp然后计数器增加，但是我们在不用调时的时候就是正常的时钟，那么我们就用一个二选一数选器来实现选择计数器的cp信号的来自我们手动给还是来自上一个计数器的进位信号。
FPGA实现嵌入式系统 摘要：在许多领域中广泛应用的嵌入式计算系统（简称为嵌入式系统），是在更大的电子器件中嵌入的重复完成特定功能的计算系统，它经常不被器件的使用者所识别，但在各种常用的电子器件中能够找到这些嵌入式系统。以可编程门阵列（FPGA）来实现可配置的嵌入式系统已越来越广泛，本文主要详细介绍了以FPGA实现嵌入式系统的前景。 关键词：嵌入式；FPGA；嵌入式操作系统。 FPGA Embedded Systems LI Bo （College of Electrical and Electronic Engineering,Wuhan Institute of Technology,Wuhan 430200,China） Abstract：In many embedded computing systems widely used in the field(referred to as embedded systems),is an electronic device in larger repeat embedded computing system to accomplish a specific function,it is often not recognized by the user of the device,but in a variety of conventional electronic devices can be found in these embedded systems.Programmable gate array(FPGA)to implement a configurable embedded systems has become increasingly widespread,this paper introduces the prospect to FPGA implementation of embedded systems. Key words：Embedded;FPGA;Embedded operating system. 1引言 随着计算与通信的融合以及广泛的多媒体处理需求，嵌入式系统得到了前所未有的蓬勃发展。嵌入式系统是以专用芯片为核心的专用系统，其特点是面向用户、面向应用、面向产品，软、硬件量体裁衣，满足行业应用个性化的要求，而这也是FPGA器件的特点。因此基于FPGA的可配置嵌入式系统开发技术以及相应的片上可编程系统（SOPC）解决方案，不仅可融入微处理器技术、数字信号处理技术、可编程系统级芯片设计和软硬件协同设计技术，还能提供了基于嵌入式智能平台的嵌入式系统的设计方法，还降低了设计难度、缩短了研发周期，必将成为未来的主流趋势之一。 从系统对上市时间的要求、可定制特性以及集成度等方面考虑，FPGA在嵌入式系统中获得广泛应用，已经从早期的军事、通信系统等应用扩展到低成本消费电子类等产品中。目前，FPGA在嵌入式系统中主要有3种使用方式：（1）状态机模式：无外设、无总线结构且无实时操作系统，达到最低的成本，常应用于VGA和LCD控制等，满足用户的最基本需求。 （2）单片机模式：包括一定的外设，可以利用实时操作系统和总线结构，以中等的成本，达到中等的性能，常用于控制和仪表。 （3）定制嵌入模式：高度集成扩充的外设，实时操作系统和总线结构，可达到高性能，常应用于网络和无线通信等。 2FPGA实现嵌入式系统的优势 嵌入式嵌入式系统经历了从单片计算机、工业控制计算机、集中分布式控制系统，进而发展到嵌入式智能平台的几个发展阶段。从独立单机使用发展到联