DDRII Test SOP
RD/EE:Ada_ye 2009-04-24
一、DDRII 簡介
DDR (Dual data Rate SDRAM) SDRAM : 同步动态随机存储器，一般可作以下分类： SDR: Single Data Rate DDR: Double Data Rate,2-bit prefetch DDR2: Double Data Rate,4-bit prefetch DDR3: Triple Data Rate,8-bit prefetch 在我们现在做的 DDR EA test 中， 我们一般测试的 是 DDR2 和 DDR3,其中主要是对笔记本内存条的 Clock、Command、Data 做信号验证性测试。
2
二、DDRII Test Signal 簡介
CK .CK# (Clock): CK and CK# are differential lock inputs. All address and control input signals are sampled on the crossing of the positive edge of CK and negative edge of CK#. CKE (Clock Enable): CKE HIGH activates, and CKE LOW deactivates. CKE must be maintained HIGH throughout read and write accesses. CS# (Chip Select): All commands are masked when CS is registered HIGH. CS provides for external. Rank selection on systems with multiple Ranks. CS is considered part of the command code. RAS# : Row Address Strobe. CAS# : Column Address Strobe . WE# : Write Enable operate . BA0 - BA2(Bank Address Inputs):BA0 - BA2 define to which bank an Active. A0 - A15 :Provide the address for Active commands.
3
DQS. DQS# (Data Strobe) :output with read data, input with write data. Edge-aligned with read data, centered in write data. DQ (Data Input/ Output) :Bi-directional data bus.
4
三、DDR Test Plan
1. Test conditons Run 3D Marks： 2. Test tools M/B; DDR：型号、厂商、频率的选择均按照客户要 求; Scope，Probe：带宽均在被测信号频率的 5 倍以上 (DELL 要求), 3.5 倍以上(其他 3. Test items RAM ends: Clk: Vix( crossing voltage)、 Vid( differential voltage)、 Th( high time)、 TL( low time)、Cycle( period)、Slew rate、jitter、 Vil(dc)min, Vil(dc)max; Address、 Control and Data: Vil(dc)min、 Vil(dc)max、 Ringback Hi/Lo、 VILmax、 VILmin、 Setup/Hold time、Slew rate; DQS: Vil(dc)min、Vil(dc)max、 RingbackHi、 RingbackLo、VILmax、 VILmin; 客户要求), 。
5
MCH ends: Data: Vil(dc)min、 Vil(dc)max、 RingbackHi, RingbackLo 、 VILmax、 VILmin、 Output Access time DQS: Vil(dc)min、 Vil(dc)max、RingbackHi、 RingbackLo、 VILmax、 VILmin。
6
四.Test methord and skill
1、CLK: VIX & VID （JESD79-2C P69） VIX: The voltage at differential + signal & - signal cross point . Waveform:
VID: Maximum: (CK#的 TOP 之最高电压)—(CK 的 Base 之最低电压)or(CK 的 TOP 之最高电压)—(CK#的 Base 之最低电压)取最大值. Minimum: (CK#的 TOP 之最低电压)—(CK 的 Base 之最高电压)or(CK 的 TOP 之最低电压)—(CK#的 Base 之最高电压)取最小值
7
Waveform:
Spec:
8
2、CLK :Th、Tl、Tck、Jitter （JESD79-2C P85,P100） 测试表格如下，以 800MHZ 为例。
CK high time CK Low time Half Period Cycle Time Signal (ns) .48tCK(avg) Spec. M_CLK_DDR0/ M_CLK_DDR#0 1.265 1.237 1.237 2.502 14.801 (ns) .48tCK(avg) (ns) (tCK) 2.5nS(min)/ (-200ps to 200ps) cycle to cycle jitter
to .52tCK(avg) to .52tCK(avg) min(tCL,tCH) 8ns(max)
Waveform:
9
SPEC: Tck,Th,Tl 667MHZ 和 800MHZ Tck(avg)是不同的。
SPEC: Jitter
10
3、CLK: Slew rate (JESD79-2C P87) Tr: -.25V to point +.5V Tf: +.25V to point -.5V
Signal Spec. Rising (ns) M_CLK_DDR0 M_CLK_DDR#0 M_CLK_DDR1 #DIV/0! M_CLK_DDR#1 #DIV/0! Slew Rate (V/ns) >=2V/ns V/ns #DIV/0! Falling (ns) Slew Rate (V/ns) >=2V/nS V/ns #DIV/0!
Waveform:
11
Spec:
12
4.Address、Control and Data: Vil(dc)min, Vil(dc)max,VILmax, VILmin
Signal Vil(dc)min Vih(dc)max Ringback Hi Ringback Lo VILmax Vref-0.175 Spec. DDR_A _MA8 DDR_CS0_DIMMA# -0.4 0.3120 0.3787 1.975 0.784 1.216 Vref+0.1=0.85V 0.688 1.072 Vref-0.1=0.65V 0.348 0.412 =0.575V 0.327 0.380 VIHmin Vref+0.175 =0.925V 0.743 1.148
Waveform:
13
SPEC 如下:
5. Setup time、Hold time 5.1 被测信号调法有特殊要求,如下: 负脉宽: Setup time: Vil(ac)max Hold time: Vil(dc)max 正脉宽: Setup time: Vih(ac)min Hold time: ViH(dc)min
14
5.2 Setup time、Hold time 的 SPEC 如下(JESD79-2C P85) :
15
6. Address and Control ---tIS(total setup time)&tIH(total hold time)
tIS(ns) 175pS(min) tIH(ns) 250pS(min)
計算方法： 計算方法：tIS /tIH = tIS(base)/ tIH(base) + ΔtIS/ tIH(total setup time) = tIS(base)/tIH(base) +ΔtIH /ΔtIH.那么， 那么，tIS(base)/ tIH(base)可以在JESD79-2C.pdf P85 頁上找到。 頁上找到。如下圖： 如下圖：
另外， 另外，ΔtIS/ΔtIH.: 取 Address and Control slew rate 和 CLK slew rate 交叉點數值。 交叉點數值。 例如： Address and Control slew rate=1.5~2.0， CLK slew rate=1.0~1.5， 那么ΔtIS=130ps/ 例如： ΔtDH=45psps
16
7. DQ/DM ---tDS(total setup time)&tDH(total hold time)
tDS(ns) 50pS(min) tDH(ns) 125pS(min)
計算方法： 計算方法：tDS /tDH = tDS(base)/ tDH(base) + ΔtDS/ tDH(total setup time) = tDS(base)/tDH(base) +ΔtDH /ΔtDH. 那么， 那么，tDS(base)/ tDH(base)可以在JESD79-2C.pdf P85頁上找到。 頁上找到。如下圖： 如下圖：
另外， 另外，ΔtDS/ΔtDH.: 取 DQ slew rate 和 DQS slew rate 交叉點數值。 交叉點數值。 例如： 例如：DQ slew rate=0.91~1.0，DQS slew rate=1.61~1.8，那么ΔtDS/ΔtDH=8ps
17
8.Slew rate
Slew Rate Trise DC-AC M_CHA_MA2 M_CHA_CAS# M_CHA_RAS# M_CHA_WE# M_CHA_CKE #DIV/0! #DIV/0! #DIV/0! #DIV/0! #DIV/0! Tfa AC-DC #DIV/0! #DIV/0! #DIV/0! #DIV/0! #DIV/0!
Slew Rate
Trise DC-AC
Tfall AC-DC #DIV/0! #DIV/0! #DIV/0! #DIV/0!
M_CHA_DQ3 M_CHA_DQ48 M_CHA_DQS1/DQS1# M_CHA_DQS6/DQS6#
#DIV/0! #DIV/0! #DIV/0! #DIV/0!
Address、Control and Data 关于 Slew rate 的测试 方法.Tr: Vref→Vih(ac)min;Tf: Vref→Vil(ac)max
18
Waveform:
9. Ringback Hi/Ringback Lo When signal have Overshoot/undershoot then it will vibration at top/base.
I.Top
Ringback
Ringback I.Base
19
注: 测试数据信号时,要求在 Writes Cycle 下测试,要把 WE# 信号 SHOW 出来. 在 Memory 端,WE#低电平 是为写. 在前面已经讲过 WE# 信号作用是 Write Enable operate
20