信息产品之EMC设计规范
近年来电机电子产业已是我国第一大产业，其中多项信息产品输出更是位居世界第一，随着各国进口限制及贸易关税障碍的取消，但又为了保护公共安全和保障消费者权益的前提下，各国常常制定一些非关税障碍的技术性检验制度，以维护产品安全与品质；然而这些产品检验制度的制定及认证权限多掌握于进口国手中，我司实验室在实验室的认证体系下，透过NVLAP的交互认证，先后取得美国联邦通讯委员会（FCC、NVLAP）、美国保险业实验室（UL）、加拿大(ICES、CSA)、德国TUV/莱茵、德国TUV/PS、日本VCCI、新家坡PSB、台湾BSMI、INTERTEK（ETL S EMKO）认可之大陆实验室，同时有加入CNLA实验室认证体系、实验室符合ISO/IEC17025全部要求,可有效协助厂商于最短的时间内取得符合各国EMC、Telecom及安规检验报告。
我司长期致力于提升厂商内部研发人员(包括研发工程师，EMC工程师，Layout工程师)的EMC技术，以减少EMC d ebug及PCB L ayout不断反复流程，不但降低了研发经费，且更能有效的掌握产品时程，准时使产品上市得到最佳商机，甚至赢取客户信赖之无形效果,来达到我们与客户共同成长。
我司以多年来于电子产品测试、整改、做报告之实务经验，总结出一系列电子产品EMC、安规设计经验。在此以LCD MONITER\LCD TV为例，用最浅显的叙述，协助研发工程师、EMC工程师、Layout工程师建立EMC D esign R ule，解除EMC梦魇。
产品开发中的EMC考虑
一，在产品的开发阶段，首先应根据产品类别、销售地区确定需要通过的标准：
以LCD显示器为例，它们属于信息技术设备，根据销售地区的不同，需要申请不同的EMC报告：销欧需要CE REPORT，销美需要FCC REPORT，销日需要VCCI REPORT，内销需要申请CCC REPORT。销欧机种需要符合的标准为EN55022（电磁干扰）、EN61000-4（电磁抗扰度）系列、EN61000-3-2（谐波电流）和EN61000-3-3（电压波动）；销美机种需要符合的标准为FCC CLASS B（电磁干扰）,现在用IEC55022的标准也是被认可的;内销的显示器需要符合的标准为GB9254（电磁干扰）和GB17625.1（谐波电流），销日机种需要符合的标准是日本独立的标准VCCI。
EN55022（电磁干扰）包括传导和辐射两个项目，EN61000-4（电磁抗扰度）测试的项目包括六项。一般而言新产品会首先测试电磁干扰，然后测试电磁敏感度。这是因为在设计阶段样机一般都比较少，而测试电磁敏感度对机器有一定的破坏作用，另外，针对电磁干扰做的对策对于电磁敏感度也会有一定的作用。一般而言，LCD MONITOR问题主要出在传导、辐射、ESD等，而LCD TV还需要多考虑20部分，即S1-S5.
二，再次就要考虑电路的搭接和LAYOUT,来满足上述标准，主要从下面六个方面来叙述：
A、印刷线路板基本构成
1、使用Microstrip(微波，内层布线)或Stripline（带状线，外层布线）方式构成系统；
2、依据应用及Net之数量来选择最好之堆栈方式。将所有信号布线层相邻于完整之映像平面（image plane）。
3、在俩层板之场合，将power及ground trace以辐射状布线；
4、由最高速组件至最低速组件以辐射状依次排列放置。
5、使power平面比ground平面小20-H;
6、依产品而选择适当之接地方式：串联、并联、单点、多点接地；
7、CLOCK在1MHZ以下之低频应用，使用单点接地（AUDIO、模拟、电源供应器，等等）；
8、减低在下列闲之RF地回路：
●含有高RF能量之电路与系统之地之闲；
●依功能区分之系统之间；
●多点接地之处；
●I/O联机及相关电路之间；
●电源输入端及系统之地之闲；
●适配卡连接器及主系统之地之闲；
●电路板之边缘；
●CABEL之隔离线及机壳之地之闲；
9、计算所有接地点之直线距离与λ/20之比值。接地点间距要小于λ/20。λ为系统所产生之最高频率之波长；
10、永远将信号布线层相邻于一完整平面（Ground或power平面）；
11、绝对不要将信号线走线到映像平面之中。但如果在相邻之信号层没有横越分割区，则此分割是可以接受的；另外也要注意地平面之不连续性之影响。
12、绝对不要将三层或更多层之信号线相邻布线。每一信号层必须要相邻于一完整映像平面。
13、将电路板依功能区分成子系统。将高频区、中频区、低频区分开。若可以的话将各区分割。
14、每一分割区都要接地至机壳之地，越多越好以减低地回路；
15、依功能上之要求选择适合之逻辑族，当壳接受较慢之速edge rate时，就不要采用高速组件。具高速edge rate 之组件会产生比较低速edge rate之组件更大许多之高频带能量。组件之制造厂通常只定义其最快之rise及fall time 以保证功能正常。有疑问时，以实测值作为选择组件之参考。
16、不要使用socket, 以减低组件trace长度之电感性.
17、选择power及ground脚位于中央之组件, 以减小接脚长度感量及与去耦合电容间之地回路。
18、注意组件接脚之瞬间涌浪电流(peak inrush surge current). 此电流会将高频切换噪声注入power平面.
B、BYPASSING ANG DECOUPLING 旁路及去耦合.
1、依使用场所选择电容: 去耦合、旁路、大型(bulk).
2、Bypassing及decoupling会影响电路谐振之特性, 确定电路是否为串联、并联、或并联C串联RL、之纲路。以
计算其谐振频率。
3、当选择去耦合电容时, 先以功能上之需要考虑逻辑组件之充电来源。同时要考虑把高频RF电流移除之所需之
谐振频率之要求, 此高频RF电流来自于在最大电容负载下组件之所有脚同时切换。
4、当为某一特别共振范围选择电容时, 要算入幅射轴向电容器之脚长度。
5、电容器可decoupling高频电流至其共振频率处。(回了共振频率无效果)。在共振频率之上，电容器变成电感
性因而无法去除来自组件之RF电流。有些逻辑族具有比一般常用之去耦合电容之共振频率更高之频谱能量。
6、在电路富含RF能量及rise time快于3ns之电路上须使用去耦合电容。根据最好之效果及所在意之频率范围计
算所须之电容值, 不要用猜测或是根据以前之习惯用法使用。
7、量测或是计算电板之power及ground平面之共振频率。此二平面就是-----去耦合电容。以此二平面构筑去耦合
电容获最大效益。
8、对高速组件及蕴含高RF带宽能量之区域, 使用多种电容并联以去除大带宽之RF能量。
9、当选择并联电容时, 记住当大容值之电容变得电感性时, 小容值之电容仍保持电容性。在某一特殊频率, 构成
---LC电路。造成无限大阻抗因而完全无decoupling作用。若此状况发生, 使用单一电容较有效。
10、少数之decoupling电容可能会优于许多之decoupling电容。
11、对标准TTL组件而言, 电源平面一般会提供一低共振频率之去耦合。
12、使电容器之接脚越短越好以减低其接脚长度之电感量。
13、在电路板之所有电源输入连接器边, 及在rise time快于3ns之组件边装置并联之电容。
14、选择power及ground脚位于中央之组件。
15、使用足够数量之大型电容器以提供本地化之充电电源以提供电压及电流。当组件在最大电容负载状况下所有
pin同时切换时造成之大量电流需求时是必要的。一般说来，去耦合电容要同时担负大型(bulk)及RF电流压制之角色。
16、在power输入端及板子的封角方向加上大型(bulk)电容。同时，在离power输入连接器最远之处加bulk电容。
在有大的直流电压及电流需求之组件边皆加上bulk电容。Bulk电容会减少电压及电流之波动，提高系统之稳定度。
17、对所有电容要考虑、计算其适当之电压额定值。
18、如果用了太多的decoupling电容，会由电源供应器吸引巨大之电流，因此应在power supply放一群bulk电容
以提供其电量。
C、Clock频率信号
1、将clock及振荡器放在一分开的频率产生区域。用一个区域化的地平面及金属屏蔽(doghouse)围着振荡器及相
关的高速、高电流driver。将clock产生电路放置于靠近接地铜柱之处。
2、总是将clock电路(振荡器、晶体、driver)直接放置在印刷线路板上, 不要放在socket上。
3、当使用区域性之地平面时, 注意以下几点:
●将clock电路及区域性之地平面放置在金属接地点旁边，连接此地平面至机壳之地。
●使用很多贯穿孔将此一区域性之地平面连接至电路板之ground平面。
●不要在此一区域性之地平面上加防焊涂料(防焊涂料会改变介电系数)。
●将支持电路、driver、buffer及电阻皆放在此一区域性之地平面之中。
4、对所有的clock trace要作阻抗控制。计算misrostrip及stripline之trace阻抗。
5、注意信号trace之传输延迟。
6、计算所有组件之电容负载，使用串联电阻或尾端termination.
7、切换速度越高(信号之edge rate)，越要注意从clock driver端之串联终端电阻必须等于trace之特性阻抗Z0 。当driver之特性阻抗，Z S，加上串联之终端电阻，等于trace之阻抗时，为阻抗最匹配之状况。
8、对clock组件之decouple电容，采用共振频率高于所需要压制之clock谐波频率之电容。可以用一个或两个电
容并联。
9、印刷线路板一般说来共振频率在200到400mMHz之间。利用内含于power平面之去耦合电容效应以获致最大
成效。
10、尽量减少在clock trace上之贯穿孔。贯穿孔使trace之阻抗增加(约1-3nH每个孔)。贯穿孔会改变trace阻抗，
引起功能不正常或EMI幅射。
11、Trace越宽，电路之阻抗越低。
12、不要将clock放在靠近I/O区域。若trace在I/O附近2时内，则要尽可能使用最低速之逻辑组件。若trace在
I/O附近3时内，则尽可能使用中速之组件。若有作分割(panition)处理，则不受此限制。
13、保持trace之阻抗平衡且长度短，以减低反射现象。
14、将trace视为传输线设计以减低或防止反射、莲波(ringing)，及产生common-mode RF电流。
15、测量所有clock trace及高速周期信号之实际布线长度。确定此长度是否大于算之最大詊可长度。若是，则要
加以适当之termination。
16、如trace必须要较长，依据传输线理论来布线。
17、将所有clock trace以特性阻抗来terminate。
18、将clock trace只布线在单一层上。此一布线层必须要永远相邻于一完整2005/1/28平面。若可能，将clock以
stripline方式布线。在板子底部之trace仍为microstrip之方式。
19、不要将clock或高频信号在不同层间跳跃。如此将破坏在trace与映射层间之耦合。此种破坏会使得RF回返
电流无法完整连续的完成其由source至load之路经。如果clock势必要在层间跳跃，在每一个跳跃点边放一个地的贯穿孔以保持映像平面之完整性。
20、Microstrip允许高速讯号传输，但同时也会让较多之RF电流幅射出去。
21、Stripline得到较佳之RF电流压制，但由于在trace与围绕之平面间之电容负载之故，同时会降低信号之edge
rate(在pico-second之范围)。
22、若是单层或双层板(无ground平面)，放置一条护卫(guard) trace围绕在每一clock旁边。使用其间距越小越好
(依据3-W 法则), 这样可减少串音及提供RF电流之回返路经。
23、对高边缘速率信号，使用两条trace并联，依dual stripline方式布线，因提供额外的地回返路经给common-mode
电流，达到更佳的RF压制效果。
24、当使用护卫及并联trace时，在整条trace上以不规律之间隔连接至地平面。规律的接地会造成调谐电路，使
在某一谐波或波长产生共振。
25、同时使用护卫trace及并联trace，可造成一类似同轴电缆之传输线特性。
26、不要在同一护卫trace间放两条不同之信号trace，可能产生串音。如果信号是成对的(paired，differential)，方
可放在同一护卫trace之间。
27、护卫trace可以降低或消除串音现象。
28、另一个防止串之方法为将并行信号以2mils/inch之间距来布线。(若并行一时则间距2mils，并行2时则间距
4mils)。
29、将所有clock线以幅射状布线。不要串成一圈。对每一个幅射trace给予一个串联终端电阻。若可能的话，每
一个driver推动一个组件(fan-out为1)。
30、计算串联电阻，使大于或等于driver组件之输出阻抗，小于或等于trace阻抗。
31、Clock线路不要用叉状分枝或T型分枝，除非很短。
32、根据电路/trace之阻抗及纲路之共振频率，对每一trace计算其去耦合电容之值。确定信号之edge rate不至于
降低到不动作之程度。
33、对于5MHz以上之频率或clock斜率快于5ns的信号，使用振荡器而不要用分立之组件或晶体来产生之。
34、对振荡器之外壳要预留附加之接地方式。
35、以3-W法则来布线可消除串音。此法则叙述到『trace间之距离，由中线至中线，必须3倍于信号trace之宽
度。对dual stripline而言，一trace须为其相对trace之3倍宽度』。
D、INTERCONNECTS AND I/O内部连接及输入输出
1、对每一内部联机考虑EMI及ESD保护。包括前面板显示灯及控制开关、I/O联机、电源线、空的卡槽、周边
组件盖板、接口组件、等等。
2、将driver及控制逻辑组件放置越近考近I/O连接器越好。以减低trace长度及common-和differential-mode电流
之RF耦合。在靠近逻辑及I/O连接器闲装置滤波器。
3、将I/O connector之金属外壳以360度之方式连接到chassis之地。
4、将内部联机及I/O电路与高速RF带宽区域分割。尤其是CPU部分及快速控制逻辑。
5、提供quiet区域，经由将数字逻辑电路及模拟电路分开，以及其相对的ground及power平面。
6、提供每一个I/O port一个隔离及安静的ground或/及power平面。
7、预留篱笆（fence）之位置，以防止不同区域闲之内部辐射RF耦合。使用fence来控制EMI及加强系统稳定性。
将fence之接地脚与group平面闲装置decoupling电容。
8、使用分割或壕沟将noisy及quiet区域作隔离。壕沟（moat）意指在所有层皆没有铜箔层。在此一分割区两边
之连接须经由common-mode choke, data line filter,隔离变压器，或是bridge.只将与此quiet区域相关之信号经filter布线进入。将两端分别以如螺丝之方式接地至chassis之ground。接地会移除在power平面上，来自于因分割区之闲电位差造成之RF地噪声，之RF电流成分。
9、使用data line filter, ferrite组件，或隔离变压器，作为noisy及quiet区域闲之连接。
10、在信号及信号回返路径上不要使其产生不必要的电感。信号回返路径可以是一地平面。此包括电感及ferrite
bead之使用。Ground回返路径，若用来代替ground平面，应3倍于power trace之宽度。
11、绝对不要将任何trace违反或横越在moat之上。将所有进隔离区之trace以bridge方式进入。
12、将每一I/O子系统分割成一单一之功能区。将Serial,parallel，ethernet，SCSI，video，audio，等区域分开。
13、在控制逻辑，I/O子系统，I/O连接器闲,使用q uiet- area。此quiet-area包括ground及power平面。
14、不要将主动组件及非I/O组件放在quiet-area中。
15、使用电容性或/及电感性之信号滤波器（differential-mode用电容性，common-mode用电感性）在每一条I/O在
线。将滤波组件越靠I/O connector越好。注意电感器的内部绕线电容及信号滤波器是否会导致信号误动作
或信号降低之问题。
16、注意bypass电容的放置位置，在滤波器之前或之后。如果放在filter和I/O connector之闲，选择耐压1500V
之电容以防治ESD问题。
17、在artwork上预留bypass电容给I/O电路。但只在EMI或功能上需要时才加上电容。
18、将I/O Bracket直接接到chassis之接地，除非是单点接地或须隔离的状况。并且，连接I/O Bracket到印刷电路
板之ground平面。在Bracket与PCB Ground闲提供多点之连接。如果在adapter board上没有外接的I/O联机，将信号接地与chassis固定bracket隔离。
19、留意单点及多点接地之位置。
20﹒对于局域网络﹐将data信号以common-mode choke滤波﹒使用壕沟(moat)与主PCB间作完全之隔离。注意此choke之线间电容会不会超过网络之规格。
21﹒对video信号﹐在video controller及I/O connector之间提供一个π型滤波线路﹒将此π型滤波线路仅可靠近I/O connector。将数字之地于模拟之地间以电感ferrite（磁环、磁珠）隔离。将所能有的模拟线及组件放置在此模拟隔离平面区之上。
22、将audio区分成三区﹕数字﹑模拟﹑及audio。将数字－模拟间直接经由在audio controller（控制）之下的bridge
（桥）来连接或是越近越好﹒将所有模拟数字间之线路经由此bridge连接﹐包括模拟之power.以另一个moat或另外的data line filter将模拟部分由audio部分中隔离出来。不要将audio之地连接到机壳或是模拟之地。不要将unshielded之audio cable之信号返回接到机壳或是模拟之地。
23﹒在所有连接到外的dc或之ac电源上加上fuse﹒这是safety的要求﹒使用cartridge﹐pico,或PTC fuse。
24﹒对带有高dc或ac电压(>42.2V)之电路上﹐加大creepage及clearance之距离﹐以避免因不安正常操作产生之触电危险﹒这亦是safety的要求。
E、ESD静电放电保护
1、对所有I/O cable提供ESD保护(直接加在I/O connector)﹒如spark gaps﹑Transforms﹑高电压电容器﹑R/C﹑或
L/C滤波器﹒在ESD之压制上﹐电感性组件较电容性滤波组件较好﹒使用多层板可增进ESD之免疫力。2﹒使用下列技术减低地还路﹕
●将所有ground及power trace尽可能靠近。
●将信号线尽可能靠近ground。
●在整个板子上使用bypass电容﹐处理高及低的ESD共振频率。
●将trace长度尽量减短。
●将板子上不用的区域尽可能的话填满ground。将这些填起来之ground区域以尽量多的贯穿孔连接到chassis
ground，一般要求每隔12.5mm就至少一个。
●将ESD敏感组件分割partition or moat。
●确保所有至chassis ground之连接为低阻抗﹐使用紧密之束缚或旋紧之方式。
●内部之ground平面应包围每一个电镀之贯穿孔以减低地回路。﹒
3、装置一个ESD护卫带(在上层及下层)围绕板子的周边以防止ESD耦合至逻辑线路。不在I/O连接在线产生
discharge仍可能使系统锁主lockup。以每1/2吋间隔将护卫带接地至chassis ground.此能够提供ESD一个低阻抗之能量散逸。在护卫带上不要加防焊涂层。
4﹒把非绝缘之机壳接地与trace分开至少0.22cm之距离。
5﹒接到chassis之ground trace必须要有长宽比4:1或更小比例(亦即要够宽),对所有连接带(bond strap)要求亦可。
6﹒将所有滤波器放置在距I/O connector越近越好。
7﹒如果在板子上ground及power以格状分布﹐将这些trace尽可能多处连接以减低环路面积。
8、把电源送入板子之connector放在远离边缘及对ESD最不敏感之区域。如可能的话，将电源Connector放在板
子中央。Backplane之power connector不需要如此要求，因backplane通常离I/O connector有一段距离。
9、在ESD敏感区域使用影像平面相邻于每一信号布线层。
10、在ESD敏感区域使用ground trace相邻于每一信号。
11、将非绝缘电路及组件远离用户可碰触之区域、开关、操作者能碰到之无接地之金属物，至少2cm远。
F、Backplane and Daughter Cards
1、选择适当的脚位分配（pin assignment）以达到地回路控制。分配较多数量之ground pin可减少串音、降低辐射、
增强信号质量。
2、在整个Backplane上之所有trace由源头至负载保持固定阻抗。使用适当之terminator以改善信号质量。
3、可能的话，使用有阻抗控制之connector。
4、对于Backplane使用尽可能多的ground plane及ground pin。将Backplane经由直接连接到机壳之地或是在Backplane
之下的机壳平面接到card cage上。使用bypass电容将电源供应回返平面及ac机壳平面decouple至系统（机壳）之地。
5、用多重的信号及地trace来设计Backplane。不要将connector之相反端之多条回返地线捆绑在一起成束，会造
成大的RF回返电流环路。同时在相邻之信号trace上产生crosstalk现象。
6、地回路以及trace闲不够的接地会在Backplane产生differential-mode噪声。用ground trace来相邻及包围每一个
clock trace。
7、对Backplane上之每一布线层计算及保持适当阻抗。
8、对每一信号层要有一映像层平面相邻。以尽可能多之贯穿孔将映射层连接在一起。
9、考虑板子最上层为接地层或是信号层。将最上层用作接地层可减低在Backplane和I/O connector及adapter card
之间之阻抗不匹配。
10、如果使用很多的connector slots,要做worst-case分析，以了解因集总及分布电容造成之波形失真程度。对
Backplane提供多处之接地位置。包含将adapter card插入slot之状况。
11、检查是否有高速之clock信号adapter card之背面层，其可能耦合至相邻adapter card闲之阻抗匹配。
13、在设计内部连接时记住以下几点：
●使所有不连续区越短越好。
●在放置之空间及脚位上使用尽可能多的ground连接。
●在connector中建立一共同接地。
●使用低介电系数（dielectric-constant）之主板材料。
●保持接地路径长度与信号及地闲越近越好。
14. 扩展backplane之大小，使约略大于mounting bracket之边缘1吋以上，将bypass电容及cable之连接放在此区
域。以尽量多的连接点将此一ac chassis plane接地至chassis ground 。在每一接地位置装设bypass 电容。
15. 在相邻层闲之所有trace 要以正交布线。（水平层相邻垂直层）
16.对所有clock及信号trace避免贯穿孔。可能的话，同信号之trace要在同一平面。不要将clock信号或高速trace
串成一环路（daisy-chain）。采用辐射状的clock分布。
17.在backplane上，trace不要使用T行分枝。
18.使所有trace 越短越好，以防止涟波及反射。（在长trace 上易产生涟波及反射现象）
19.对所有clock及信号trace以其特性阻抗来作为termination.。如果是使用尾端之terminator电阻要确定此电阻是
该Bus之最后组件。使用可能的最慢速逻辑将所有trace 以传输线来看待。
20.要减低trace及平面闲之串音，使得3-W法则，或是将并行之trace分开0.002吋/每吋长度。
21对单层或者多层板，将此trace 连接到系统之地。
22.在并行trace闲加一条信号回返地线。将此trace 连接到系统之地。
23. 不要将信号线布线经过重迭之贯穿孔区域（重迭之贯穿孔区域会造成映像平面之不连续性）。保持完整之映
像平面，可提供一低阻抗之回返路径给RF回返电流。若回返电流必须要绕过I/O connector外围才能完成其回路的话，会产生大的RF common-mode 电流。
G、机构的设计
1、开孔和缝隙：靠近高速clock和DATA，还有就是振荡电路的地方不能有孔和缝隙；金属上开孔尽可能做到两
点的阻抗一致；
2、金属与金属间的杂散电容：尽可能将金属尽可能连在一起，不要将一块金属以浮地的方式靠近高速clock和DATA，还有振荡电路，这样该金属很容易做为辐射天线，使辐射超标，还有就是做抗扰度时也容易接收干扰信号，使电路失效。
三，如何于测试中Debug E MC ：
往往在实际的产品设计时，在上面第二点提到的所有注意事项，不能同时满足，甚至是矛盾的，这时就要进行取舍，先考虑主要的（如高速clock和DATA）信号回路，再布其它的走线；
即使这样，在实际的测试中，还是会有一些问题，下面我以空间辐射（RAD）为例,来简要叙述分析思路和流程。
1、首先来分析干扰源（定位）：整改的前提是定位，没有定位过程的整改就像无头的苍蝇一样到处乱撞，有的
时候即使问题搞定了，工程师们也不知道哪些整改措施是必须的，哪些是多余的（带来附加成本）；定位有两种手段：一种是直觉判断，需要完全依靠工程师积累的EMC经验来判断，另一种是比较测试，依靠测试仪器和EMC经验的结合来对问题进行详细的定位判断。用下面几个方框图来描述详细的流程
A、RE超标之整机定位详细流程
B、电源电缆导致辐射超标定位子流程
C、信号电缆导致辐射超标定位子流程
D、屏蔽体泄漏定位子流程
E、宽带噪声抑制方法
谱线问题描述：30～300MHz频段内出现宽带噪声超标，如下图：
问题定位：一般由电源或地噪声辐射引起。
问题整改：通过在电源线上增加去耦磁环（可开合）进行验证，如果有改善则说明和电源有关系，否则就跟接地有关系
F.独立窄带尖蜂噪声抑制方法
谱线问题描述：全频段内出现间隔均匀的窄带尖蜂群噪声（如下图）或单立尖蜂噪声。
问题定位：如果是均匀的窄带尖蜂群噪声，计算其间隔频率差是多少，这个频率差可能就是其辐射源的基频；如果是单立的尖蜂噪声，则看看这个尖蜂噪声和单板上的时钟频率是否有倍频关系。
问题整改：有针对性的处理确定的目标时钟源。
G、高密集型尖蜂群噪声的抑制方法
谱线问题描述：在某些频段内出现无任何规律可寻的高密集型尖蜂群噪声（如下图）。
问题定位：对于这些噪声，单板上没有任何时钟频率和其有关系，并且非常密集，一般来说属于总线噪声；
问题整改：有针对性的处理总线源。
H、根据单支频谱展开波形来分析问题点，一般展开后波形为平滑的单峰是CLOCK; 展开后波形成M状是
DATA信号，波形为平滑的单峰，且单峰上还有一些规则的均匀移动的小单支则是音频的问题；
2、定位问题后，整改的方法就是接地，滤波，屏蔽等，这里就不一一描述了。
客户通过到我司现场测试、整改（我司派专人指导，或者包案给我司整改），从了解到协作，使我们的服务品质不断提升，我们的服务不断延伸，现在很多大的公司让我们直接参与到最初的开发设计中（如机构的确定，电路搭接，PCBLAYOUT），现在配合比较大的公司如精诚集团、恒星集团、源兴科技、伟创力、富士康、键邦、唯冠、毅力集团、三诺、金宝、天鹏盛等。
我司相信、也有能力在贵司产品国际认证中，尽我们一份力
[导读]电磁屏蔽是利用金属板、网、盖、罩、盒等屏蔽体阻止或减小电磁能量传播所采取的一种结构措施 期刊文章分类查询,尽在期刊图书馆 李永梅（东南大学成贤学院江苏南京210088）【摘要】EMC设计是电子设备设计中的重要环节。本文依据EMC的基本原理，综合考虑了屏蔽材料、屏蔽方式、缝隙和孔的处理等诸多因素，结合机械加工的手段和工艺，对机箱EMC的结构设计方法进行分析和探讨。【关键词】机箱；电磁屏蔽；结构设计1.引言随着科学技术的迅速发展，现代各种电子、电气、信息设备的数量和种类越来越多，性能越来越先进，其使用场合和数量密度也越来越高。这就使得电子设备工作时常受到各种电磁干扰，包括自身干扰和来自其它设备的干扰，同时也对其它设备产生干扰[1]。在这种情况下，要保证设备在各种复杂的电磁环境中正常工作，则在结构设计阶段就必须认真考虑电磁兼容性设计。如果忽视了这一问题,到新产品使用时，干扰问题就会暴露出来。因此及早地解决电磁干扰问题是电子设备机箱结构设计时必须考虑的重要环节。 2.理论基础电子设备结构中常见的电磁干扰方式主要有传导干扰和辐射干扰两种，因此电磁兼容（EMC）设计的主要方法有屏蔽、滤波、接地等。 2.1屏蔽电磁屏蔽是利用金属板、网、盖、罩、盒等屏蔽体阻止或减小电磁能量传播所采取的一种结构措施。常用的方法有静电屏蔽，磁屏蔽和电磁屏蔽。电子设备结构设计人员在着手电磁兼容性设计时，必须根据产品所提出的抗
干扰要求进行有针对性的电磁屏蔽设计。屏蔽通常有静电屏蔽、磁屏蔽和电磁屏蔽三种。 2.2滤波电路中的干扰信号常常通过电源线、信号线、控制线等进入电路造成干扰，所以对公用电源线及通过干扰环境的导线一般均要设置滤波电路。 2.3接地接地问题在电磁兼容性设计中也是一个极其重要的问题，正确的接地方法可以减少或避免电路间的互相干扰。根据不同的电路可用不同的接地方法。通常组合单元电路接地有串联一点接地、并联一点接地和多点接地三种方式。整机接地方式也是保障产品电磁兼容性的主要措施之一。由于其功能不同，故电路差别甚大，接地状况也不大相同。一般常用的方法是：将模拟电路、数字电路、机壳分开，各自独立接地，避免相互间的干扰，最后三地合一接入大地，这种方式较好地抑制了电磁噪声，减少了数字信号和模拟信号之间的干扰。 3.机箱EMC 的结构设计一电子设备中的机箱，机箱有电源线、信号线、控制线等的穿入及穿出以及散热用的通风孔、调节用的调节孔、显示窗等，同时机箱也是由多个零件组合而成，各部分的连接处难免有泄漏。如何抑制电磁能从上述因素中泄漏，就成了电磁兼容性的关键。在这里仅介绍几种结构设计中比较简单可行的方法： 3.1缝隙的屏蔽 缝隙指的是连接后要拆卸的，如机箱上下盖、前后面板和箱体的连接缝，这类连接通常用螺钉来紧固。这类情形增加屏蔽效能的途径有如下：（1）增加缝隙深度，也就是增加箱体及盖板的配合宽度。（2）在结合处加入导电衬垫或者提高结合面的加工精度，即减少缝隙长度。一般比较经济的办法是在接合面安装导电衬垫。这样既可以
电子产品EMC设计 1、EMC概述 EMC术语、EMC试验项目、EMC测试标准、EMC认证（CE、FCC、3C） 2、辐射发射RE 2.1基本设计方法 辐射发射原理、差模辐射和共模辐射模型、共模辐射场强计算公式、差模辐射场强计算公式、减小共模和差模干扰关键、EMC三要素、RE整改：电缆(信号/电源)是否超标、结构屏蔽是否致超标、单板是否致超标。 2.2信号电缆电缆辐射原理、同轴电缆设计、平衡电缆设计、USB电缆设计、屏蔽电缆转接介质、屏蔽线进出屏蔽体设计。 2.3结构屏蔽设计如何进行缝隙的屏蔽设计、信号线进出屏蔽体设计、屏蔽机箱设计、屏蔽搭接设计案例。 2.4接口滤波接口滤波、滤波器设计、电源接口滤波电路、接口滤波器件参数调整、一般信号接口滤波设计、电源接口滤波设计。 2.5EMI预防性设计单板滤波设计、晶振电源滤波电路、时钟输出匹配滤波设计、总线信号输出匹配滤波设计、主芯片电源滤波设计。 2.6电路板级EMC设计走线减小环路、接口地处理、滤波器前后走线、改善晶振布线、双面单板设计。 2.7其它设计方法 3、传导发射CE 3.1传导干扰源头分析差模干扰的测试原理、共模干扰的测试原理、开关电源产生电磁干扰点、如何定位差模和共模干扰。 3.2传导耦合途径分析差模噪声耦合途径、共模发射由分布参数形成耦合途径、分布电容。 3.3传导发射整改方法对干扰源的抑制、传导差模噪声的抑制方法、传导共模噪声的抑制方法。 4、静电抗扰度ESD 4.1ESD基本知识 静电干扰与危害原理、静电放电敏感分级、常见半导体器件的ESD易损值、电磁脉冲效应。 4.2常见静电整改器件常见静电整改器件、TVS管原理、压敏电阻。 4.3静电问题整改思路静电试验介绍、静电放电的传导方式、静电的强电场效应、静电放电的发射方式。 4.4静电问题整改思路空气放电问题定位空气放电的定位、结构处理、关键电路处理、PCB布线处理、软件处理、键盘空气放电ESD问题定位。 4.5接触放电问题定位器件设计注意、器件PCB布局设计注意、敏感电路局部屏蔽处理。 5、电快速瞬变脉冲群 5.1EFT干扰现象介绍 电快速瞬变脉冲群的起因、容易出现问题场合、干扰的特点。 5.2EFT干扰机理分析
EDP电磁兼容设计平台专注EMC解决方案，规范EMC设计流程； 打造智能化的EMC设计平台。 1、企业面临的EMC设计应用现状 ?投入成本高，解决问题周期长；为解决产品EMC问题，不断进行测试验证， 反复的进行改版设计。 ?企业设计人员EMC知识储备不全面；解决EMC问题往往靠设计人员过去的 工作经验。 ?EMC设计流程不规范，EMC设计没有参透于电子产品开发过程各个阶段（总 体方案阶段、设计阶段、开发阶段、测试阶段、认证阶段等）。 ?公司技术文献和多年积累的产品开发经验不能良好的共享、消化，没有一个 系统将公司无形的技术经验转化为有形的产品开发技术要求。 2、企业面临的EMC问题 ?激烈的产品竞争要求企业开发的产品有更高的品质。 ?快速的市场变化要求企业有更高的产品开发效率。 ?高规格的EMC认证和EMC设计技术要求企业有更高的产品开发能力。 ?规范化的企业文化要求有更高效的产品开发流程。 3、EDP电磁兼容设计平台优势 ?赛盛技术多位专家10多年的经验融合荟萃； ?赛盛技术多项产品电磁兼容设计专利技术； ?智能化标准化项目管理设计平台 ?几十种典型接口电磁兼容解决方案； ?上百种PCB层叠电磁兼容设计方案； ?完整的电磁兼容布线设计规则； ?完整的结构屏蔽电磁兼容设计方案； ?多行业电缆与连接器电磁兼容解决方案； ?多行业、近百个产品实际电磁兼容设计验证与经验总结;
4、EMC设计平台介绍 利用计算机技术，整合人工智能、数据库、互联网等开发手段，对于现有的电磁兼容技术资源（包括各种设计规则，解决方案等）以及企业产品研发积累的技术检验等进行全面的管理和应用，实现现阶段对于企业电磁兼容的研发流程规范化和研发工程师电磁兼容设计的技术支持和辅助开发；未来电磁兼容专家系统一提供智能化技术支持（包括产品开发电磁兼容风险评估功能，自动检查和纠正电磁兼容设计功能、产品设计系统仿真和功能电路仿真等）为主要目标和发展方向。 电磁兼容设计平台：主要包括PCB设计、原理图设计、结构设计、电缆设计等四部分组成；系统依据用户设计要求和EMC设计要素，智能化输出相应的产品PCB设计方案、产品原理图设计方案、产品结构设计方案、产品电缆设计方案，然后用户依据产品信息保存方案（方案为标准技术设计模板，内容依据设计内容自动生成格式化的文件）。 使用电磁兼容设计(EDP)软件,会让我们很轻松的完成这些复杂困难的工作，用户输入产品产品设计的相关要素，软件就能够智能化输出产品EMC设计方案。 不管企业之前是否有电磁兼容设计经验？是否有电磁兼容设计规范？是否有电磁兼容标准化设计流程？是否有电磁兼容技术专家？企业在应用EDP软件后,EDP软件能够快速帮助企业解决以下方面问题： 1、快速提升企业产品电磁兼容性能：系统一旦使用上就能够快速地指导企业产品进行电磁兼容有效的设计工作，迅速提升企业产品的电磁兼容性能； 2、能够解决企业多型号产品同时开发，技术专家资源不够使用的情况：智能化的软件可以同时多款多个型号产品，不用设计阶段并行进行开发；能够在很短的时间内给出相应的设计方案，结合产品设计要求指导设计人员进行设计，不耽误产品由于专家资源不足而造成正常设计进度延误； 3、提高产品研发人员EMC技术设计水平：由于有规范化、标准化的方案输出，设计人员在进行新产品开发的时候，能够参考、学习标准化的技术方案；提升自身EMC设计知识水平，减少后期类似设计问题； EDP软件在手,EMC设计得心应手!
讲师：李文博2016.06.20
1. 简单介绍EMC的概念 2. EMC设计内容 3. EMC问题的来源 4. EMC测试项目 5. EMC方法：屏蔽 6. EMC方法：接地 7. 常用EMC物料(结构)
电磁兼容（Electromagnetic Compatibility , EMC）主要包含两方面的内容：电磁干扰（Electromagnetic interference , EMI） 电磁敏感度（Electromagnetic susceptibility , EMS） 电磁兼容设计基本目的： A 产品内部的电路互相不产生干扰，达到预期的功能。 B 产品产生的电磁干扰强度低于特定的极限值。 C 产品对外界的电磁干扰有一定的抵抗能力。
电磁兼容设计可分为： 信号设计、线路设计、屏蔽、接地与搭接、滤波、合理布局其中与结构关系较大的有： 屏蔽、接地与搭接、合理布局 注意：并不代表其他措施与结构设计完全无关，结构设计亦需配合完成其他措施比如滤波。
所有电器和电子设备工作时都会有间歇或连续性电压电流变化，有时变化速率还相当快，这样会导致在不同频率内或一个频带间产生电磁能量，而相应的电路则会将这种能量发射到周围的环境中。 EMI 有两条途径离开或进入一个电路：辐射和传导。 信号辐射是通过外壳的缝、槽、开孔或其他缺口泄漏出去；而信号传导则通过耦合到电源、信号和控制线上离开外壳，在开放的空间中自由辐射，从而产生干扰。
辐射发射测试 电源线传导发射测试 控制与信号线传导发射测试 低频传导发射测试 瞬态传导发射测试辐射抗扰度测试大电流注入测试发射器射频抗扰度测试低频磁场抗扰度测试电源线瞬态传导抗扰度测试 信号线瞬态传导抗扰度测试 静电放电测试 电磁发射（EMI ）的检验项目有 电磁抗扰度（EMS ）的检验项目有：
结构件电磁兼容设计规范
目 次 117.3.2 示例 (11) 7.3.1 编码描述规定 (10) 7.3 屏蔽材料的编码描述 (10) 7.2.3 示例 (10) 7.2.2 标注说明 (10) 7.2.1 绘图和标注规定 (10) 7.2 屏蔽材料的绘图和标注 (9) 7.1 屏蔽材料命名规则 (9) 7. 屏蔽材料 (8) 6.5.2 滤波器的安装 (8) 6.5.1 线缆的屏蔽措施 (8) 6.5 线缆的屏蔽 (7) 6.4.3 其他孔洞的屏蔽 (6) 6.4.2 通风孔的屏蔽 (6) 6.4.1 孔洞屏蔽效能影响因素 (6) 6.4 孔洞的屏蔽 (5) 6.3 缝隙的屏蔽 (4) 6.2 屏蔽方案的选择 (4) 6.1 屏蔽设计的基本原则 (4) 6. 结构件屏蔽设计指引 (3) 5.4 成本控制 (3) 5.3 屏蔽效能等级的确定 (2) 5.2 屏蔽效能测试标准 (2) 5.1 屏蔽效能等级的划分 (2) 5. 结构件屏蔽效能等级 (2) 4. 结构件电磁兼容设计程序要求 (1) 3. 术语 (1) 2. 引用标准 (1) 1. 范围.................................................................
129. 标识 (12) 8.3 地线的屏蔽 (12) 8.2 防静电设计 (11) 8.1 接地线 (11) 8. 接地 (11) 7.4 屏蔽材料选用原则...................................................
结构件电磁兼容设计规范 1. 范围 本规范规定了结构件电磁兼容设计（主要是屏蔽和接地）的设计指标、设计原则和具体设计方法。 本规范适应于结构设计人员进行结构件的电磁兼容设计，目的是规范机电协调中电磁兼容方面的内容，指导结构设计人员正确地选择方案和进行详细设计。 2. 引用标准 下列标准包含的条文，通过在本标准中引用而构成本标准的条文。在标准出版时，所示版本均为有效。所有标准都会被修订，使用本标准的各方应探讨使用下列标准最新版本的可能性。 GJB 1046 《舰船搭接、接地、屏蔽、滤波及电缆的电磁兼容性要求和方法》 GJB 1210 《接地、搭接和屏蔽设计的实施》 GJB/z 25 《电子设备和设施的接地搭接和屏蔽设计指南》 MIL-HDBK-419 《电子设备和设施的接地搭接和屏蔽》 IEC 61587-3 （草案）《第三部分：IEC 60917-...和IEC 60297-...系列机箱、机柜和插箱屏蔽性能试验》 《结构件分类描述优化方案及图号缩写规则》 3. 术语 本规范中的专业术语符合IEC50-161《电磁兼容性术语》的规定。
EMC 设计技术 随着电力电子技术的发展，开关电源模块以其相对体积小、效率高、工作可靠等优点而逐渐取代传统整流电源但是，由于开关电源工作频率高，内部会产生很高的电流、电压变化率(即高dv／dt和di／df)，导致开关电源模块产生较强的电磁干扰，并通过传导、辐射和串扰等耦合途径影响自身电路及其它电子系统的正常工作，当然其本身也会受到其它电子设备电磁干扰的影响，电磁干扰将造成传输信号畸变，影响电子设备的止常工作对于雷电、静电放电等高能量的 电磁下扰，严重时会损坏电子设备而对于某些电子设备，电磁辐射会引起重要 信息的泄漏，严重时会威胁国家信息安全这就是我们所讨论的电磁兼容性问题另外，国家开始对部分电子产品强制实行3C认证，因此，一个电子设备能否 满足电磁兼容标准，将关系到这一产品能否在市场上销售，所以，进行开关电源的电磁兼容性研究显得非常重要 日常生活中常用的频率范围，包括交流电源频率、音频、长、中、短波收音机占有的频段、调频及电视广播、蜂窝电话常用的900MHz 及1.8GHz。但实际的频谱远比这拥挤得多，9KHz 以上的频段几乎都被用于特定的场合。随着微波技术广泛应用于日常生活，该图中所示的频率也很快将扩展至10GHz（甚至 100GHz）。 交流电源整流器件在基频至相当高的谐波频率范围内均可发射开关噪声，具体情况取决于这些器件的功率。5 千伏安左右的电源（线性或开关模式）由于其50 或60Hz 桥式整流所产生的开关噪声，通常在数MHz 频率以下不能满足传导发射的限制要求。可控硅直流电机驱动装置及交流移相控制系统所产生的噪声也大致如此。这些噪声极易干扰中长波和部分短波广播。 开关电源的工作基频一般在2kHz 至500kHz 之间。开关电源在其工作频率1000 倍的频率处仍具有很强的发射是常见的。图15 给出了个人计算机中常用的频率为70kHz 的开关电源的发射频谱。这将干扰包括调频广播在内的广播通信。这些器件的发射通常会在200MHz 甚至更高的频率超过发射极限值。目前，由于个人计算机采用400MHz 甚至1GHz 以上的时钟频率，因此数字技术必然会对高端频谱产生干扰。之所以会发生以上各种现象，是因为所有导体都是天线。它们把传输的电能转变成电磁场，然后泄漏到广阔的环境中。同时，它们也能把其周围的电磁场转变成传导电信号。这是放之四海而皆准的真理。因此，导体是信号产 生辐射发射的主要原因，也是外来场使信号受到污染的原因（敏感度和抗扰度）。 1 内部噪声干扰源分析 l.l 二极管厦向恢复引起的噪声干扰 在开关电源中常使用工频整流二极管、高频整流二极管、续流二极管等，由于这些二极管都工作在开关状态，在二极管由阻断状态到导通的转换过程中，将产生一个很高的电压尖峰UFP;在二极管由导通状态到阻断的转换过程中，存在一个反向恢复时间trr在反向恢复过程中，由于二极管封装电感及引线电感的存在，将产生一个反向电压尖峰URP由于少子的存储与复合效应，会产生瞬变的反向恢复电流尖峰IRP,这种快速的电流、电压突变是电磁干扰产生的根源 1.2 开关管开关时产生的电磁干扰
一.常用电路的EMC设计 A.电源电路 电源电路设计中，功能性设计主要考虑温升和纹波大小。温升大小由结构散热和效率决定；输出纹波除了采用输出滤波外，输出滤波电容的选取也很关键：大电容一般采用低ESR电容，小电容采用0.1UF和1000pF共用。电源电路设计中，电磁兼容设计是关键设计。主要涉及的电磁兼容设计有：传导发射和浪涌。 传导发射设计一般采用输入滤波器方式。外部采购的滤波器内部电路一般采用下列电路： Cx1和Cx2为X电容，防止差模干扰。差模干扰大时，可增加其值进行抑制；Cy1和Cy2为Y电容，防止共模干扰。共模干扰大时，可增加其值进行抑制。需要注意的是，如自行设计滤波电路，Y电容不可设计在输入端，也不可双端都加Y电容。 浪涌设计一般采用压敏电阻。差模可根据电源输入耐压选取；共模需要电源输入耐压和产品耐压测试综合考虑。
当浪涌能量大时，也可考虑压敏电阻（或TVS）与放电管组合设计。 1 电源输入部分的EMC设计 应遵循①先防护后滤波；②CLASS B规格要求的电源输入端推荐两级滤波电路，且尽量靠近输入端；③在电源输入端滤波电路前和滤波电路中无采样电 路和其它分叉电路；如果一定有采样电路，采样电路应额外增加了足够的滤 波电路。 原因说明： ①先防护后滤波： 第一级防护器件应在滤波器件之前，防止滤波器件在浪涌、防雷测试中损坏，或导致滤波参数偏离，第二级保护器件可以放在滤波器件的后面；选择防护 器件时，还应考虑个头不要太大，防止滤波器件在PCB布局时距离接口太远，起不到滤波效果。
②CLASS B规格要求的电源输入端推荐两级滤波电路，且尽量靠近输入端：CLASSB要求比CLASS A要求小10dB，即小3倍，所以应有两级滤波电路；CLASSA规格要求至少一级滤波电路；所谓一级滤波电路指包含一级共模电感的滤波电路。 ③在电源输入端滤波电路前和滤波电路中无采样电路和其它分叉电路；如果 一定有采样电路，采样电路应额外增加了足够的滤波电路： 电源采样电路应从滤波电路后取；
机箱EMC的结构设计(一) 【摘要】EMC设计是电子设备设计中的重要环节。本文依据EMC的基本原理，综合考虑了屏蔽材料、屏蔽方式、缝隙和孔的处理等诸多因素，结合机械加工的手段和工艺，对机箱EMC的结构设计方法进行分析和探讨。 【关键词】机箱；电磁屏蔽；结构设计 1.引言 随着科学技术的迅速发展，现代各种电子、电气、信息设备的数量和种类越来越多，性能越来越先进，其使用场合和数量密度也越来越高。这就使得电子设备工作时常受到各种电磁干扰，包括自身干扰和来自其它设备的干扰，同时也对其它设备产生干扰1]。在这种情况下，要保证设备在各种复杂的电磁环境中正常工作，则在结构设计阶段就必须认真考虑电磁兼容性设计。如果忽视了这一问题,到新产品使用时，干扰问题就会暴露出来。因此及早地解决电磁干扰问题是电子设备机箱结构设计时必须考虑的重要环节。 2.理论基础 电子设备结构中常见的电磁干扰方式主要有传导干扰和辐射干扰两种，因此电磁兼容（EMC）设计的主要方法有屏蔽、滤波、接地等。 2.1屏蔽 电磁屏蔽是利用金属板、网、盖、罩、盒等屏蔽体阻止或减小电磁能量传播所采取的一种结构措施。常用的方法有静电屏蔽，磁屏蔽和电磁屏蔽。电子设备结构设计人员在着手电磁兼容性设计时，必须根据产品所提出的抗干扰要求进行有针对性的电磁屏蔽设计。屏蔽通常有静电屏蔽、磁屏蔽和电磁屏蔽三种。 2.2滤波 电路中的干扰信号常常通过电源线、信号线、控制线等进入电路造成干扰，所以对公用电源线及通过干扰环境的导线一般均要设置滤波电路。 2.3接地 接地问题在电磁兼容性设计中也是一个极其重要的问题，正确的接地方法可以减少或避免电路间的互相干扰。根据不同的电路可用不同的接地方法。通常组合单元电路接地有串联一点接地、并联一点接地和多点接地三种方式。整机接地方式也是保障产品电磁兼容性的主要措施之一。由于其功能不同，故电路差别甚大，接地状况也不大相同。一般常用的方法是：将模拟电路、数字电路、机壳分开，各自独立接地，避免相互间的干扰，最后三地合一接入大地，这种方式较好地抑制了电磁噪声，减少了数字信号和模拟信号之间的干扰。 3.机箱EMC的结构设计 一电子设备中的机箱，机箱有电源线、信号线、控制线等的穿入及穿出以及散热用的通风孔、调节用的调节孔、显示窗等，同时机箱也是由多个零件组合而成，各部分的连接处难免有泄漏。如何抑制电磁能从上述因素中泄漏，就成了电磁兼容性的关键。在这里仅介绍几种结构设计中比较简单可行的方法： 3.1缝隙的屏蔽 缝隙指的是连接后要拆卸的，如机箱上下盖、前后面板和箱体的连接缝，这类连接通常用螺钉来紧固。这类情形增加屏蔽效能的途径有如下： （1）增加缝隙深度，也就是增加箱体与盖板的配合宽度。 （2）在结合处加入导电衬垫或者提高结合面的加工精度，即减少缝隙长度。一般比较经济的办法是在接合面安装导电衬垫。这样既可以减少缝隙泄漏，又不要求接合面有很高的加工精度。 （3）接合面上涂上导电涂料：在用螺钉、铆钉紧固的交叠接缝处，由于配合表面微观上是凹凸不平的，接合面上只能是部分点接触；而导电涂料是一种呈流体状的液体，极易流入缝
结构设计规范（EMC）
一、简单介绍 电磁兼容（Electromagnetic Compatibility , EMC）主要包含两方面的内容： 电磁干扰（Electromagnetic interference , EMI）； 电磁敏感度（Electromagnetic susceptibility , EMS）。 电磁兼容设计基本目的： A 产品内部的电路互相不产生干扰，达到预期的功能。 B 产品产生的电磁干扰强度低于特定的极限值。 C 产品对外界的电磁干扰有一定的抵抗能力。 在整个工程项目中，必须在设计初期开始考虑电磁兼容设计。一方面，这对整个工程项目是个效费比很高的措施，可以有效避免工程项目因为电磁兼容测试未通过而进行较大修改，产生不必要的成本增加。另一方面，设计初期可以采取相对较多的措施来满足电磁兼容要求，而后期可采取的措施比较少。在电磁兼容设计过程中，针对电磁兼容性设计中的重点和关键，分析并预测各种可能发生的电磁兼容问题，并从设计初期就采取各种技术措施，包括电路硬件与结构相结合、电路硬件与软件相结合的技术措施。 电磁兼容设计主要从三个方面进行：电磁干扰源、耦合途径、敏感设备。 耦合途径主要是传导和辐射。 具体在工程措施上，电磁兼容设计可分为：信号设计、线路设计、屏蔽、接地与搭接、滤波、合理布局。其中与结构关系较大的有：屏蔽、接地与搭接、合理布局。但这并不代表其他措施与结构设计完全无关，结构设计亦需配合完成其他措施比如滤波。 二、常用测试项目 2.1、在电磁兼容性设计中遇到的常用测试项目，从干扰源与被干扰对象角度可分为两类： EMI（电磁发射测试）和EMS（电磁敏感度测试）。 EMI（电磁发射）：被测设备为干扰源，测试被测设备对外界发射的电磁干扰水平。 EMS（电磁敏感度）：被测设备为被干扰对象，通过测试仪器对其施加干扰，测试其抗干扰能力。 从干扰路径区分，又可分为传导测试与辐射测试两类。 综合起来测试项目可分为四种测试模式： CE-传导发射测试，CS-传导敏感度测试； RE-辐射发射测试，RS-辐射敏感度测试。 2.2、GJB151A-97常用测试项目表
电子产品结构设计中的电磁兼容性（EMC）设计 江苏省电子信息产品质量监督检验研究院胡寅秋 1 引言 随着科学技术的迅速发展，现代各种电子、电气、信息设备及家用电器的数量和种类越来越多，性能越来越先进，其使用场合和数量密度也越来越高。这就使得电气电子系统内、设备内的相互干扰愈加严重。在这种情况下，要保证设备在各种复杂的电磁环境中正常地工作，则在结构设计阶段就必须认真考虑电磁兼容性设计。 2 电磁干扰方式 电子设备结构设计中常见的电磁干扰方式主要有： 传导干扰 传导干扰一般是指通过电源，电缆，布线系统，接地系统引起的串扰。 辐射干扰 在高频情况下，电磁能量比较容易产生辐射。通常，在MHz以上，辐射就较明显，当导线长度超过四分之一波长时，辐射功率将很大。 感应及耦合引起的干扰 3 电磁兼容（EMC）设计的主要内容及方法 电磁兼容设计的主要方法有屏蔽、滤波、接地等。 3．1屏蔽 电磁屏蔽是利用金属板、网、盖、罩、盒等屏蔽体阻止或减小电磁能量传播所采取的一种结构措施。常用的方法有静电屏蔽，磁屏蔽和电磁屏蔽。电子设备结构设计人员在着手电磁兼容性设计时，必须根据产品所提出的抗干扰要求进行有针对性的电磁屏蔽设计。 （1）静电屏蔽 静电屏蔽主要是为了抑制寄生电容的耦合，使电路由于分布电容泄漏出来的电磁能量经屏蔽接地而不致于串入其它电路，从而使干扰得到抑制。 静电屏蔽的基本方法是采用低电阻率材料作屏蔽体，在感应源与受感器之间加一块与机壳接触良好的金属隔板网、罩或盒。可用铜、铝材做屏蔽外壳，要求不高的也可用钢材。机壳必须是导电良好、稳定可靠的导电体。静电屏蔽必须保
证良好的接地，否则屏蔽效果将大大下降。 （2）磁屏蔽 磁屏蔽主要是针对一些低阻抗源。例如变压器、线圈及一些示波器、显示器就可考虑用磁屏蔽。良好的低频屏蔽必须具有合适的电导率和高磁导率。磁屏蔽的基本方法是用高磁导率材料，如铁镍合金、镍铅合金、纯铁、铜作屏蔽材料，做成屏蔽罩。磁屏蔽罩在结构上按加工工艺不同一般可分为两类：一类为用平板坯料深冲成形的，另一类为焊接成形的。 （3）电磁屏蔽 电磁屏蔽就是对高频电磁辐射的屏蔽。 电磁屏蔽的主要方法是用金属材料做成屏蔽壳体。金属材料可以是铁磁性材料，也可以是非铁磁性材料，通过对电磁场的反射和吸收损耗起到屏蔽作用，具体选用哪种材料，则应根据工作频率（f ）来确定。其临界频率为 )(1067.522 0Hz t f ×= 式中，t ——材料厚度（mm ）； 当f ＞f0时，铁磁性材料比非铁磁性材料屏蔽效果好； 当f ＜f0时，非铁磁材料比铁磁性材料屏蔽效果好。 一般来讲，频率大于1MHz 时，其屏蔽效能主要取决于吸收损耗。 就反射损耗而言，非铁磁材料比铁磁材料优越，反射损耗与材料厚度无关。 电磁屏蔽理论指出：电磁干扰在通过屏蔽体时，一部分被反射，未被反射的部分进入屏蔽层而被吸收转化为热能，剩余的部分则穿透屏蔽层，继续向外传播。屏蔽体所具有的这种反射和吸收电磁波能量的能力被定义为屏蔽体的屏蔽效能。假定屏蔽体是均质无缝的，则屏蔽体的屏蔽效能与干扰场的场型有关，其屏蔽效果可按下面的公式计算。 远场屏蔽效果： ))(/log(10168131.0dB f f t SE r r r r σμμσ?+=
产品结构设计EMC规范1.主板屏蔽罩不能有太多没有必要的开口和缝隙。 PASS □NG□ 解释说明：一个理想的屏蔽屏蔽罩是没有任何开口和缝隙的。 被屏蔽的干扰信号辐射到屏蔽罩的内表面，如果是理想的屏蔽罩干扰信 号被100％屏蔽，没有任何泄露。但如果屏蔽罩的开口和缝隙的长度大 于或等于电磁波半波长整数倍时，电磁波的泄漏最大。对于1GHz（波长 为300mm）的干扰信号，缝隙和开口长度小于150mm(半波长)时，1GHz的 干扰信号开始被衰减。如要衰减20DB，则缝隙长度要小于15mm（150mm的 1/10，20㏒10=20db。），如要衰减26Db,则缝隙长度要小于7.5mm（15mm 的1/2，20㏒2=6db。）如要衰减32db,则缝隙长度要小于3.75mm。 一个比较好的屏蔽罩的屏蔽效能都要求达到30—40db。 右图里开口和缝隙都很大，电磁泄露非常大。
2.主板屏蔽罩四边角不能有缝隙，要搭接或铆接良好。 PASS □NG□ 解释说明：根据上面的分析，屏蔽罩的四边角都不能有缝隙，如右图两个 屏蔽罩，左边的是我们公司做的，右边的外公司的产品。对比两个屏蔽罩的边角，一个是重点考虑边角缝隙，一个是没有考虑边角缝隙。要想屏蔽罩有良好的屏蔽效能，边角缝隙一定要处理好。比较两个屏蔽罩的边角缝隙的处理情况。
3.靠DVD机芯碟片出口的屏蔽罩开口不能太大。 PASS □NG□ 解释说明：机芯碟片出口的屏蔽罩开口太大会导致主板上的噪声、DVD板和机芯上的噪声通过这些比较大的开口辐射出去。屏蔽罩的制作应该像右图一样只留一个碟片出口。 碟片出口屏蔽罩开口较大。屏蔽罩只留一个碟片出口，很好的设计。