硬件描述语言[浏览次数：约491次]
?硬件描述语言HDL是一种用形式化方法描述数字电路和系统的语言。
利用这种语言，数字电路系统的设计可以从上层到下层（从抽象到具体）逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。然后，利用电子设计自动化（EDA）工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。接下去，再用专用集成电路ASIC或现场可编程门阵列FPGA自动布局布线工具，把网表转换为要实现的具体电路布线结构。
目录
?硬件描述语言的概述
?硬件描述语言的结构
?硬件描述语言的优点
?硬件描述语言的用途
?硬件描述语言开发流程
?硬件描述语言与原理图输入法的关系
?硬件描述语言的发展
硬件描述语言的概述
随着EDA技术的发展，使用硬件语言设计PLD/FPGA成为一种趋势。目前最主要的硬件描述语言是VHDL和Verilog H DL。 VHDL发展的较早，语法严格，而Verilog HDL是在C语言的基础上发展起来的一种硬件描述语言，语法较自由。
VHDL和Verilog HDL两者相比，VHDL的书写规则比Verilog烦琐一些，但verilog 自由的语法也容易让少数初学者出错。国外电子专业很多会在本科阶段教授VHDL,在研究生阶段教授verilog。从国内来看，VHDL的参考书很多，便于查找资料，而Verilog HDL的参考书相对较少，这给学习Verilog HDL带来一些困难。
从EDA技术的发展上看，已出现用于CPLD/FPGA设计的硬件C语言编译软件，虽然还不成熟，应用极少，但它有可能会成为继VHDL和Verilog之后，设计大规模CPLD/FPGA的又一种手段。
硬件描述语言[浏览次数：约491次]
?硬件描述语言HDL是一种用形式化方法描述数字电路和系统的语言。利用这种语言，数字电路系统的设计可以从上层到下层（从抽象到具体）逐层描述自己的设计思想，
用一系列分层次的模块来表示极其复杂的数字系统。然后，利用电子设计自动化（EDA）工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。接下去，再用专用集成电路ASIC或现场可编程门阵列FPGA自动布局
布线工具，把网表转换为要实现的具体电路布线结构。
目录
?硬件描述语言的概述
?硬件描述语言的结构
?硬件描述语言的优点
?硬件描述语言的用途
?硬件描述语言开发流程
?硬件描述语言与原理图输入法的关系
?硬件描述语言的发展
硬件描述语言的概述
?随着EDA技术的发展，使用硬件语言设计PLD/FPGA成为一种趋势。目前最主要的硬件描述语言是VHDL和Verilog HDL。VHDL发展的较早，语法严格，而Verilog HDL是在C语言的基础上发展起来的一种硬件描述语言，语法较自由。VHDL和Verilog HDL两者相比，VHDL的书写规则比Verilog烦琐一些，但verilog自由的语法也容易让少数初学者出错。国外电子专业很多会在本科阶段教授VHDL,在研究生阶段教授verilog。
从国内来看，VHDL的参考书很多，便于查找资料，而Verilog HDL的参考书相对较少，这给学习Verilog HDL带来一些困难。从EDA技术的发展上看，已出现用于CPLD/FPGA 设计的硬件C语言编译软件，虽然还不成熟，应用极少，但它有可能会成为继VHDL和Verilog之后，设计大规模CPLD/FPGA的又一种手段。
硬件描述语言的结构
?
硬件描述语言的优点
?（1）与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。
（2）VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。
（3）VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，
高速的完成必须有多人甚至多个代发组共同并行工作才能实现。（4）对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。
（5）VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。
硬件描述语言的用途
?HDL有两种用途：系统仿真和硬件实现。如果程序只用于仿真，那么几乎所有的语法和编程方法都可以使用。但如果我们的程序是用于硬件实现（例如：用于FPGA 设计），那么我们就必须保证程序"可综合"（程序的功能可以用硬件电路实现）。不可综合的HDL语句在软件综合时将被忽略或者报错。我们应当牢记一点："所有的HDL描述都可以用于仿真，但不是所有的HDL描述都能用硬件实现。
硬件描述语言开发流程
?用VHDL/VerilogHD语言开发PLD/FPGA的完整流程为：
1.文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。通常
VHDL文件保存为.vhd文件，Verilog文件保存为.v文件
2.功能仿真：将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确（也叫
前仿真，对简单的设计可以跳过这一步，只在布线完成以后，进行时序仿真）
3.逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式
和信号的连接关系。逻辑综合软件会生成.edf（edif）的EDA工业标准文件。
4.布局布线：将.edf文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安
放到PLD/FPGA内
5.时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。（也
叫后仿真）
6.编程下载：确认仿真无误后，将文件下载到芯片中
硬件描述语言与原理图输入法的关系
HDL和传统的原理图输入方法的关系就好比是高级语言和汇编语言的关系。
HDL的可移植性好，使用方便，但效率不如原理图；原理图输入的可控性好，效率高，比较直观，但设计大规模CPLD/FPGA时显得很烦琐，移植性差。在真正的PLD/FPGA设计中，通常建议采用原理图和HDL结合的方法来设计，适合用原理图的地方就用原理图，适合用HDL的地方就用HDL，并没有强制的规定。在最短的时间内，用自己最熟悉的工具设计出高效，稳定，符合设计要求的电路才是我们的最终目的。
硬件描述语言的发展
硬件描述语言HDL的发展至今已有20多年的历史，并成功地应用于设计的各个阶段：建模、仿真、验证和综合等。到20世纪80年代，已出现了上百种硬件描述语言，对设计自动化曾起到了极大的促进和推动作用。但是，这些语言一般各自面向特定的设计领域和层次，而且众多的语言使用户无所适从。因此，急需一种面向设计的多领域、多层次并得到普遍认同的标准硬件描述语言。20世纪80年代后期，VHDL和Verilog HDL语言适应了这种趋势的要求，先后成为IEEE标准。
现在，随着系统级FPGA以及系统芯片的出现，软硬件协调设计和系统设计变得越来越重要。传统意义上的硬件设计越来越倾向于与系统设计和软件设计结合。硬件描述语言为适应新的情况，迅速发展，出现了很多新的硬件描述语言，像Superlog、SystemC、Cynlib C++等等。
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?EDA的硬件描述语言编程实现法
?电子设计自动化中的硬件描述语言
?硬件描述语言
?硬件描述语言HDL的现状与发展
意义
大二下学期我学习了VHDL，用的是QUARTUS 5.0开发平台，讲课的老师总提到并行与串行的概念，当时并不理解，只是像编软件程序一样对付过了期末考试。现在大三下了，开了EDA的课程，主要学习Vrilog HDL。讲课的老师蛮强的，而且也做过不少电路设计，听他讲起来，觉得有点醒悟了，也真正开始体会到了硬件描述语言与编写软件的区别。他常说，HDL是一种描述电路的工具，当你描述的时候，你的脑海里应当有一个电路大致的形式，比较一下综合出来的电路与自己想像的有什么不同，这样才会慢慢提高。
这里提到了综合，我觉得这是硬件描述语言与纯软件语言的一个区别。以Vrilog HDL为例，综合就是采用Vrilog HDL语言描述的寄存器传输级电路模型构造出门级网表的过程。综合可能是个中间步骤，它生成的网表是由导线相互连接的寄存器传输级功能模块（如触发器、ALU、多路选择器）组成的。是否可综合，也就意味着所描述的电路是否是实际可实现的。至于所描述的电路如何综合，这取决于所用的开发平台，比如Vrilog HDL中的变量既可以是网线数据类型，也可以是寄存器数据类型的。综合时，会把网线型变量映射成硬件中的连线，而寄存器型变量则要根据其被赋值的上下文环境来确定是映射成连线还是映射成存储原件（触发器或储存器）。
硬件描述语言HDL（Hardware Description Language）是一种用形式化的方法来描述数字电路和系统的语言。数字电路系统的设计者利用这种语言可以从上层到下层（从抽象到具体），逐层描述自己的设计思想，用一系列分层次的模块来表示极为复杂的数字系统。然后利用EDA工具逐层进行仿真验证，再把其中需要变成具体物理电路的模块组合经由自动综合工具转换成门级电路网表。接下来用专用集成电路（ASIC）或现场可编程门阵列（FPGA）自动布局布线工具把网表转换成具体的电路布线结构。
硬件描述语言的发展至今已经有20多年的历史。现在主要的语言VHDL(Very High Speed Integerated Hardware Description Language)和Verilog HDL （Verilog Hardware Description Language）适应了历史发展的趋势和要求，先后成为IEEE标准。
由我看来，语言的出现就是用语言描述替代图形化（元件拼凑）设计，把我们要实现的功能和思想用语言的形式写出来，转换成实际电路的工作就交给EDA 工具去做，从而简化了我们设计的工作，节约了开发的时间。也可以这么说，对于硬件不是特别明白的人也不必要去了解过多的关于电路的东西就可以开始做开发，对于科研人员可能更为有用。
历史
VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language,诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版)之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。现在，VH DL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL于Verilog语言将承担起大部分的数字系统设计任务。
VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言。
VHDL的英文全写是：VHSIC（Very High Speed Integrated Circuit）Hardware Descriptiong Language.翻译成中文就是超高速集成电路硬件描述语言。因此它的应用主要是应用在数字电路的设计中。目前，它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。当然在一些实力较为雄厚的单位，它也被用来设计
ASIC。
VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点VHDL系统设计的基本点
与其他硬件描述语言相比，VHDL具有以下特点：
功能强大、设计灵活。VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。VHDL支持同步电路、异步电路和随机电路的设计，这是其他硬件描述语言虽不能比拟的。VHDL还支持各种设计方法，既支持自底向上的设计，又支持自顶向下的设计；既支持模块化设计，又支持层次化设计。
支持广泛、易于修改。由于VHDL已经成为IEEE标准所规范的硬件描述语言，目前大多数EDA工具几乎都支持VHDL，这为VHDL的进一步推广和广泛应用奠定了基础。在硬件电路设计过程中，主要的设计文件是用VHDL编写的源代码，因为VHDL易读和结构化，所以易于修改设计。
强大的系统硬件描述能力。VHDL具有多层次的设计描述功能，既可以描述系统级电路，又可以描述门级电路。而描述既可以采用行为描述、寄存器传输描述或结构描述，也可以采用三者混合的混合级描述。另外，VHDL支持惯性延迟和传输延迟，还可以准确地建立硬件电路模型。VHDL支持预定义的和自定义的数据类型，给硬件描述带来较大的自由度，使设计人员能够方便地创建高层次的系统模型。
独立于器件的设计、与工艺无关。设计人员用VHDL进行设计时，不需要首先考虑选择完成设计的器件，就可以集中精力进行设计的优化。当设计描述完成后，可以用多种不同的器件结构来实现其功能。
很强的移植能力。VHDL是一种标准化的硬件描述语言，同一个设计描述可
以被不同的工具所支持，使得设计描述的移植成为可能。
易于共享和复用。VHDL采用基于库（Library）的设计方法，可以建立各种可再次利用的模块。这些模块可以预先设计或使用以前设计中的存档模块，将这些模块存放到库中，就可以在以后的设计中进行复用，可以使设计成果在设计人员之间进行交流和共享，减少硬件电路设计。
优点
（1）与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。
（2）VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。
（3）VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。
（4）对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。
（5）VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。
修改区
本文介绍了在数字电路设计中,随着计算机技术、超大规模集成电路（CPLD、FPGA）的发展和硬件描述语言（HDL, Hardware Description Language）的出现，软、硬件设计之间的界限被打破，数字系统的硬件设计可以完全用软件来实现，只要掌握了 HDL语言就可以设计出各种各样的数字逻辑电路。
EDA的未来发展和技术方向在集成电路制造工艺发展的过程中，微电子设计工业已经达到了深亚微米时代，在 EDA设计中主要有软硬件协同设计的要求，现有的工具支持SOC大规模设计尚有难度，迫切需要提高设计能力。在设计语言
中，由于 VHDL 和VerilogHDL是目前通用的设计语言，在设计大系统不够方便直观，所以人们正在进一步完善。电子产品随着技术的进步，更新换代速度日新月异，而掌握电子产品开发研制的动力源———EDA技术，是我们国家工程设计人员不可推卸的责任，因为中国的设计公司大多还处在发展的初级阶段，所使用的设计工具都是几年前国外的主流工具。
硬件描述语言，是利用一种人和计算机都能识别的语言来描述硬件电路的功能，信号连接关系及定时关系，比电路原理图更能表示硬件电路的特性。
、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、、集成电路的设计现已进入片上系统( sys -telil - on.gt.ship或systm on silicon ) 的时代。面对如此庞大的硬件规模，芯片设计师必须从更高的层次上进行设计，并且需要有一种规范化的方式描述系统。VHDL和Verilog HDL都是为仿真而发展的语言，它们的语法定义源于离散时间系统仿真，并不能覆盖当前片上系统设计的全部工具和方法的要求。特别是VHDL和VerilogHDI都是硬件描述语言，而现在的片上系统通常是由软件和硬件共同组成的。不仅如此，片系统设计师应该能够以比现在的硬件描述语言更加抽象、更加形式化的方式来描述时域信息、设计属性和没汁约束着从汁饽模型的角度来看，现有HDL都是建立在离散事件模型之上的。美国加州大学的伯克利分饺的Edv,-ardLee教授提出了采用离散事件和数据流混合计算模型的概念，数据流计算模型中没有全局时间的概念，依靠一个队列来储存行为之的中间计算结果，各个并行行为独立地产生输出，彼此没有关系。采用数据流型模型，可以只验证设计的某些持定属性，不需要遍历式的验证，从而能够提高仿真和验证的速度。
HDL有两种用途：系统仿真和硬件实现。如果程序只用于仿真，那么几乎所有的语法和编程方法都可以使用。但如果我们的程序是用于硬件实现（例如：用于FPGA设计），那么我们就必须保证程序"可综合"（程序的功能可以用硬件电路实现）。不可综合的HDL语句在软件综合时将被忽略或者报错。我们应当牢
记一点："所有的HDL描述都可以用于仿真，但不是所有的HDL描述都能用硬件实现。
硬件描述语言HDL的现状与发展 摘要：从数字系统设计的性质出发，结合目前迅速发展的芯片系统，比较、研究各种硬件描述语言；详细阐述各种语言的发展历史、体系结构和设计方法；探讨未来硬件描述语言的发展趋势，同时针对国内EDA基础薄弱的现状，在硬件描述语言方面作了一些有益的思考。 关键词：ASIC 硬件描述语言HDL Verilog HDL VHDL SystemC Superlog 芯片系统SoC 引言 硬件描述语言HDL是一种用形式化方法描述数字电路和系统的语言。利用这种语言，数字电路系统的设计可以从上层到下层（从抽象到具体）逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。然后，利用电子设计自动化（EDA）工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。接下去，再用专用集成电路ASIC或现场可编程门阵列FPGA自动布局布线工具，把网表转换为要实现的具体电路布线结构。 目前，这种高层次(high-level-design)的方法已被广泛采用。据统计，目前在美国硅谷约有90%以上的ASIC和FPGA采用硬件描述语言进行设计。 硬件描述语言HDL的发展至今已有20多年的历史，并成功地应用于设计的各个阶段：建模、仿真、验证和综合等。到20世纪80年代，已出现了上百种硬件描述语言，对设计自动化曾起到了极大的促进和推动作用。但是，这些语言一般各自面向特定的设计领域和层次，而且众多的语言使用户无所适从。因此，急需一种面向设计的多领域、多层次并得到普遍认同的标准硬件描述语言。20世纪80年代后期，VHDL和Verilog HDL语言适应了这种趋势的要求，先后成为IEEE 标准。 现在，随着系统级FPGA以及系统芯片的出现，软硬件协调设计和系统设计变得越来越重要。传统意义上的硬件设计越来越倾向于与系统设计和软件设计结合。硬件描述语言为适应新的情况，迅速发展，出现了很多新的硬件描述语言，像Superlog、SystemC、Cynlib C++等等。究竟选择哪种语言进行设计，整个业界正在进行激烈的讨论。因此，完全有必要在这方面作一些比较研究，为EDA设计做一些有意义的工作，也为发展我们未来的芯片设计技术打好基础。 1 目前HDL发展状况 目前，硬件描述语言可谓是百花齐放，有VHDL、Superlog、Verilog、SystemC、Cynlib C++、C Level等等。虽然各种语言各有所长，但业界对到底使用哪一种语言进行设计，却莫衷一是，难有定论。 而比较一致的意见是，HDL和C/C++语言在设计流程中实现级和系统级都具有各自的用武之地。问题出现在系统级和实现级相连接的地方：什么时候将使用中的一种语言停下来，而开始使用另外一种语言？或者干脆就直接使用一种语言？现在看来得出结论仍为时过早。 在2001年举行的国际HDL会议上，与会者就使用何种设计语言展开了生动、激烈的辩论。最后，与会者投票表决：如果要启动一个芯片设计项目，他们愿意选择哪种方案?结果，仅有2
关于硬件描述语言【VHDL和Verilog】 随着EDA技术的发展，使用硬件语言设计PLD/FPGA成为一种趋势。目前最主要的硬件描述语言是VHDL和Verilog HDL。 究竟选择VHDL还是verilog HDL？ 这是一个初学者最常见的问题。其实两种语言的差别并不大，他们的描述能力也是类似的。掌握其中一种语言以后，可以通过短期的学习，较快的学会另一种语言。选择何种语言主要还是看人的使用习惯。如果您是集成电路(ASIC)设计人员，则必须首先掌握verilog，因为在IC设计领域，90％以上的公司都是采用verilog进行IC设计。对于PLD/FPGA设计者而言，两种语言可以自由选择。 学习HDL的几点重要提示 1.了解HDL的可综合性问题： HDL有两种用途：系统仿真和硬件实现。如果程序只用于仿真，那么几乎所有的语法和编程方法都可以使用。但如果我们的程序是用于硬件实现（例如：用于FPGA设计），那么我们就必须保证程序“可综合”（即程序的功能可以用硬件电路实现）。不可综合的HDL语句在软件综合时将被忽略或者报错。应当牢记一点：“所有的HDL描述都可以用于仿真，但不是所有的HDL描述都能用硬件实现。” 2. 用硬件电路设计思想来编写HDL： 学好HDL的关键是充分理解HDL语句和硬件电路的关系。编写HDL，就是在描述一个电路，写完一段程序以后，应当对生成的电路有一些大体上的了解，而不能用纯软件的设计思路来编写硬件描述语言。要做到这一点，需要多实践，多思考，多总结。 3.语法掌握贵在精，不在多： 30%的基本HDL语句就可以完成95%以上的电路设计，很多生僻的语句并不能被所有的综合软件所支持，在程序移植或者更换软件平台时，容易产生兼容性问题，
专科《硬件描述语言和数字系统设计》 一、（共36题,共150分） 1. reg类型的数组通常用于描述存储器，reg [15: 0] MEM [0:1023];定义存储器字的位数为（2分） A.1024 B.16 C.16384 D.1040 .标准答案：B 2. 下列关于同步有限状态机的描述错误的是（）（2分） A.状态变化只能发生在同一个时钟跳变沿； B.状态是否变化要根据输入信号，只要输入条件满足，就会立刻转入到下一个状态。 C.在时钟上升沿，根据输入信号的变化，确定电路状态 D.利用同步状态机可以设计出极其复杂灵活的数字逻辑电路系统 .标准答案：B 3. 关于如下描述，正确的说法是( ) （2分） A.这种描述是错误的 B.该电路不可综合 C.该电路不可综合，但生成的不是纯组合逻辑 D.以上说法都不对 .标准答案：D 4. 下列关于流水线的描述错误的是( ) （2分） A.流水线设计就是将组合逻辑系统地分割，并在各个部分（分级）之间插入寄存器，并暂存中间数据的方法； B.设计流水线目的是提高数据吞吐率 C.流水线缩短了在一个时钟周期内给的那个信号必须通过的通路长度，从而可以提高时钟频率 D.增加流水线长度可以节省更多延迟，流水线越长，首次延迟越大，系统频率就会降低。 .标准答案：D 5. 以下关于Top-Down的设计方法不正确的描述是( ) （2分） A.Top-Down的设计方法首先从系统设计入手； B.Top-Down设计中的系统总体仿真与所选工艺有关 C.Top-Down的设计方法从顶层进行功能划分和结构设计 D.自顶向下的设计方法可以早期发现结构上的错误 .标准答案：B 6. 在verilog中，下列哪些操作一定是单bit？（）（2分） A.== B.^ C.> D.&& .标准答案：A,B,C,D 7. 下面哪些是verilog的关键字（）（2分） A.input B.assign C.write D.module .标准答案：A,B,D 8. 全球主要的FPGA厂家有（）（2分） A.Xilinx B.Altera C.Broadcom https://www.doczj.com/doc/98583766.html,ttice .标准答案：A,B,D 9. 大规模数字逻辑设计原则，正确的说法有（）（2分） A.异步设计原则 B.组合时序电路分开原则 C.面向RTL的原则 D.先电路后代码的原则 .标准答案：B,C 10. 下面有关SRAM,DRAM的叙述，正确的有（）（2分） A.DRAM存储单元的结构比SRAM简单 B.DRAM比SRAM成本高 C.DRAM比SRAM速度快 D.DRAM要刷新，SRAM不刷新 .标准答案：A,D 11. 阻塞赋值与非阻塞赋值的差别及其各自的使用环境。（10分）标准答案：非阻塞（non-blocking)赋值语句(b
2008/2009 学年第一学期末考试试题答案及评分标准 （B卷） 硬件描述语言及器件 使用班级：06060241/06060242 一、填空题（30分,每空格1分） 1、试举出两种可编程逻辑器件 CPLD 、 FPGA 。 2、VHDL程序的基本结构至少应包括实体、结构体两部分和对 库的引用声明。 3、1_Digital标识符合法吗？否， \12 @ +\ 呢？合法。 4、在VHDL的常用对象中，信号、变量可以被多次赋予不同的值， 常量只能在定义时赋值。 5、实体的端口模式用来说明数据、信号通过该端口的传输方向，端口模式有 in 、 Out 、 inout 、 buffer 。 6、VHDL语言中std_logic类型取值‘Z’表示高阻，取值‘X’表示不确定。 7、整型对象的范围约束通常用 range 关键词，位矢量用 downto/to 关键词。 8、位类型的初始化采用（字符/字符串）字符、位矢量用字符串。 9、进程必须位于结构体内部，变量必须定义于进程/包/子程序内部。 10、并置运算符 & 的功能是把多个位或位向量合并为一个位向量。 11、进程执行的机制是敏感信号发生跳变。 12、判断CLK信号上升沿到达的语句是 if clk’event and clk = ‘1’ then . 13、 IF 语句各条件间具有不同的优先级。
14、任何时序电路都以时钟为驱动信号，时序电路只是在时钟信号的边沿到来时， 其状态才发生改变。 15、 Moore 状态机输出只依赖于器件的当前状态，与输入信号无关。 二、判断对错并改正（12分，每小题3分） 1、CONSTANT T2：std_logic <= ’0’; （错）改正：把<= 换为:= 。 2、若某变量被定义为数值型变量，未赋初始值时默认值为‘0’。 （错）改正：把‘0’的单引号去掉。 3、在结构体中定义一个全局变量（V ARIABLES），可以在所有进程中使用。 （错）改正：“变量（V ARIABLES）”改为“信号”。 4、语句 type wr is (wr0,wr1,wr2,wr3,wr4,wr5); 定义了一个状态机变量wr， 可以直接对wr赋值。 （错）改正：语句 type wr is (wr0,wr1,wr2,wr3,wr4,wr5); 定义了一个状态机类型wr，需要定义一个该类型的对象，才可以对该对象赋值。 三、简答（8分，每小题4分） 1、简述如何利用计数器精确控制时序。 ?只要知道晶振频率f，即可知道周期T＝1/f； ?使用一个计数器，可以通过计数值n，精确知道当计数值为n时消耗的时间t＝nT； ?上例中以n为控制条件，可以控制其它信号在某时刻变高，某时刻变低，从而产生精 确时序； 例如：
1.assign always initial区别 always过程反复执行其中的块语句，而initial过程语句只执行一次。 assign声明用于描述组合逻辑。在always语句中，“=”表示阻塞赋值，<=表示非阻塞赋值 Assign语句应该在always语句外部使用，而且是并行计算值。在组合逻辑中使用阻塞式赋值，而在时序逻辑中需要使用非阻塞式赋值。initial语句在模拟开始时执行体内的语句， 2.触发器,锁存器,寄存器区别 触发器：包括锁存器和寄存器。锁存器：电平触发的存储单元，在有效电平时间里可以多次改变数据.优点是占触发器资源少，缺点是容易产生毛刺。在FPGA中用的很少，因为FPGA中触发器的资源非常丰富。寄存器：边沿触发的存储单元，在上升或下降沿数据变化，一个周期里只能变化一次。 3.测试程序的作用: 测试程序是用于测试其他待测试模块的硬件描述语言模块。此程序包含了向待测试模块提供输入的语句，已测试是否产生了理想的正确输出。输入和期待的输出模式成为测试向量。 4时序图定义: 答：时序图是显示了缓冲器的一个输入改变和随后输出的改变所产生的延迟的图，她描绘了输入改变时缓冲器电路的瞬间响应。 5.两种时序电路，(怎么样判断同步时序电路) 同步时序电路：如果一个由多个元件连接构成电路是同步时序电路，需满足：每一个电路元件是寄存器或组合电路,至少有一个电路元件是寄存器 所有寄存器接收同一个时钟信号,每一个环路至少包含一个寄存器 非同步时序电路称为异步电路。 6.什么是组合电路（组合电路的判断条件），什么是时序电路 答：组合电路的输出仅仅取决输入的值。时序电路的输出取决于当前的输入值和之前的输入值。组合电路没有记忆，时序电路是有记忆的。 如果一个电路由互相连接的电路组件构成，在满足以下条件时，它就是组合电路。 一，每一个电路组件本身都是组合电路 二，每一个电路节点或者是一个电路的输入，或者仅仅连接到一个电路组件的一个输出端口。 三，电路不能包含回路：进过电路的每条路径最多只能经过每个电路一次。 7.MIPS体系结构设计的四个准备/指令格式设计原则4条： 简单设计有助于规整化 加快常见功能 越小的设计越快 好的设计需要好的折中
硬件描述语言语言设计实例 1、8-3编码器 module encode_verilog ( a ,b ); input [7:0] a ; //编码器输入 wire [7:0] a ; output [2:0] b ; //编码器输出 reg [2:0] b; always @ ( a ) begin case ( a ) //编码器某一输入端口为高电平输出相应的3位二进制数 8'b0000_0001 : b<=3'b000; //0 8'b0000_0010 : b<=3'b001; //1 8'b0000_0100 : b<=3'b010; //2 8'b0000_1000 : b<=3'b011; //3 8'b0001_0000 : b<=3'b100; //4 8'b0010_0000 : b<=3'b101; //5 8'b0100_0000 : b<=3'b110; //6 8'b1000_0000 : b<=3'b111; //7 default : b<= 3'b000; //其他情况编码器输出3’b000 endcase end endmodule 2、8-3优先编码器 module p_encode_verilog ( A ,I ,GS ,EO ,EI ); //编码器以低为有效 input [7:0] I ; //编码器输入 wire [7:0] I ; input EI ; //输入使能，EI=0时，编码器正常工作 wire EI ; output [2:0] A ; //编码器输出 reg [2:0] A ; output GS ; //优先编码器工作状态标志，编码器的八个输入端有信号输入时，GS=0 reg GS ; output EO ; //输出使能， reg EO ; always @ ( I or EI ) if ( EI ) //使用if、else if表明条件的优先级顺序 begin A <= 3'b111; GS <= 1; EO <= 1; end else if ( I[7] == 0 ) begin A <= 3'b000;
电子技术课 程设计资料 ABEL硬件描述语言概述
ABEL语言简介 ?ABEL语言是一种硬件描述语言(也称为ABELHDL)，是开发PLD的一种高级程序设 计语言，由美国DATA I/O公司于1983~1988 年推出。 ?ABEL语言支持逻辑方程、真值表和状态图三种逻辑描述方式。 ?具有简单易学的特点。 ABEL语言设计源程序通过ispDesignExpert 软件编译、语法检查、逻辑化简、自动生成符合标准的JEDEC文件（“．JED”文件）。
两个问题： 1.什么是ABEL HDL 源文件 ABEL HDL 源文件。 2. ABEL HDL 设计的基本思想 不 语言来进行教学。 一部分使用高级语言，用来描述逻辑设计； 另一部分是语言处理程序，用于将逻辑描述转化为其下载文件 中含有编程及测试可编程逻辑器件所需的信息。
ABEL HDL 有如下一些特点： ①适用于各种型号的器件的通用语法； ②结构化的高级设计语言； ③灵活的逻辑描述形式——布尔关系式、真 — 值表、状态图； ④仿真与测试向量； ⑤省时的宏定义及指示字。 ABEL HDL 的处理程序提供了如下强大功能： ①语法检查； ②检验所选器件能否实现设计要求； ③逻辑简化； ④设计模拟； ⑤自动生成文件。
一、ABEL 语言元素 1. 字符和数 ⑴标识符： ?标识符代表器件、器件管脚、节点、集合、输入信号、输出信号、宏、常量及变量等。 ???标识符不能和关键字（即保留字）重名。 ⑵字符串： 用单引号扩起来的一系列字符。 ⑶注释： 以双引号开头的一行字符。
2. 运算符、表达式与方程 ⑴运算符 ?逻辑运算符： 运算符说明举例！逻辑非!A & 逻辑与A&B # 逻辑或A#B $ 逻辑异或A$B !$ 逻辑同或A!$B
1.fpga的中文含义：现场可编辑门阵列。Pld 的中文含义：复杂的可编辑逻辑器件。 2.数字电路从结构上可分为：组合逻辑电路和时序逻辑电路两部分。 3.一般讲：fpga是基于sram工艺的，cpld则是基于E2CMOS工艺的。 4.Altera公司的cyclone2系列fpga基本逻辑原件le主要包含一个寄存器和一个查找表。 5.Fpga一般支持JTAG和AS，PS配置方式。 6.简述cpld和fpga的区别： Cpld是复杂的可编辑逻辑器件，多为乘积项结构，触发器数量少，一般基于E2CMOS工艺，断电后程序不消失。规模小，逻辑复杂程度地。保密性好。成本低。主要用于实现简单的逻辑功能。FPGA是现场可编辑逻辑门阵列，多为寄存器加查找表结构，触发器数量多。一般基于SRAM工艺，断电后程序消失。规模大，逻辑复杂程度高，保密性较差，成本高。主要用来实现复杂的时序功能。 7.解释流水线设计方法根据原始组合逻辑电路和框图，将原始组合电路理解成多级电路级联方式。 确定系统的主要元器件估计这些元器件的相关传播延迟。 将电路划分为传播延迟相似或相等的多级。 确定需要跨级传播的信号。在每一集中插入寄存器，实现流水线设计。 8.简述HDl代码的综合 过程 翻译：综合软件读取RTL 代码并将其转换成门级 网表；翻译过程要确保 门级的输入输出关系与 RTL级描述的输入输出 关系保持一致。 优化：对门级网表进行 优化，优化是个选代搜 索的过程，并不是求解 过程，因此综合软件 的优化只是局部优化。 映射：采用器件库内的 标准原件或者FPGA内 部的逻辑单元实现优化 后的门级网表 9.解释吞吐率，延迟的 概念： 吞吐率： 延迟：从输入发生改变 时刻起，到输入发生改 变时刻止所经历的时 间。 10.成为IEEE标准的硬 件描述语言有VHDL和 Verilog HDL两种。 11.有限状态机可分为 米利型和摩尔型两种。 12.Verilog HDL支持两 种类型的变量，线网和 寄存器。 13.Verilog 的方针一 般分为激励电阻和实挒 化两种。综合过程也分 为两个步骤：行为级仿 真和功能仿真。 14.简述基于HDL的数 字系统设计的典型流程 设计要求说明，行为级 描述，行为级仿真，设 计正确？RTL级描述， 功能验证（仿真），设计 正确？逻辑综合时序验 证，布局和布线。仿真 及时序分析， 满足设计要求？FPGA 或者ASIC 15.解释阻塞赋值语句 和非阻塞赋值语句的区 别。 阻塞赋值语句首先计算 复制表达式，之后将计 算结果赋值给左侧变 量，过程连续执行，完 成赋值前不能执行其后 的其他任何语句，该语 句的执行阻塞其后的其 他语句的执行。 非阻塞赋值语句，执行 时，首先计算表达式的 值，但并不立刻将值赋 予左侧变量，赋值操作 会在always块所有语句 执行完后再赋值。复制 过程不会阻塞其后的其 他语句的执行。 16.简述组合逻辑电路 设计的一般原则。 只在一个always块中， 对同一个变量赋值（避 免竞争）。 连续赋值语句，模块实 挒和电平敏感的always 实现组合逻辑电路。 Always块采用电平敏 感的敏感列表或者直接 采用always@*形式的 敏感列表。 Always块内部采用阻 塞赋值语句。 确保在所有的条件分支 都对输出变量赋值。 确保在if和case语句 中，覆盖所有的条件分 支。 A.在if语句中使用else 子句；在case语句中使 用defauit候选项。 B.在always块开始，为 输出信号赋予默认值 17.简述时序逻辑电路 设计的一般原则。 寄存器和组合逻辑单独 描述。 寄存器采用具有边沿敏 感列表的always块实 现，在always块内采用 非阻塞赋值语句。 组合逻辑采用电平敏感 的always块实现，内部 采用阻塞赋值语句。 遵循同步时序逻辑 veriloghdl描述模板。 避免使用门控时钟和导 出时钟。 18.简述标示符的命名 规则。 标示符的首字母必须是 字母或者下划线。一般 要求标示符是描述性 的。前后统一的命名规 则可以提高代码的可读 性，有助于代码的调试， 检查，维护和修改。 Verilog hdl对大小写敏 感。 19.传播延时。 反相器的传播延时：从 输入信号发生电平改变 的百分之50时刻起，到 相应的输出信号也发生 改变的百分之50点为 止所需要的时间。 后果：由于门电路存在 一定的传播延时，可能 导致电路的输出产生错 误或者不期望的输出， 一般称为毛刺。一般不 会出现，由于噪声或者 其他原因影响出现错误 逻辑电平。 20.时序分析是数字电 路设计的关键。同步时 序逻辑电路的所有寄存 器由同一个全局时钟信 号控制，状态寄存器的 状态更新只在时钟信号 的上升沿发生，时钟分 析只要考虑电路的关键 路径即可。时序逻辑电 路的最高工作频率由电 路的最坏延迟路径决 定。延迟路径分三类： 引脚到引脚延迟，时钟 到输出延迟，寄存器到 寄存器延迟，如果包含 输入和输出寄存器，最 高工作频率一般由寄存 器到寄存器延迟决定。 21.优先状态机的典型 结构与规则时序逻辑电 路的典型结构相同，区 别在于瓷胎逻辑的复杂 程度，优先状态机的次 态逻辑相对复杂。 22.寄存器是存储二级 制数码的时序电路部 件，具有接受和寄存二 进制数码的功能。 计数器是用来累积和寄 存输入脉冲个数的时序 逻辑部件，可计数，还 可以对某个频率的时钟 脉冲进行分频。构成时 间分配器或时序发生器 对数字系统进行定时， 程序控制操作，执行数 字计算。 24.如何避免数字电路 中的冒险现象 竞争与冒险是数字电路 中存在的一种现象，竞 争：在组合电路中，信 号经由不同的途径到达 某一汇合点的时间有先 后，。冒险：由于竞争而 引起的电路输出发生瞬 间错误现象，表现为输 出端出现原设计中没有 的窄脉冲，常称之为毛 刺。 竞争-冒险现象对数字 电路工作的可靠性有影 响，消除竞争-冒险现象 主要采用引入封锁脉 冲，引入选通脉冲，接 滤波电容或修改程序设 计，增加选通电路，增 加输出滤波的方法。
摘要：从数字系统设计的性质出发，结合目前迅速发展的芯片系统，比较、研究各种硬件描述语言；详细阐述各种语言的发展历史、体系结构和设计方法；探讨未来硬件描述语言的发展趋势，同时针对国内eda基础薄弱的现状，在硬件描述语言方面作了一些有益的思考。关键词：asic 硬件描述语言hdl verilog hdl vhdl systemc superlog 芯片系统soc引言硬件描述语言hdl是一种用形式化方法描述数字电路和系统的语言。利用这种语言，数字电路系统的设计可以从上层到下层（从抽象到具体）逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。然后，利用电子设计自动化（eda）工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。接下去，再用专用集成电路asic或现场可编程门阵列fpga自动布局布线工具，把网表转换为要实现的具体电路布线结构。目前，这种高层次(high-level-design)的方法已被广泛采用。据统计，目前在美国硅谷约有90%以上的asic和fpga采用硬件描述语言进行设计。硬件描述语言hdl的发展至今已有20多年的历史，并成功地应用于设计的各个阶段：建模、仿真、验证和综合等。到20世纪80年代，已出现了上百种硬件描述语言，对设计自动化曾起到了极大的促进和推动作用。但是，这些语言一般各自面向特定的设计领域和层次，而且众多的语言使用户无所适从。因此，急需一种面向设计的多领域、多层次并得到普遍认同的标准硬件描述语言。20世纪80年代后期，vhdl和verilog hdl语言适应了这种趋势的要求，先后成为ieee标准。现在，随着系统级fpga以及系统芯片的出现，软硬件协调设计和系统设计变得越来越重要。传统意义上的硬件设计越来越倾向于与系统设计和软件设计结合。硬件描述语言为适应新的情况，迅速发展，出现了很多新的硬件描述语言，像superlog、systemc、cynlib c++等等。究竟选择哪种语言进行设计，整个业界正在进行激烈的讨论。因此，完全有必要在这方面作一些比较研究，为eda设计做一些有意义的工作，也为发展我们未来的芯片设计技术打好基础。 1 目前hdl发展状况目前，硬件描述语言可谓是百花齐放，有vhdl、superlog、verilog、systemc、cynlib c++、c level等等。虽然各种语言各有所长，但业界对到底使用哪一种语言进行设计，却莫衷一是，难有定论。而比较一致的意见是，hdl和c/c++语言在设计流程中实现级和系统级都具有各自的用武之地。问题出现在系统级和实现级相连接的地方：什么时候将使用中的一种语言停下来，而开始使用另外一种语言？或者干脆就直接使用一种语言？现在看来得出结论仍为时过早。在2001年举行的国际hdl会议上，与会者就使用何种设计语言展开了生动、激烈的辩论。最后，与会者投票表决：如果要启动一个芯片设计项目，他们愿意选择哪种方案?结果，仅有2票或3票赞成使用systemc、cynlib和c level 设计；而superlog和verilog各自获得了约20票。至于以后会是什么情况，连会议主持人john cooley也明确表示：“5年后，谁也不知道这个星球会发生什么事情。”各方人士各持己见：为verilog辩护者认为，开发一种新的设计语言是一种浪费；为systemc辩护者认为，系统级芯片soc快速增长的复杂性需要新的设计方法；c语言的赞扬者认为，verilog 是硬件设计的汇编语言，而编程的标准很快就会是高级语言，cynlib c++是最佳的选择，它速度快、代码精简；superlog的捍卫者认为，superlog是verilog的扩展，可以在整个设计流程中仅提供一种语言和一个仿真器，与现有的方法兼容，是一种进化，而不是一场革命。当然，以上所有的讨论都没有提及模拟设计。如果想设计带有模拟电路的芯片，硬件描述语言必须有模拟扩展部分，像verilog hdl-a，既要求能够描述门级开关级，又要求具有描述物理特性的能力。 2 几种代表性的hdl语言2.1 vhdl 早在1980年，因为美国军事工业需要描述电子系统的方法，美国国防部开始进行vhdl的开发。1987年，由ieee（institute of electrical and electro- nics engineers）将vhdl制定为标准。参考手册为ieee vhdl 语言参考手册标准草案1076/b版，于1987年批准，称为ieee 1076-1987。应当注意，起初vhdl只是作为系统规范的一个标准，而不是为设计而制定的。第二个版本是在1993年制定
双端口RAM在高速数据采集中的应用 利用传统方法设计的高速数据采集系统由于集成度低、电路复杂，高速运行电路干扰大，电路可靠性低，难以满足高速数据采集工作的要求。应用FPGA可以把数据采集电路中的数据缓存、控制时序逻辑、地址译码、总线接口等电路全部集成进一片芯片中，高集成性增强了系统的稳定性，为高速数据采集提供了理想的解决方案。下面以一个高速数据采集系统为例介绍双端口RAM的应用。 该系统要求实现对频率为5MHz的信号进行采样，系统的计算处理需要对信号进行波形分析，信号采样时间为25μs。根据设计要求，为保证采样波形不失真，A／D采样频率用80MHz，采样精度为8位数据宽度。计算得出存储容量需要2K字节。其系统结构框图如图3所示，图4给出了具体电路连接图。
根据设计要求，双端口RAM的LPM_WIDTH参数设置为8，LPM_WIDTHAD 参数设置为11(211=2048)，使用读写使能端及读写时钟。ADCLK、WRCLK和地址发生器的计数频率为80MHz。 A／D转换值对双端口RAM的写时序为顺序写方式，每完成一次A／D转换，存储一次数据，地址加1指向下一单元，因此写地址发生器(RAM_CONTROL)采用递增计数器实现，计数频率与ADCLK、WRCLK一致以保证数据写入时序的正确性。写操作时序由地址和时钟发生器、A／D转换时钟和双端口RAM的写时钟产生。停止采样时AD_STOP有效，写地址发生器停止计数，同时停止对RAM的写操作。将地址发生器的计数值接至DSP总线可以获取采样的首尾指针。地址发生器单元一般用(VHDL)语言编程实现，然后生成符号文件 RAM_CONTROL在上层文件调用。其部分VHDL语言程序如下： 对双端口RAM的读操作采用存储器映像方式，其读出端口接DSP的外扩RAM 总线，DSP可随机读取双端口RAM的任一单元数据，以方便波形分析。由于
第一部分：填空题 1.一般把EDA技术的发展分为CAD、CAE和EDA三个阶段，并向着ESDA方向发展。 2.EDA技术在应用设计领域主要包含哪四个方面的内容（1）HDL （2）PLD （3）EDA工具软件（4）EDA开发系统。 3．EDA技术的基本特征（1）自顶向下的设计方法；（2）采用硬件描述语言；（3）高层综合和优化；（4）并行工程；（5）开放性和标准化。 4．当前最流行的并成为IEEE标准的硬件描语言是V HDL和Verilog-HDL。 5．什么是PLD？ 答： PLD，Programmable-Logic-Device，即可编程逻辑器件。是一种具有内建结构、由用户编程以实现某种逻辑功能的新型逻辑器件。 6．SPLD的基本结构框图是什么？ 7．一般CPLD器件至少包含可编程逻辑宏单元，可编程I/O单元和可编程内部连线3种基本结构。 一般FPGA器件至少包含可编程逻辑功能块/CLB、IOB/可编程I/O块和PI/可编程内部互连三类可编程资源。 8．用PROM完成半加器/全加器的示意图。 9．使用方框图示意出采用硬件描述语言设计硬件电路进行由上而下的设计的三个层次为： 10．可编程逻辑器件的发展趋势在哪5个方面（1）向更大规模、更高集成度的片上系统方向发展（2）向低电压、低功耗的绿色器件方向发展（3）向更高速可预测延时的方向发展（4）向在PLD内嵌入多种功能模块的方向发展（5）向模数混合可编程的方向发展11．目前，在PLD器件制造与生产领域的三大公司为Altera、Xilinx和Lattice 12．FPGA的发明者是Xilinx公司；ISP编程技术的发明者是Lattice公司。 13、目前常见的可编程逻辑器件的编程和配置工艺包括基于E2PROM/Flash技术、基于 SRAM查找表的编程单元和基于反熔丝编程单元。 14、基于EPROM、E2PROM和快闪存储（flash）器件的可编程器件，在系统断电后编程信 息不丢失 15、采用SRAM结构的的可编程器件，在系统断电后编程信息丢失 16、V erilog-HDL于1983年推出，是在C语言的基础上演化而来的。 于1995年正式采纳为IEEE标准，其代号为Verilog-HDL1634-1995。 17、一个基本的Verilog-HDL程序由模块构成。 18、一个完整的Verilog-HDL设计模块包括：模块关键字和模块名、端口列表、端口定义、 和功能描述4部分。
软件设计说明
目录 1范围 (1) 1.1标识 (1) 1.2系统概述 (1) 1.3文档概述 (1) 2引用文档 (1) 3CSCI 级设计决策 (1) 4CSCI 体系结构设计 (2) 4.1CSCI部件 (2) 4.2执行方案 (3) 4.3接口设计 (3) 4.3.1接口标识和接口图 (3) 4.3.x （接口的项目唯一标识符） (4) 5CSCI 详细设计 (6) 5.X （软件单元的项目唯一标识符，或者一组软件单元的标志符） (6) 6需求可追踪性 (9) 7注解 (11) 附录A (11)
软件设计说明 1范围 1.1标识 要求：本节应包含这个文档所适用的系统和软件的完全标识，（若适用）应包括标识号、名称、缩略名、版本号及发布号。 1.2系统概述 要求： 1）本节主要描述本文档适用的系统和软件的用途； 2）概述系统开发、运行和维护的历史； 3）标识项目的投资方、需方、用户、开发方和保障机构； 4）标识当前和计划的运行现场； 5）列出其它有关文档。 1.3文档概述 本节应概述本文档的用途和内容，描述与它的使用有关的保密性或私密性考虑。 2引用文档 列出引用的所有文档，包括文档的编号、标题、修订版本和日期。 3CSCI 级设计决策 要求：本章应根据需要分节给出CSCI 级设计决策，即CSCI 行为设计的决策（忽略其内部实现，从用户角度出发描述系统将怎样运转以满足需求）和其它影响组成该CSCI 的软件单元的选择与设计的决策。如果在需求中所有这些决策是明确的，或者这些决策要推迟到CSCI 的软件单元的设计时指出，则本章应如实陈述。 针对关键性需求（例如对安全性、保密性、私密性等需求）作出的设计决策，应在专门的章节中加以叙述。 CSCI 级设计决策的例子如下： 1）关于CSCI 将接收的输入和将产生的输出的设计决策，包括与其它系统、HWCI、CSCI 和用户的接口（本文档的4.3.x 节指出本说明要考虑的主题）； 2）有关响应每个输入或条件的CSCI 行为的设计决策，包括CSCI 要执行的动作、响应时间和其它性能特性，模型化的物理系统的说明，选定的方程式/算法/规则，以及对不允许的输入或条件进行的处理； 3）有关数据库/数据文件如何呈现给用户的设计决策（本文档的4.3.x 节标识了本说明
硬件描述语言期末复习整理 1、EDA：Electronic Design Automation 现代电子设计技术的核心是EDA（Electronic Design Automation）技术。 EDA技术就是依靠功能强大的电子计算机，在EDA工具软件平台上完成电子系统的设计工作。 2、20世纪90年代以来，微电子工艺有了惊人的发展，工艺水平已经达到了深亚微米级（通常把0.8－0.35um称为亚微米，0.25um及其以下称为深亚微米） 3、用EDA技术设计电路可以分为不同的技术环节，每一个环节中必须有对应的软件包或专用的EDA工具独立处理。 4、EDA工具大致可以分为设计输入编辑器、仿真器、HDL综合器、适配器（或布局布线器）以及下载器等5个模块。 一般的设计输入编辑器都支持图形输入和HDL文本输入 图形输入通常包括原理图输入、状态图输入和波形图输入三种常用方法。 5、在EDA技术中仿真的地位非常重要，行为模型的表达、电子系统的建模、逻辑电路的验证以及门级系统的测试，每一步都离不开仿真器的模拟检测。 在EDA发展的初期，快速地进行电路逻辑仿真是当时的核心问题，即使在现在，各个环节的仿真仍然是整个EDA设计流程中最重要、最耗时的一个步骤。因此，仿真器的仿真速度、仿真的准确性和易用性成为衡量仿真器的重要指标。 6、硬件描述语言诞生的初衷是用于设计逻辑电路的建模和仿真 HDL综合器是将硬件描述语言转化为硬件电路的重要工具。 7、HDL综合器的输出文件一般是网表文件，是一种用于电路设计数据交换和交流的工业标准化格式的文件，或是直接用硬件描述语言HDL表达的标准格式的网表文件，或是对应FPGA/CPLD器件厂商的网表文件。 8、电路网表（逻辑图）由元件名N、模型M、输入端信号PI、输出端信号PO四部分组成，是唯一确定电路连接关系的数据结构。即：E=（N，M，PI，PO） 9、常用的编程语言 C、Pascal、Fortran、Basic或汇编语言-算法研究 硬件描述语言-设计和制造硬件逻辑专用电路 10、实时系统不能采用通用计算机系统，自行设计非常轻便小巧的高速专用硬件系统来完成该任务。 11、FPGA-用高密度的FPGA（从几万门、几十万门到几百万门）来构成完成算法所需的电路系统是一种较好的办法。 FPGA是一种通用的器件，它的基本结构决定了对某一种特殊应用，性能不如专用的ASIC 电路。 专用集成电路-利用现成的微处理机IP核或根据某一特殊应用设计的微处理机核（也可以没有微处理机核），并结合专门设计的高速ASIC运算电路，能设计出性能价格比最高的理想数字信号处理系统。 12、传统的设计方法：查用器件手册；选用合适的微处理器和电路芯片；设计面包板和线路板；调试；定型；设计复杂的系统（几十万门以上）极其困难。 13、美国和中国台湾地区逻辑电路设计和制造厂家大都以Verilog HDL为主。 1、可编程逻辑器件（PLD）是一种能将数字系统实现在硬件电路上的设备，即能在现场规
目录 1、双向电路的基本格式 (2) 2、控制条件 (3) 2.1、双向信号作一个信号的输入,作另一信号的输出 (3) 2.2、双向信号既做输出又做输出 (4) 3、实例说明-INOUT端口仿真暨三态门仿真 (6) 3.1、三态门的原理与仿真三态总线 (6) 3.3、VHDL 的三态门实现与仿真 (7) 参考文献 (12)
VHDL语言程序设计中INOUT端口的使用与实例分析 摘要：VHDL是由美国国防部为描述电子电路所开发的一种语言，其全称为(Very High Speed Integrated Circuit) Hardware Description Language。与另外一门硬件描述语言Verilog HDL相比，VHDL 更善于描述高层的一些设计，包括系统级（算法、数据通路、控制）和行为级（寄存器传输级），而且VHDL 具有设计重用、大型设计能力、可读性强、易于编译等优点逐渐受到硬件设计者的青睐。但是，VHDL是一门语法相当严格的语言，易学性差，特别是对于刚开始接触VHDL的设计者而言，经常会因某些小细节处理不当导致综合无法通过。VHDL共定义了5种类型的端口，分别是In, Out,Inout, Buffer及Linkage，实际设计时只会用到前四种。本文主要讨论讨论如何正确使用INOUT端口。 关键词：VHDL；INOUT端口；三态门原理 1、双向电路的基本格式 工程应用中,双向电路是设计者不得不面对的问题.在实际应用中,数据总线往往是双向的.如何正确处理数据总线是进行时序逻辑电路设计的基础.在程序设计过程中,关键技术在于:实体部分必须对端口属性进行申明,端口属性必须为inout类型,在构造体需要对输出信号进行有条件的高阻控制.在双向电路的处理问题上,常用的处理方式有两种,在介绍双向电路的处理方式之前,先看看双向电路的基本格式: ENTITY bidir_pin IS ( bidir : INOUT std_logic; oe, clk, from_core : IN std_logic; to_core : OUT std_logic; …… END bidir_pin; ARCHITECTURE behavior OF bidir_pin IS BEGIN
中北大学 试题答案及评分标准 硬件描述语言及器件课程 （课程名称须与教学任务书相同） 20xx/20xx 学年第一学期 试题类别 A 拟题日期拟题教师 课程编号教师编号 使用班级 备注：试题答案要求按指定规格计算机打印，并将其文本与电子稿一并上交： ①校级考试课程交评估与考试中心命题科； ②院级考试课程交院教务科。
20xx/20xx 学年第一学期末考试试题答案及评分标准 （A卷） 硬件描述语言及器件 使用班级： xxxx 一、填空题（20分,每空格1分） 1、VHDL语言中标识符通常分为短标识符，扩展标识符两种。 2、VHDL对象包含常量，信号，变量，文件 4个基本数据类型。 3、VHDL语言中，数据类型常量说明的一般格式为： CONSTANT常数名：数据类型:＝表达式；。 4、VHDL中位矢量类型表达为 bit ，位向量类型表达为 bit_vector() 。 5、VHDL语言有类型标记法，函数转换法，常数转换法 3种不同类型的数据变换方法。 6、VHDL中，设D0为“1001”, D1为'0', D2为“0110”。D0 & D1的运算结果是“10010”，D0 & D2的运算结果是“10010110”。 7、VHDL语言中包括四种运算操作符，分别是逻辑运算符，算术运算符，关系运算符，和并置运算符。 8、为了启动进程，VHDL语言中必须包含一个显示的敏感信号量表或者包含一个wait语句。
二、判断对错并给出判断依据（20分，每小题5分，判断对错2分，给出正确判断依据3分） 1、进程之间的通信可以通过变量传递来实现。（×） 进程之间的通信需通过信号传递实现。 2、VHDL语言的高速性体现在其进程之内的带入语句都是并行执行的。（×） 进程之内的带入语句是顺序执行的。 3、语句y <= a when s=”00” else b when s=”01” else c when s=”10” else d; 中，s=”00”条件的优先级最高（√） 4、com1：u1 PORT MAP（a => n1，b => n2，c => m）；语句中采用了位置映射的信号端口映射方式。（×） 采用的是名称映射方式
Verilog HDL Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象 设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。 Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。语言从C编程语言中继承了多种操作符和结构。Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。但是，Verilog HDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然,完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。 =============================== 中文版Verilog HDL简明教程：第1章简介 Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。 Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。语言从C编程语言中继承了多种操作符和结构。Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。但是，Verilog HDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然,完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。 历史 Verilog HDL语言最初是于1983年由Gateway Design Automation公司为其模