关于VHDL的任意整数分频器的设计

VHDL分频器课程设计一、课程目标知识目标：1. 学生能理解VHDL语言的基本概念，掌握VHDL语言的基本语法结构；2. 学生能掌握分频器的工作原理，了解分频器在数字系统中的应用；3. 学生能运用VHDL语言设计简单的分频器电路，并实现预期的分频功能。

技能目标：1. 学生能运用所学知识，独立完成VHDL分频器代码编写；2. 学生能通过仿真软件对所设计的分频器进行功能验证，并分析其性能；3. 学生能运用所学技能解决实际工程问题，具备一定的实践操作能力。

情感态度价值观目标：1. 学生对VHDL语言及数字系统设计产生兴趣，提高学习积极性；2. 学生通过课程学习，培养团队协作精神，提高沟通与交流能力；3. 学生在课程实践中，养成严谨、认真的学习态度，树立正确的工程观念。

课程性质：本课程为实践性较强的专业课，要求学生具备一定的数字电路基础和VHDL语言知识。

学生特点：学生处于高年级阶段，具有一定的专业基础知识和实践能力，但个体差异较大。

教学要求：结合学生特点，注重理论与实践相结合，充分调动学生的学习积极性，提高学生的实践操作能力。

在教学过程中，注重培养学生的团队协作精神和工程观念。

通过本课程的学习，使学生能够掌握VHDL分频器的设计方法，为后续相关课程的学习和实际工程应用打下坚实基础。

二、教学内容1. VHDL语言基础回顾：复习VHDL的基本语法、数据类型、信号与变量、行为描述与结构描述等基本概念，确保学生具备扎实的VHDL编程基础。

教材章节：第二章 VHDL语言基础内容列举：基本语法、数据类型、信号与变量、行为描述与结构描述2. 分频器原理及分类：介绍分频器的工作原理、分类及性能指标，使学生了解不同类型分频器的优缺点及适用场景。

教材章节：第五章 分频器设计与实现内容列举：分频器原理、分类、性能指标3. VHDL分频器设计方法：讲解基于VHDL语言的分频器设计方法，包括计数器法、移位寄存器法等，并分析各种方法的优缺点。

开题报告电子信息工程基于VHDL的分频器设计三、课题研究的方法及措施由于本课题所设计的分频器基于EDA技术，应用VHDL硬件语言设计完成的，因此选择合适的硬件解决原理对分频器性能至关重要的，为了满足不同系统功能需求的分频，本课题将阐述不同原理，不同分频器，同种分频不同原理的设计方案。

占空比可控的整数分设计方案，原理为计数器为带预置数的计数器，其设计的特殊之处在于：可以根据需要，调整数据的位宽，而且计数的初始值是从l开始的，此处计数初始值的设定是设计的一个创新，这样做的目的是为了配合后面比较器的工作，计数器的输出数据作为比较器的输入，比较器的另一输入作为控制端，控制高低电平的比例，从而达到占空比可调的目的。

原理图如图1所示。

图1 占空比可控的原理图部分小数分频的基本原理是采用脉冲吞吐计数器和锁相环技术先设计两个不同分频比的整数分频器，然后通过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值。

如设计一个分频系数为lO.1的分频器时。

可以将分频器设计成9次10分频，1次11分频这样总的分频值为如式1所示。

F=(9×10+lxl 1)／(9+1)=10.1 （式1）从这种实现方法的特点可以看出，由于分频器的分频值不断改变．因此分频后得到的信号抖动较大。

当分频系数为N-0.5(N为整数)时，可控制扣除脉冲的时间，以使输出成为一个稳定的脉冲频率。

而不是一次N分频．一次N-1分频。

图2给出了通用小数分频器的电路组成。

图2通用小数分频器的电路组成改进的小数分频设计方案，将两个整数分频器由一个整数分频器和一个半整数分频器代替，结果在如上分析的两个性能方面都有所提高。

利用参数化的设计思想和VHDL描述语言与原理图输入方法相结合的方式，设计并实现了一种抖动性能好且通用性强的小数分频器。

其原理图如下图3。

图3改进小数分频原理图四、课题研究进度计划毕业设计期限：自2011年12月10日至2012年3月10日。

目录一、设计任务与要求 (3)二、总体框图 (3)三、选择器件 (4)四、功能 (5)1、数控分频器 (5)2、BCD译码器 (6)3、扫描器 (11)4、3-8译码器 (13)5、7段数码管显示译码器 (16)五、总体设计电路图 (19)1总体（顶层）电路原理图 (19)2仿真结果 (19)3管脚分配图 (20)4.硬件连接情况 (20)六．心得体会 (20)数控分频器设计一、设计任务与要求数控分频器的功能就是当输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，以实现所需的输出频率。

基本功能：1、实现8位分频器，依据输入的8位2进制数的不同，有不同的分频比。

如输入10010000，即对输入的时钟信号进行144分频，如输入01001000，即对输入的时钟信号进行72 分频。

2、输出的波形应为占空比位50%的方波。

3、有显示功能，显示当前的分频比，即，输入的二进制数的大小。

总体框图设计思路：数控分频器用计数值可并行预置的加法器设计完成，当在输入端给定不同输入数据时将对输入的时钟信号有不同的分频比。

把输入端输入的八位二进制数直接通过BCD译码器转换为十位BCD码表示的十进制数，通过扫描器对3个数码管进行选通扫描，最后7段数码管显示译码器对选中数码管的赋值进行译码，并驱动数码管显示该数据。

模块的功能：1、数控分频器：实现8位分频器，依据输入的8位2进制数的不同，有不同的分频比。

如输入10010000，即对输入的时钟信号进行144分频。

2、BCD译码器：把输入端的8位2进制数转换成10位BCD码表示的十进制数。

3、扫描器：when “000”=>daout<=dout(3 downto 0);when “001”=>daout<=dout(7 downto 4);when “010”=>daout<=dout(3 downto 2)<="00";daout(1 downto 0)<=dout(9 downto 8);when others=>null;4、3-8译码器：当sel=0时，q=11111110;选择个位数码管亮。

硬件描述
使用VHDL，设计师可以描述电路 的结构、行为和功能，而无需关 心具体的物理实现细节。
设计层次
VHDL适用于不同层次的设计，从 门级到系统级，使得设计者可以 专注于设计逻辑而不是物理实现。
VHDL语言基本结构
实体
描述电路的输入和输出端口。
结构体
描述电路的内部逻辑和行为。
库
包含预定义的元件和函数。
end if;
end process;
8分频器设计
end Behavioral;
```
16分频器设计
16分频器：将输入频率降低到原来的 十六分之一。
VHDL代码实现
```vhdl
16分频器设计
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
03
if count = 3 then
4分频器设计
q <= '1';
count <= 0;
4分频器设计
01
else
02
q <= '0';
03
count <= count + 1;
4分频器设计
end if;
end if; end process;
4分频器设计
end Behavioral; ```
配置
指定实体和结构体的关联方式。
VHDL语言数据类型
标量类型
包括整数、实数、布尔等。
记录类型
组合不同数据类型的结构体。
向量类型
如位向量，用于表示位或字节。
数组类型

关于VHDL的任意整数分频器的设计0 引言在数字逻辑电路设计中，分频器是一种基本电路，通常用来对某个给定频率的时钟进行分频，得到所需的时钟。

时序电路设计中需要各种各样的分频器来获得不同频率的时钟，其中以整数分频器最为常见。

整数分频可以简单的使用模n 计数器实现，即随驱动时钟跳变n 次后就输出一个进位脉冲，然后立即被清零或置位，再开始新一轮的循环的计数。

模 n 计数器的进位脉冲的宽度一般与驱动时钟相同，这对于边沿驱动的时序逻辑并不会带来什么问题。

但是在某些需要使用电平逻辑的设计中，我们更希望分频时钟拥有50%，或者与驱动时钟相同的占空比。

这时就需要通过另外的逻辑方法来进行分频，或者使用PLL。

在基于 CPLD（复杂可编程逻辑器件）/FPGA（现场可编程门阵列）的数字系统设计中，很容易实现由计数器或其级联构成各种形式的偶数分频及非等占空比的奇数分频，但对等占空比的奇数分频及半整数分频的实现较为困难。

本文利用 VHDL（超高速集成电路硬件描述语言），通过Quartus II 7.1 开发平台，设计了一种能够实现等占空比的整数分频器，这种设计方法原理简单，可重用性好，而且只需很少的逻辑宏单元。

1 分频原理1.1 偶数倍（2N）分频使用一个模 N 计数器模块即可实现，即利用模N 计数器从0 开始对输入时钟的上升沿计数，计数值等于N 时，输出时钟进行翻转，同时给计数器一个复位信号使之从0 开始重新计数，以此循环即可。

为偶数倍分频原理示意图。

1.2 奇数倍（2N+1）分频占空比为 X/(2N+1)或（2N＋1-X）/（2N+1）分频，用模（2N＋1）计数器模块可以实现。

取0 至2N 之间某一数值X(0<X<2N)，当计数器时钟上升沿从0 开始计数到X 值时输出时钟翻转一次，在计数器继续计数达到2N＋1 时，输出时钟再次翻转并对计数器置一复位信号，使之从0 开始重新计数，即可实现。

1.3 占空比为 50％的分频1.2 中占空比为非50％的输出时钟在输入时钟的上升沿触发翻转。

VHDL语言实现的任意整数分频器fpga中，一般外接的晶振是50Mhz,如果电路中一个模块需要25mhz时钟，那么进行一个2分频，这个是相当容易的，下面是一种方法，还有可以用一个二进制计数器实现。

process(clk)--clk输入时钟；beginif(rst = '0') then --rst复位信号；clkout <= '0';elsif(clk;event and clk = '1')thenclkout <= not clk;end if;end process;但是如果实现一个三分频呢？是不是3分频器应该是每1.5的clock就0变1、1变0，但问题来了，哪来的1.5个clock?计数器并不能产生1.5!正源触发与负源触发的间隔时间刚好是0.5个clock?所以我们产生两个clock，一个是posedge clk，一个是negedge clk，最后将两个clock做or，这样就可以产生出0.5个clock了。

下面给出代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity clk_div_n isport(clk : in std_logic;rst : in std_logic;clkout :out std_logic);end clk_div_n;architecture rtl of clk_div_n isconstant n : integer range 0 to 10 := 6; --这里的n可以是任意值，当然要大于1.signal clk_p : std_logic;signal clk_n : std_logic;signal cnt_p : integer range 0 to n;signal cnt_n : integer range 0 to n;beginprocess(clk_p, clk_n)beginif((n mod 2) = 0)thenclkout <= clk_p;elseclkout <= clk_p or clk_n;end if;end process;process(clk, rst)beginif(rst = '0') thencnt_p <= 0;elsif(clk'event and clk = '1') thenif(cnt_p = n-1) thencnt_p <= 0;elsecnt_p <= cnt_p + 1;end if;end if;end process;process(clk, rst)beginif(rst = '0') thenclk_p <= '0';elsif(clk'event and clk = '1')thenif (cnt_p < (n/2)) thenclk_p <= '1';elseclk_p <= '0';end if ;end if;end process;process(clk, rst)beginif(rst = '0') thencnt_n <= 0;elsif(clk'event and clk = '0')thenif(cnt_n = n-1) thencnt_n <= 0;elsecnt_n <= cnt_n + 1;end if;end if;end process;process(clk, rst)beginif(rst = '0') thenclk_n <= '0';elsif(clk'event and clk = '0')thenif (cnt_n < (n/2)) thenclk_n <= '1';elseclk_n <= '0';end if ;end if;end process;end rtl;接下来我给出对应的testbench::有兴趣可以用make a simulation in modelsim LIBRARY ieee ;USE ieee.std_logic_1164.all ;USE ieee.std_logic_arith.all ;USE ieee.std_logic_unsigned.all ;ENTITY clk_div_n_tb ISEND clk_div_n_tb;ARCHITECTURE clk_div_tb_arch OF clk_div_n_tb ISSIGNAL clkout : std_logic ;SIGNAL rst : std_logic := '0' ;SIGNAL clk : std_logic := '1' ;COMPONENT clk_div_nPORT (clk : in std_logic ;rst : in std_logic ;clkout : out std_logic);END COMPONENT ;BEGINprocessbeginwait for 50ns;clk <= not clk;end process;rst <= '1' after 200ns;test:clk_div_nPORT MAP (clk => clk,rst => rst,clkout => clkout) ;END clk_div_tb_arch;。

SIGNAL M1:STD_LOGIC;
BEGIN
PROCESS(CLK,C1)
BEGIN
IF RISING_EDGE(CLK) THEN
IF(C1="011") THEN C1<="000"; ELSE C1<=C1+1;END IF;
IF(C1="001") THEN M1<=NOT M1; ELSIF(C1="011") THEN M1<=NOT M1;
IF(C2="001")THEN M2<=NOT M2;ELSIF (C2="100") THEN M2<=NOT M2;
END IF;END IF;
END PROCESS;
K1<=M1;K2<=M2;K_OR<=M1 OR M2;
END BHV;
半整数次分频：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
洛阳理工学院实验报告
系部
计算机与信息工程系
班级
学号
姓名
课程名称
PLD原理与应用
实验日期
2012.11.12
实验名称
实验四分频器的VHDL设计
成绩
实验目的：
1、练习应用QUARTUSⅡ开发环境
2、练习文件的建立，改编，编程，调试，修改，仿真。
3、学会设计奇数、偶数、半整数分频器。
实验条件：
装有QUARTUSⅡ软件的电脑
（1）建立新工程管理窗口。单击对话框第二栏右侧“···”按钮，找到文件夹d：\work\cnt10,选中已存盘文件cnt10.vhd，再单击“打开”按钮。

基于VHDL的数控分频器设计及应用郭海青【摘要】数控分频器的输出信号频率为输入数据的函数.用传统的方法设计,其设计过程和电路都比较复杂,且设计成果的可修改性和可移植性都较差.基于VHDL的数控分频器设计,整个过程简单、快捷,极易修改,可移植性强.他可利用并行预置数的加法计数器和减法计数器实现.广泛应用于电子仪器、乐器等数字电子系统中.【期刊名称】《现代电子技术》【年(卷),期】2006(029)013【总页数】3页(P99-101)【关键词】数控分频器;VHDL设计;计数器;信号【作者】郭海青【作者单位】青海师范大学,青海,西宁,810008【正文语种】中文【中图分类】TP3121 引言数控分频器的功能是在输入端输入不同数据时，对输入时钟产生不同的分频比，使输出信号的频率为输入数据的函数。

他可广泛应用于数字电子系统中。

用传统的设计方法设计数控分频器时，采用具有预置数据输入端的通用计数器芯片，按设计要求完成设计，其设计过程和电路都比较复杂，尤其是当分频系数比较大时，需用多片集成计数器和设计更复杂的控制电路来实现，且设计成果的可修改性和可移植性都较差。

基于VHDL的数控分频器设计，采用用软件的方法设计硬件的EDA(电子设计自动化)技术。

作为EDA技术重要组成部分的硬件描述语言,VHDL是一种IEEE工业标准的建模语言。

由于VHDL具有很强的电路行为描述、系统描述能力和层次化的程序结构，用他设计的数控分频器作为一个模块，可移植到很多数字电路系统中，且极易修改，只要修改程序中的某几条语句，就可使最大分频系数得到改变。

整个设计过程简单、快捷。

另外由于VHDL具有与硬件和设计平台无关的特点，设计结果可通过众多EDA平台下载到各种CPLD或FPGA可编程器件中，实现单片化的数字电路，使得工作稳定、可靠。

2 数控分频器的VHDL设计2.1 利用并行预置数的加法计数器实现[1]设计原理：加法计数器在并行预置数的基础上进行加计数，当计数值溢出时产生预置数据置入控制信号，加载预置数据，并且将溢出信号作为分频器的输出信号，实现不同的分频信号输出。

实验六基于VHDL语言的分频器设计与实现报告一、实验目的1、进一步掌握VHDL语言的基本结构及设计的输入方法。

2、掌握VHDL基本逻辑电路的综合设计应用。

二、实验原理在数字电路系统中，分频电路应用得十分广泛。

例如，工程人员常常使用分频电路来得到数字通信中的帧头信号、选通信号以及中断信号等。

因此，分频电路在数字电路系统的设计中也应该作为重要的基本电路来掌握，从而给今后的一些设计带来方便。

三、实验内容1、设计并实现一个6分频的分频电路，要求其输出信号的占空比为50％。

请分析分频电路设计原理并编写VHDL语言程序，利用Max+PlusII开发软件对其进行编译和仿真。

6分频电路实现程序代码如下：2、在实际数字电路设计过程中，往往需要得到占空比不是1：1的分频时钟，方法是：首先描述一个计数器电路，然后根据计数器电路的并行输出信号来决定输出时钟的高低电平。

请设计、编写VHDL 语言程序实现分频后时钟信号的占空比为1：15的16分频电路，并利用Max+PlusII开发软件对其进行编译和仿真。

四、实验设计1．程序代码：图library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity clk_div6 isport(clk:in std_logic;clk_out:out std_logic);end clk_div6;architecture rtl of clk_div6 issignal clk_temp:std_logic;beginprocess(clk)variable counter:integer range 0 to 15;constant md:integer:=2;beginif clk'event and clk='1'thenif counter=md thencounter:=0;clk_temp<=not clk_temp;elsecounter:=counter+1;end if;end if;end process;clk_out<=clk_temp;end rtl;2.仿真结果：五、实验结果分析本实验利用VHDL语言设计分频电路，目的在于进一步掌握VHDL语言的基本结构及设计的输入方法，掌握VHDL基本逻辑电路的综合设计应用。

电子科技大学成都学院学院指导教师模值12计数器，分频器设计二、实验目的1、了解二进制计数器的工作原理。

2、时钟在编程过程中的作用。

3、学习数控分频器的设计、分析和测试方法。

4、了解和掌握分频电路实现的方法。

5、掌握EDA技术的层次化设计方法。

三、实验原理（1）二进制计数器中应用最多、功能最全的计数器之一，含异步清零和同步使能的加法计数器的具体工作过程如下：在时钟上升沿的情况下，检测使能端是否允许计数，如果允许计数（定义使能端高电平有效）则开始计数，否则一直检测使能端信号。

在计数过程中再检测复位信号是否有效（低电平有效），当复位信号起作用时，使计数值清零，继续进行检测和计数。

其工作时序如下图所示：（2）数控分频器的功能就是当输入端给定不同的输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器来设计完成的，方法是将计数溢出位与预置数加载输入信号相接得到。

（1）“模值12计数器的设计”的实验要求完成的任务是在时钟信号的作用下，通过使能端和复位信号来完成加法计数器的计数。

实验中时钟信号使用数字时钟源模块的1HZ信号，用一位拨动开关K1表示使能端信号，用复位开关S1表示复位信号，用LED模块的LED1～LED4来表示计数的二进制结果。

实验L ED 亮表示对应的位为‘1’，LED灭表示对应的位为‘0’。

通过输入不同的值模拟计数器的工作时序，观察计数的结果。

实验箱中的拨动开关、与FPGA 的接口电路，LED 灯与FPGA 的接口电路以及拨动开关、LED 与F PGA 的管脚连接在实验一中都做了详细说明，这里不在赘述。

数字时钟信号模块的电路原理如下图所示，其时钟输出与F PGA 的管脚连接表如下图所示：信号名称对应FPGA 管脚名说明DIGITAL-CLK C13 数字时钟信号送至FPGA 的C13按键开关模块的电路原理如下图所示：按键开关的输出与F PGA 的管脚连接表如下图所示：五、实验步骤（一）模值12计数器的设计1、建立工程文件1）运行QUARTUSII 软件。

使用VHDL进行任意整数分频器设计摘要分频器是数字电路中最常用的电路之一，在FPGA的设计中也是使用效率非常高的基本设计。

基于FPGA实现的分频电路一般有两种方法：一是使用FPGA芯片内部提供的锁相环电路，如ALTERA提供的PLL（Phase Locked Loop），Xilinx 提供的DLL（Delay Locked Loop）；二是使用硬件描述语言，如VHDL、Verilog HDL 等。

使用锁相环电路有许多优点，如可以实现倍频；相位偏移；占空比可调等。

但FPGA提供的锁相环个数极为有限，不能满足使用要求。

因此使用硬件描述语言实现分频电路经常使用在数字电路设计中，消耗不多的逻辑单元就可以实现对时钟的操作，具有成本低、可编程等优点。

本文使用实例描述了FPGA/CPLD上使用VHDL进行分频器设计，将奇数分频，和偶数分频结合起来，可以实现50%占空比任意正整数的分频，并在仿真中实现了将50MHZ的信号分频。

总体方案设计：首先定义8个输入端来选择是n分频然后分别写出偶数分频和奇数分频，最后再判断输入的8位是奇数还是偶数，选择相应的分频。

偶数分频：一般来说有两种方案：一是当计数器计数到N/2-1时，将输出电平进行一次翻转，同时给计数器一个复位信号，如此循环下去；二是当计数器输出为0到N/2-1时，时钟输出为0或1，计数器输出为N/2到N-1时，时钟输出为1或0N-1时，复位计数器，如此循环下去。

需要说明的是，第一种方案仅仅能实现占空比为50%的分频器，第二种方案可以有限度的调整占空比，也可以实现非50%占空比的奇数分频。

奇数分频：实现占空比为50%的2N+1分配器，则需要对待分频时钟上升沿和下降沿分别进行N/(2N+1)分频，然后将两个分频所得的时钟信号相或，即可得到占空比为50%的2N+1分频器。

VHDL语言如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity fp isgeneric (data_width : integer := 8 );port(input : in std_logic_vector(data_width-1 downto 0);clk_in : in std_logic;clk_out : out std_logic);end entity fp;architecture div of fp issignal clk_outQ : std_logic ;signal coutQ : std_logic_vector (data_width - 1 downto 0); signal cout1,cout2 : std_logic_vector(data_width - 1 downto 0); signal clk1,clk2 : std_logic;signal a : std_logic;begin-------------------------------------------------process(clk_in)beginif clk_in'event and clk_in = '1' thenif coutQ < (conv_integer(input) - 1) thencoutQ <= coutQ + 1;else coutQ <= (others => '0');end if;end if;end process;---------------------------------------------------process(coutQ)beginif coutQ < (conv_integer(input))/2 thenclk_outQ <= '0';else clk_outQ <= '1';end if;end process;---------------------------------------------------process(clk_in)------rising edgebeginif clk_in'event and clk_in='1' thenif cout1 < (conv_integer(input)-1) thencout1 <= cout1 + 1;else cout1 <= (others => '0');end if;if cout1 < (conv_integer(input)-1)/2 thenclk1 <= '1';else clk1 <= '0';end if;end if;end process;---------------------------process(clk_in)------falling edgebeginif clk_in'event and clk_in='0' thenif cout2 < (conv_integer(input)-1) thencout2 <= cout2 + 1;else cout2 <= (others => '0');end if;if cout2 < (conv_integer(input)-1)/2 thenclk2 <= '1';else clk2 <= '0';end if;end if;end process;---------------------------process(clk_outQ,clk1,clk2)beginif ((conv_integer(input) mod 2)=0) then clk_out <= clk_outQ;elseclk_out <= clk1 or clk2;end if;end process;end architecture div;仿真结果：待分频信号采用50MHZ(周期20ns)的方波。

if(clkin”event and clkin=”1”) then
if(cnt<n-1) then
cnt <= cnt+1;
else
cnt <= 0;e Nhomakorabead if;
end if;
end process;
process(cnt) --依据计数值，把握输出时钟脉冲的高、低电平
begin
if(cnt<n/2) then
port(
clkin: IN std_logic;
clkout: OUT std_logic
);
End fdiv;
Architecture a of fdiv is
signal cnt: integer range 0 to n-1;
Begin process(clkin) --计数
begin
port(
clkin: IN std_logic;
clkout: OUT std_logic
);
End fdiv;
Architecture a of fdiv is
signal cnt: std_logic_vector(N-1 downto 0);
Begin
process(clkin)
ELSE
count <= count-1;
--模N计数器减法计数
clkout <= ”0”;
END IF;
END IF;
END PROCESS;
PROCESS(clkout)
BEGIN
IF(clkout”event AND clkout=”1”) THEN
div2 <= NOT div2; --输出时钟二分频

实验报告课程名称电子设计自动化实验（基于FPGA）实验项目分频器设计（计数器设计）实验仪器计算机+ Quartus Ⅱ9.1系别信息与通信工程学院专业通信工程班级/学号学生姓名实验日期2012、5成绩_______________________ 指导教师_______________________分频器设计（计数器设计）利用VHDL语言,设计一个输入1MHz脉冲,分频后能产生100kHz、10kHz、1kHz、100Hz、10Hz、1Hz时钟脉冲产生电路。

（1）实验要求①利用VHDL语言编程；②利用仿真软件进行功能仿真；③编程下载到EP1C6Q240C8器件中，利用EDA/SOPC实验装置进行验证。

（2）实验设计注意事项实验要求每相差十倍频率都有脉冲输出，故采用十进制计数器对信号分频设计方法较为简单。

将十进制计数器做成COMPONENT，利用元件例化语句实现调用。

电路采用异步工作方式。

（3）VHDL代码LIBRARY IEEE;USE IEEE.std_logic_1164.all;USE IEEE.std_logic_arith.all;USE IEEE.std_logic_unsigned.all;ENTITY fenpin10 ISPORT(i:in std_logic;o:inout std_logic);END ENTITY;ARCHITECTURE func OF fenpin10 ISSIGNAL count:std_logic_vector(3 downto 0);SIGNAL tmp:std_logic;BEGINPROCESS(i)BEGINIF(i'EVENT AND i = '1') THENIF(count = "1001") THEN --当计数满9时进位count <= (OTHERS => '0');tmp <= NOT tmp;ELSEcount <= count + 1;END IF;END IF;END PROCESS;o <= tmp;END ARCHITECTURE;LIBRARY IEEE;USE IEEE.std_logic_1164.all;USE IEEE.std_logic_arith.all;USE IEEE.std_logic_unsigned.all;ENTITY fenpin ISPORT(clk:in std_logic;div_10:buffer std_logic;div_100:buffer std_logic;div_1000:buffer std_logic;div_10000:buffer std_logic;div_100000:buffer std_logic;div_1000000:buffer std_logic);END ENTITY;ARCHITECTURE func OF fenpin ISCOMPONENT fenpin10 --元件例化PORT(i:in std_logic;o:inout std_logic);END COMPONENT;SIGNAL x0,x1,x2,x3,x4,x5:std_logic;BEGINu1:fenpin10 PORT MAP(i => clk, o => x0);u2:fenpin10 PORT MAP(x0, x1);u3:fenpin10 PORT MAP(x1, x2);u4:fenpin10 PORT MAP(x2, x3);u5:fenpin10 PORT MAP(x3, x4);u6:fenpin10 PORT MAP(x4, x5);div_10 <= x0;div_100 <= x1;div_1000 <= x2;div_10000 <= x3;div_100000 <= x4;div_1000000 <= x5;END ARCHITECTURE;（4）仿真结果未下载验证、调试，如发现错误，见谅！——Higashi Q83831295。

使用VHDL 进行分频器设计作者：ChongyangLee摘要使用VHDL 进行分频器设计作者：ChongyangLee本文使用实例描述了在FPGA/CPLD 上使用VHDL 进行分频器设计，包括偶数分频、非50%占空比和50%占空比的奇数分频、半整数（N+0.5）分频、小数分频、分数分频以及积分分频。

所有实现均可通过Synplify Pro 或FPGA 生产厂商的综合器进行综合，形成可使用的电路，并在ModelSim 上进行验证。

目录概述 (1)计数器 (1)普通计数器 (1)约翰逊计数器 (3)分频器 (4)偶数分频器 (4)奇数分频器 (6)半整数分频器 (9)小数分频器 (11)分数分频器 (15)积分分频器 (18)概述分频器是数字电路中最常用的电路之一，在FPGA 的设计中也是使用效率非常高的基本设计。

基于FPGA 实现的分频电路一般有两种方法：一是使用FPGA 芯片内部提供的锁相环电路，如ALTERA 提供的PLL （Phase Locked Loop），Xilinx 提供的DLL（Delay Locked Loop）；二是使用硬件描述语言，如VHDL、Verilog HDL 等。

使用锁相环电路有许多优点，如可以实现倍频；相位偏移；占空比可调等。

但FPGA 提供的锁相环个数极为有限，不能满足使用要求。

因此使用硬件描述语言实现分频电路经常使用在数字电路设计中，消耗不多的逻辑单元就可以实现对时钟的操作，具有成本低、可编程等优点。

计数器计数器是实现分频电路的基础，计数器有普通计数器和约翰逊计数器两种。

这两种计数器均可应用在分频电路中。

普通计数器最普通的计数器是加法（或减法）计数器。

下面是加法计数器的VHDL实现，其Synplify Pro下的RTL View如图1所示。

--file Name: ripple.vhd--Description: 带复位功能的加法计数器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity ripple isgeneric (width: integer := 4);port(clk, rst: in std_logic;cnt: out std_logic_vector(width - 1 downto 0));end ripple;architecture a of ripple issignal cntQ: std_logic_vector(width - 1 downto 0);beginprocess(clk, rst)beginif (rst = '1') thencntQ <= (others => '0');elsif (clk'event and clk = '1') thencntQ <= cntQ + 1;end if ; end process ;cnt <= cntQ;end a;代码 1 加法计数器 VHDL 代码图 1 加法计数器 RTL 视图加法计数器的Test Bench 代码如下所示，在ModelSim 下进行功能仿真，仿真 波形结果如图 2所示。

1、按键去抖电路的设计一、按键电路常用的非编码键盘,每个键都是一个常开开关电路。

计数器输入脉冲最好不要直接接普通的按键开关，因为记数器的记数速度非常快,按键、触点等接触时会有多次接通和断开的现象。

我们感觉不到，可是记数器却都记录了下来。

例如，虽然只按了1下,记数器可能记了3下。

因此，使用按键的记数电路都会增加单稳态电路避免记数错误。

二、按键消抖通常的按键所用开关为机械弹性开关,当机械触点断开、闭合时,电压信号小型如下图。

由于机械触点的弹性作用,一个按键开关在闭合时不会马上稳定地接通,在断开时也不会一下子断开。

因而在闭合及断开的瞬间均伴随有一连串的抖动,如下图。

抖动时间的长短由按键的机械特性决定,一般为5ms～10ms。

这是一个很重要的时间参数,在很多场合都要用到。

按键稳定闭合时间的长短则是由操作人员的按键动作决定的,一般为零点几秒至数秒。

键抖动会引起一次按键被误读多次。

为确保CPU对键的一次闭合仅作一次处理,必须去除键抖动。

在键闭合稳定时读取键的状态,并且必须判别到键释放稳定后再作处理。

按键的抖动,可用硬件或软件两种方法。

三、硬件消抖在键数较少时可用硬件方法消除键抖动。

下图所示的RS触发器为常用的硬件去抖。

图中两个“与非”门构成一个RS触发器。

当按键未按下时,输出为1;当键按下时,输出为0。

此时即使用按键的机械性能,使按键因弹性抖动而产生瞬时断开（抖动跳开B）,中要按键不返回原始状态A,双稳态电路的状态不改变,输出保持为0,不会产生抖动的波形。

也就是说,即使B 点的电压波形是抖动的,但经双稳态电路之后,其输出为正规的矩形波。

这一点通过分析RS触发器的工作过程很容易得到验证。

利用电容的放电延时，采用并联电容法，也可以实现硬件消抖：四、软件延时消抖如果按键较多,常用软件方法去抖,即检测出键闭合后执行一个延时程序,产生5ms～10ms的延时,让前沿抖动消失后再一次检测键的状态,如果仍保持闭合状态电平,则确认为真正有键按下。

XX大学课程设计报告设计题目:任意整数分频器的设计姓名：XX学号：XX院系：信息工程学院专业:电子信息科学与技术年级：XXXX 年XX 月XX 日任意整数分频器时序电路设计中需要各种各样的分频器来获得不同频率的时钟,其中以整数分频器最为常见。

整数分频可以简单的使用模n计数器实现,即随驱动时钟跳动n 次后就输出一个进位脉冲，然后立即被清零或置位,再开始新一轮的循环的计数器.用VHDL硬件描述语言实现任意整数的分频器。

本设计主要利用计数器完成题目要求。

利用仿真工具Modelsim仿真及Quartus综合验证该程序的正确性。

一、设计要求：1。

查找相关资料理解常见的数字分频方法。

2. 使用Verilog或VHDL完成任意整数分频器的编码.3。

在QuartusII中使用原理图或代码形式，进行分频器设计.4。

在QuartusII或ModelSim中完成仿真分析。

二、设计思路：任意整数分频器由两部分构成，奇数分频器和偶数分频器。

其中偶数分频器由以下四部分构成：1、时钟信号2、频率字(选择为4位）3、计数器4、反相器。

奇数分频器则由两个偶数分频器加一个异或门构成。

根据设计要求：定义输入信号为时钟信号clk,输入频率字D，计数器为temp1，temp2,temp3，中间输出信号为division2,division4，out1，最终输出信号是FOUT，其中偶频输出信号就是out1，奇频输出信号就是division2 XOR division4。

偶分频：输入一个任意偶数，每来一个上升沿,temp1加一,设定其在temp1=1时开始反转,实现高低电平的转换，即out1<=not out1,当temp1等于输入D/2时，temp1又归为1，又开始了新一轮的计数，这样就完成了分频。

奇分频：输入一个任意奇数D，奇分频是用两个偶分频异或完成的，因此我们使用了这样一种方法，两个偶分频周期为2D倍，一个在上升沿来到时反转电平，另一个在下降沿到来时反转电平，并且两个分频的反转时刻错开D/2。

任意整数分频，占空比为50%(VHDL) --希望能对大家有帮助--**************************************----程序名：任意整数分频，占空比为50%--**************************************--library ieee;use ieee.std_logic_1164.all;entity clk_div isgeneric(n:integer:=2);--n的值是要分频的系数，n>=2 port (clock : in std_logic:='0';clk_out : out std_logic);end clk_div;architecture sea of clk_div issignal temp : std_logic:='0';beginprocess(clock,temp)variable a,a1,a2 : integer range 0 to n;variable temp1,temp2 : std_logic:='0';beginif (n rem 2)=1 thenif rising_edge(clock) thenif a1=n-1 then a1:=0;temp1:='0';elsif a1<((n+1)/2-1) then temp1:='1';a1:=a1+1;elsif a1>=((n+1)/2-1) then temp1:='0';a1:=a1+1; end if;end if;if falling_edge(clock) thenif a2=n-1 then a2:=0;temp2:='0';elsif a2<((n+1)/2-1) then temp2:='1';a2:=a1+1;elsif a2>=((n+1)/2-1) then temp2:='0';a2:=a2+1; end if;end if;temp<=temp1 or temp2;elsif rising_edge(clock) thenif a=(n/2-1) then a:=0;temp<=not temp;else a:=a+1;end if;end if;end process;clk_out<=temp;end sea;--程序结束1、代码中分成了两个大部分：偶数分频和奇数分频的处理；而在奇数分频中，为了获得50%的分频比，特意加入了对时钟下降沿的响应，这是这段代码精华的所在；2、对应以上三块分频处理中，分别设置了三个指针（a\a1\a2)和中间信号(temp\temp2\temp2)3、每个模块，都用中间参数a”盯住“半点 n/2 （代码中使用(n+1)/2-1 这个具体数值）和满点n（代码中使用了n-1)这两个点来监视计数过程，从而（间接地）控制输出时钟的状态；具体说，就是n=奇数时；满n复位，半n置位；n=偶数时，在半n（自然包括了满n）时取反。