EDA技术使用教程课后答案———潘松版
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EDA 技术实用教程 课后作业答案
作业3-6module Mux3_1(a1,a2,a3,s0,s1,outy); input a1,a2,a3,s0,s1;output outy;reg outy;reg temp;always @(a2,a3,s0)beginif(s0 == 1'b0)temp = a2;elsetemp = a3;endalways @(a1, temp,s1)beginif(s1 == 1'b0)outy = a1;elseouty = temp;endendmodule作业3-7 半减器module H_suber(x,y,diff,s_out);input x,y;output diff,s_out;reg s_out;wire diff;assign diff = x ^ y;always @(x,y)beginif(x < y)s_out = 1'b1;elses_out = 1'b0;endendmodule全减器module F_suber(x,y,sub_in,diffr,sub_out); input x,y,sub_in;output diffr,sub_out;wire diffr,sub_out;wire H_diff,H_sout,s_out;assign sub_out = s_out || H_sout;H_suber U1 (.x(x),.y(y),.diff(H_diff),.s_out(H_sout));H_suber U2 (.x(H_diff),.y(sub_in),.diff(diffr),.s_out(s_out));Endmodule8位全减器module Bit8_suber(X,Y,Sub_in,Diff,Sub_out);input[7:0] X,Y;input Sub_in;output[7:0] Diff;output Sub_out;wire[7:0] Diff;wire Sub_out;wire[6:0] sub_out;F_suber U1(.x(X[0]),.y(Y[0]),.sub_in(Sub_in),.diffr(Diff[0]),.sub_out(sub_out[0]));F_suber U2(.x(X[1]),.y(Y[1]),.sub_in(sub_out[0]),.diffr(Diff[1]),.sub_out(sub_out[1])); F_suber U3(.x(X[2]),.y(Y[2]),.sub_in(sub_out[1]),.diffr(Diff[2]),.sub_out(sub_out[2])); F_suber U4(.x(X[3]),.y(Y[3]),.sub_in(sub_out[2]),.diffr(Diff[3]),.sub_out(sub_out[3])); F_suber U5(.x(X[4]),.y(Y[4]),.sub_in(sub_out[3]),.diffr(Diff[4]),.sub_out(sub_out[4])); F_suber U6(.x(X[5]),.y(Y[5]),.sub_in(sub_out[4]),.diffr(Diff[5]),.sub_out(sub_out[5])); F_suber U7(.x(X[6]),.y(Y[6]),.sub_in(sub_out[5]),.diffr(Diff[6]),.sub_out(sub_out[6])); F_suber U8(.x(X[7]),.y(Y[7]),.sub_in(sub_out[6]),.diffr(Diff[7]),.sub_out(Sub_out)); Endmodule作业3-13Amodule DFF_A(D,EN,CLK,RST,Q,Q1);input D,EN,CLK,RST;output Q,Q1;reg Q;wire Q1;wire D_temp;assign D_temp = D && EN;assign Q1 = (~D_temp)||RST;always @(negedge RST or posedge CLK)beginif(!RST)Q <= 1'b0;elseif(EN)Q <= D;elseQ <= Q;endmoduleBmodule DFF_B (A,B,C,D,Y);input A,B,C,D;output Y;reg Y;wire temp1,temp2,temp3;assign temp1 = A || B;assign temp2 = C && D;assign temp3 = temp1 ^ temp2; always @(A,temp1,temp3)beginif(temp1)Y = temp3;elseY = A;endendmoduleCmodule DFF_C(RST,D,CLK,Q,DOUT); input RST,D,CLK;output Q,DOUT;reg Q,DOUT;reg D_temp1;wire D_temp2;assign D_temp2 = D ^ D_temp1; always @(RST,D)beginif(RST)D_temp1 = 1'b0;elseD_temp1 = D;endalways @(posedge CLK)beginQ <= D_temp1;DOUT <= D_temp2;endmoduleDmodule DFF_D(SET,D,CLK,EN,RESET,Q);input SET,D,CLK,EN,RESET;output Q;reg Q;wire SET_temp;assign SET_temp = (~RESET) && SET;always @(posedge CLK or posedge RESET or posedge SET_temp) beginif(RESET)Q <= 1'b0;elseif(SET_temp)Q <= 1'b1;elseif(EN)Q <= D;elseQ <= Q;endendmodule8-2.用Mealy机类型，写出控制ADC0809采样的状态机。
_EDA技术与VHDL第三章课后习题答案及相关考试题目(南师大)(第3版)潘松_黄继业
第3章 VHDL基础3-1：画出与下例实体描述对应的原理图符号元件：ENTITY buf3s IS -- 实体1：三态缓冲器PORT (input : IN STD_LOGIC ; -- 输入端enable : IN STD_LOGIC ; -- 使能端output : OUT STD_LOGIC ) ; -- 输出端END buf3x ;ENTITY mux21 IS --实体2： 2 选1 多路选择器PORT (in0, in1, sel : IN STD_LOGIC;output : OUT STD_LOGIC);3-1.答案3-2. 图3-30 所示的是4 选1 多路选择器，试分别用IF_THEN 语句和CASE 语句的表达方式写出此电路的VHDL 程序。
选择控制的信号s1 和s0 的数据类型为STD_LOGIC_VECTOR；当s1='0'，s0='0'；s1='0'，s0='1'；s1='1'，s0='0'和s1='1'，s0='1'分别执行y<=a、y<=b、y<=c、y<=d。
3-2.答案LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX41 ISPORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0); --输入选择信号a,b,c,d:IN STD_LOGIC; --输入信号y:OUT STD_LOGIC);--输出端END ENTITY;ARCHITECTURE ART OF MUX41 ISBEGINPROCESS(s)BEGINIF (S="00") THEN y<=a;ELSIF (S="01") TH EN y<=b;ELSIF (S="10") TH EN y<=c;ELSIF (S="11") TH EN y<=d;ELSE y<=NULL;END IF;EDN PROCESS;END ART;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX41 ISPORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0); --输入选择信号a,b,c,d:IN STD_LOGIC; --输入信号y:OUT STD_LOGIC);--输出端END MUX41;ARCHITECTURE ART OF MUX41 ISBEGINPROCESS(s)BEGINCASE s ISWHEN “00” => y<=a;WHEN “01” => y<=b;WHEN “10” => y<=c;WHEN “11” => y<=d;WHEN OTHERS =>NULL;END CASE;END PROCESS;END ART;3-3. 图3-31 所示的是双 2 选 1 多路选择器构成的电路MUXK，对于其中MUX21A，当s='0'和'1'时，分别有y<='a'和y<='b'。
EDA技术实用教程(潘松第5版)第3章-VHDL设计初步
库—STD库
VHDL定义了两个标准程序包，即STANDARD和 TEXTIO（文件输入/输出）程序包，它们都收入在 STD库中，可随时调用。由于STD库符合VHDL语言 标准，在应用中不必用打开库语句。即
LIBRARY
STD；
STD.STANDARD.ALL
是不必要的。
库— WORK库
WORK库是用户的VHDL设计的现行工作库，用 于存放用户设计和定义的一些设计单元和程序包。 WORK库自动满足VHDL语言标准，在实际调用中， 也不必显示预先说明，即不必在VHDL程序中明确 打开并指定。 基于VHDL所要求的WORK库的基本概念，利用 VHDL进行设计时，不允许在根目录下进行，而是 必须为此设定一个文件夹，用于保存所有此项目 的设计文件，VHDL综合器将此文件默认为WORK库。 还要注意的是，工作库并不是这个文件夹的名字， 而是一个逻辑名。综合器将指示器指向该文件夹 的路径。
库的用法
例：
LIBRARY
USE
IEEE；
IEEE.STD_LOGIC_1164.STD_ULOGIC；
USE
IEEE. STD_LOGIC_1164.RISING ＿EDGE；
表示向当前设计实体开放了IEEE. STD_LOGIC_1164程序包中的RISING＿EDGE函数， 但由于此函数要用到IEEE. STD_ULOGIC，所以在 其前面加了一条USE语句，开放同一程序包中的这 一数据类型。
设计实体
结构体 (Architecture) (P62)
结构体用于描述设计实体的内部结构和实
体端口间的逻辑关系，在电路上相当于器件的内
部电路结构。结构体由信号声明部分和功能描述
语句部分组成。信号声明部分用于结构体内部使
EDA技术实用教程课后习题答案
第一章1-1 EDA 技术与 ASIC 设计和 FPGA 开发有什么关系答：利用 EDA 技术进行电子系统设计的最后目标是完成专用集成电路 ASIC 的设计和实现；FPGA 和 CPLD 是实现这一途径的主流器件。
FPGA 和 CPLD 通常也被称为可编程专用 IC，或可编程 ASIC。
FPGA 和 CPLD 的应用是 EDA 技术有机融合软硬件电子设计技术、SoC（片上系统）和 ASIC 设计，以及对自动设计与自动实现最典型的诠释。
1-2 与软件描述语言相比，VHDL 有什么特点 P6答：编译器将软件程序翻译成基于某种特定 CPU 的机器代码，这种代码仅限于这种 CPU 而不能移植，并且机器代码不代表硬件结构，更不能改变 CPU 的硬件结构，只能被动地为其特定的硬件电路结构所利用。
综合器将 VHDL程序转化的目标是底层的电路结构网表文件，这种满足 VHDL 设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。
综合器在将 VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
l-3 什么是综合有哪些类型综合在电子设计自动化中的地位是什么什么是综合答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型答：(1)从自然语言转换到 VHDL 语言算法表示，即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。
(3)从 RTL 级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。
(4)从逻辑门表示转换到版图表示(ASIC 设计)，或转换到 FPGA 的配置网表文件，可称为版图综合或结构综合。
EDA 技术实用教程课件(潘松)第十一章
yout : out std_logic_vector(9 downto 0));
END adder4;
ARCHITECTURE normal_arch OF adder4 IS
signal t0,t1,t2,t3 : std_logic_vector(7 downto 0);
signal addtmp0,addtmp1 : std_logic_vector(8 downto 0);
*
b2[7:0] [7:0] [7:0]
[15:0]
[15:0] [15:0] [15:0]
[15:0] [15:0] [15:0]
+ [1:16] [1:16] D[15:0] Q[15:0] [15:0[]15:0] yout[15:0]
a3[7:0] b3[7:0]
[7:0] [7:0] [7:0] [7:0]
ENTITY mult2 IS
PORT(clk : in std_logic;
ma : In std_logic_vector(11 downto 0);
mc : out std_logic_vector(23 downto 0));
END mult2;
ARCHITECTURE rtl OF mult2 IS
a1 when cnt = 1 else a2 when cnt = 2 else a3 when cnt = 3 else a0; tmpb <= b0 when cnt = 0 else b1 when cnt = 1 else b2 when cnt = 2 else b3 when cnt = 3 else b0; tmp <= tmpa * tmpb; process(clk) begin if(clk'event and clk = '1') then if(start = '1') then cnt <= "000"; ytmp <= (others=>'0'); elsif (cnt<4) then cnt <= cnt + 1; ytmp <= ytmp + tmp; elsif (cnt = 4) then yout <= ytmp; end if; end if; end process; END s_arch;
eda技术实用教程 教学配套课件 潘松, 黄继业 第4章_vhdl设计初步
【例4-11】 ... PROCESS (CLK)
BEGIN IF CLK'EVENT AND (CLK='1') AND (CLK'LAST_VALUE='0')
THEN Q <= D ; --确保CLK的变化是一次上升沿的跳变 END IF; END PROCESS ;
K 康芯科技 X
4.2 寄存器描述及其VHDL语言现象
BEGIN PROCESS (a,b,s)
BEGIN IF s = '0' THEN y <= a ; ELSE
y <= b ; END IF;
END PROCESS; END ARCHITECTURE one ;
K 康芯科技 X
4.1 多路选择器VHDL描述
4.1.1 2选1多路选择器的VHDL描述
... p_namei : port_mi data_type ); END ENTITY e_name;
K 康芯科技 X
4.1 多路选择器VHDL描述
4.1.2 VHDL相关语法说明 2. 实体名 3. PORT语句和端口信号名
4. 端口模式
“IN”、“OUT”、“INOUT”、“BUFFER”
END ;
K 康芯科技 X
K 康芯科技 X
4.2 寄存器描述及其VHDL语言现象
K 康芯科技 X
4.1 多路选择器VHDL描述
4.1.1 2选1多路选择器的VHDL描述
【例4-4】 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT );
END ENTITY mux21a; ARCHITECTURE one OF mux21a IS
BEGIN IF CLK'EVENT AND (CLK='1') AND (CLK'LAST_VALUE='0')
THEN Q <= D ; --确保CLK的变化是一次上升沿的跳变 END IF; END PROCESS ;
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4.2 寄存器描述及其VHDL语言现象
BEGIN PROCESS (a,b,s)
BEGIN IF s = '0' THEN y <= a ; ELSE
y <= b ; END IF;
END PROCESS; END ARCHITECTURE one ;
K 康芯科技 X
4.1 多路选择器VHDL描述
4.1.1 2选1多路选择器的VHDL描述
... p_namei : port_mi data_type ); END ENTITY e_name;
K 康芯科技 X
4.1 多路选择器VHDL描述
4.1.2 VHDL相关语法说明 2. 实体名 3. PORT语句和端口信号名
4. 端口模式
“IN”、“OUT”、“INOUT”、“BUFFER”
END ;
K 康芯科技 X
K 康芯科技 X
4.2 寄存器描述及其VHDL语言现象
K 康芯科技 X
4.1 多路选择器VHDL描述
4.1.1 2选1多路选择器的VHDL描述
【例4-4】 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT );
END ENTITY mux21a; ARCHITECTURE one OF mux21a IS
最新整理版 EDA技术与VHDL第三章课后习题答案(第3版)潘松 黄继业
第3章 VHDL基础3-1：画出与下例实体描述对应的原理图符号元件：ENTITY buf3s IS -- 实体1：三态缓冲器PORT (input : IN STD_LOGIC ; -- 输入端enable : IN STD_LOGIC ; -- 使能端output : OUT STD_LOGIC ) ; -- 输出端END buf3x ;ENTITY mux21 IS --实体2： 2 选1 多路选择器PORT (in0, in1, sel : IN STD_LOGIC;output : OUT STD_LOGIC);3-1.答案3-2. 图3-30 所示的是4 选1 多路选择器，试分别用IF_THEN 语句和CASE 语句的表达方式写出此电路的VHDL 程序。
选择控制的信号s1 和s0 的数据类型为STD_LOGIC_VECTOR；当s1='0'，s0='0'；s1='0'，s0='1'；s1='1'，s0='0'和s1='1'，s0='1'分别执行y<=a、y<=b、y<=c、y<=d。
3-2.答案LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX41 ISPORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0); --输入选择信号a,b,c,d:IN STD_LOGIC; --输入信号y:OUT STD_LOGIC);--输出端END ENTITY;ARCHITECTURE ART OF MUX41 ISBEGINPROCESS(s)BEGINIF (S="00") THEN y<=a;ELSIF (S="01") TH EN y<=b;ELSIF (S="10") TH EN y<=c;ELSIF (S="11") TH EN y<=d;ELSE y<=NULL;END IF;EDN PROCESS;END ART;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX41 ISPORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0); --输入选择信号a,b,c,d:IN STD_LOGIC; --输入信号y:OUT STD_LOGIC);--输出端END MUX41;ARCHITECTURE ART OF MUX41 ISBEGINPROCESS(s)BEGINCASE s ISWHEN “00” => y<=a;WHEN “01” => y<=b;WHEN “10” => y<=c;WHEN “11” => y<=d;WHEN OTHERS =>NULL;END CASE;END PROCESS;END ART;3-3. 图3-31 所示的是双 2 选 1 多路选择器构成的电路MUXK，对于其中MUX21A，当s='0'和'1'时，分别有y<='a'和y<='b'。
eda技术实用教程 教学配套课件 潘松, 黄继业 第4章_vhdl设计初步
4.1.3 VHDL设计的基本概念和语句小节 文件取名： 建议文件名与VHDL设计的实体名一致，后缀是.vhd。
文件存盘： VHDL设计文件必须存于指定为工程的目录中，此目录将 被设定为WORK库，WORK库的路径即为此目录的路径。
K 康芯科技 X
4.2 寄存器描述及其VHDL语言现象
4.2.1 D触发器的VHDL描述
BEGIN d <= a AND (NOT S) ; e <= b AND s ; y <= d OR e ;
END ARCHITECTURE one ;
K 康芯科技 X
4.1 多路选择器VHDL描述
4.1.1 2选1多路选择器的VHDL描述
【例4-3】 ... ARCHITECTURE one OF mux21a IS BEGIN y <= (a AND (NOT s)) OR (b AND s) ; END ARCHITECTURE one;
BEGIN PROCESS (a,b,s)
BEGIN IF s = '0' THEN y <= a ; ELSE
y <= b ; END IF;
END PROCESS; END ARCHITECTURE one ;
K 康芯科技 X
4.1 多路选择器VHDL描述
4.1.1 2选1多路选择器的VHDL描述
【例4-8】 ARCHITECTURE bhv OF DFF1 IS
BEGIN PROCESS (CLK) BEGIN IF CLK'EVENT AND CLK = '1' THEN Q <= D ; END IF; END PROCESS ;
END ;
文件存盘： VHDL设计文件必须存于指定为工程的目录中，此目录将 被设定为WORK库，WORK库的路径即为此目录的路径。
K 康芯科技 X
4.2 寄存器描述及其VHDL语言现象
4.2.1 D触发器的VHDL描述
BEGIN d <= a AND (NOT S) ; e <= b AND s ; y <= d OR e ;
END ARCHITECTURE one ;
K 康芯科技 X
4.1 多路选择器VHDL描述
4.1.1 2选1多路选择器的VHDL描述
【例4-3】 ... ARCHITECTURE one OF mux21a IS BEGIN y <= (a AND (NOT s)) OR (b AND s) ; END ARCHITECTURE one;
BEGIN PROCESS (a,b,s)
BEGIN IF s = '0' THEN y <= a ; ELSE
y <= b ; END IF;
END PROCESS; END ARCHITECTURE one ;
K 康芯科技 X
4.1 多路选择器VHDL描述
4.1.1 2选1多路选择器的VHDL描述
【例4-8】 ARCHITECTURE bhv OF DFF1 IS
BEGIN PROCESS (CLK) BEGIN IF CLK'EVENT AND CLK = '1' THEN Q <= D ; END IF; END PROCESS ;
END ;
EDA技术实用教程课后习题答案(20210110132612)
第一章1- 1 EDA技术与ASIC设计与FPGA开发有什么关系？答:利用EDA技术进行电子系统设计得最后目标就是完成专用集成电路ASIC得设计与实现；FPGA与CPLD就是实现这一途径得主流器件。
FPGA与CPLD通常也被称为可编程专用IC,或可编程ASIC o FPGA与CPLD得应用就是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）与ASIC设计，以及对自动设计与自动实现最典型得诠释。
1- 2与软件描述语言相比,VHDL有什么特点？ P6答:编译器将软件程序翻译成基于某种特定CPU得机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU得硬件结构，只能被动地为其特定得硬件电路结构所利用。
综合器将VHDL程序转化得目标就是底层得电路结构网表文件，这种满足VHDL设计程序功能描述得电路结构，不依赖于任何特定硬件环境；具有相对独立性。
综合器在将VHDL（硬件描述语言）表达得电路功能转化成具体得电路结构网表过程中，具有明显得能动性与创造性，它不就是机械得一一对应式得“翻译”，而就是根据设计库、工艺库以及预先设置得各类约束条件，选择最优得方式完成电路结构得设计。
1- 3什么就是综合？有哪些类型？综合在电子设计自动化中得地位就是什么？什么就是综合？答:在电子设计领域中综合得概念可以表示为：将用行为与功能层次表达得电子系统转换为低层次得便于具体实现得模块组合装配得过程。
有哪些类型？答:（1）从自然语言转换到VHDL语言算法表示，即自然语言综合。
（2）从算法表示转换到寄存器传输级（RegisterTransport Level,RTL）,即从行为域到结构域得综合，即行为综合。
（3）从RTL级表示转换到逻辑门（包括触发器）得表示，即逻辑综合。
（4）从逻辑门表示转换到版图表示（ASIC设计），或转换到FPGA得配置网表文件，可称为版图综合或结构综合。
综合在电子设计自动化中得地位就是什么？答:就是核心地位（见图1- 3）。
电子设计自动化EDA答案第三版潘松
4-1. 画出与下列实体描述对应的原理图符号元件：ENTITY buf3s IS ---实体1；三态缓冲器PORT ( input : IN STD_LOGIC; -----输入端enable : IN STD_LOGIC; ------使能端output: OUT STD_LOGIC ); -------输出端END buf3s ；ENTITY mux2l IS ------实体2：2选1多路选择器PORT (in0, in1, sel : IN STD_LOGIC;Output : OUT STD_LOGIC);4-2. 图4-17所示的是4选1多路选择器，试分别用IF-THEN语句和CASE语句的表达式写出此电路的VHDL程序。
选择控制的信号s1和s0的数据类型为STD_LOGIC_VECTOR;当s1=’0’，s0=’0’: s1=’0’，s1=’1’: s1=’1’, s0=’0’; 和s1=’1’, s0=’1’分别执行y<=a ,y<=b,y=c,y<=d。
F_THEN语句PORCESS(S0,S1,A,B,C,D)BEGINIF S0=‘0’ AND S1=‘0’ THEN Y=A;图4-17 4选1多路选择器ELSIF S0=‘1’ AND S1=‘0’ THEN Y<=B;ELSIF S0=‘0’ AND S1=‘1’ THEN Y<=C;ELSE Y<=D;END IF;END PORCESS;CASE语句ARCHITECTURE behavOF MUX41ISSIGNAL STMP:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINSTMP<=S1 & S0;PROCESS(S0,S1,A,B,C,D)BEGINCASE STMP ISWHEN "00"=>Y<=A;WH EN “01"=> Y<=B;WHEN “10"=> Y<=C;WHEN OTHERS=> Y<=D;END CASE;END PROCESS;END behav;4-3.图4-18所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A,当s=’0’和’1’时，分别有y<=’a’和y<=’b’。
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1 第一章 1-1 EDA技术与ASIC设计和FPGA开发有什么关系? P3~4 答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。 1-2与软件描述语言相比，VHDL有什么特点? P6 答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。 l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5 什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 有哪些类型? 答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。 综合在电子设计自动化中的地位是什么? 答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。 1-4在EDA技术中，自顶向下的设计方法的重要意义是什么? P7~10 答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。 1-5 IP在EDA技术的应用和发展中的意义是什么? P11~12 答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。 1-6 叙述EDA的FPGA/CPLD设计流程。 P13~16 答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。 第二章 2-1 叙述EDA的FPGA/CPLD设计流程。 P13~16 答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。 2-2 IP是什么?IP与EDA技术的关系是什么? P24~26 IP是什么? 答：IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。 IP与EDA技术的关系是什么? 答：IP在EDA技术开发中具有十分重要的地位；与EDA技术的关系分有软IP、固IP、硬IP：软IP是用VHDL等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能；软IP通常是以硬件描述语言HDL源文件的形式出现。固IP是完成了综合的功能块，具有较大的设计深度，以网表文件的形式提交客户使用。硬IP提供设计的最终阶段产品：掩模。 2-3 叙述ASIC的设计方法。 P18~19 答：ASIC设计方法,按版图结构及制造方法分有半定制(Semi-custom)和全定制(Full-custom)两种实现方法。 全定制方法是一种基于晶体管级的，手工设计版图的制造方法。 2
半定制法是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。半定制法按逻辑实现的方式不同，可再分为门阵列法、标准单元法和可编程逻辑器件法。 2-4 FPGA/CPLD在ASIC设计中有什么用途? P16,18 答：FPGA/CPLD在ASIC设计中，属于可编程ASIC的逻辑器件；使设计效率大为提高，上市的时间大为缩短。 2-5 简述在基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具，及其在整个流程中的作用。 P19~23 答：基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具有：设计输入编辑器（作用：接受不同的设计输入表达方式，如原理图输入方式、状态图输入方式、波形输入方式以及HDL的文本输入方式。）；HDL综合器（作用：HDL综合器根据工艺库和约束条件信息，将设计输入编辑器提供的信息转化为目标器件硬件结构细节的信息，并在数字电路设计技术、化简优化算法以及计算机软件等复杂结体进行优化处理）；仿真器（作用：行为模型的表达、电子系统的建模、逻辑电路的验证及门级系统的测试）；适配器（作用：完成目标系统在器件上的布局和布线）；下载器（作用：把设计结果信息下载到对应的实际器件，实现硬件设计）。 第三章 3-1：画出与下例实体描述对应的原理图符号元件： ENTITY buf3s IS -- 实体1：三态缓冲器 PORT (input : IN STD_LOGIC ; -- 输入端 enable : IN STD_LOGIC ; -- 使能端 output : OUT STD_LOGIC ) ; -- 输出端 END buf3x ; ENTITY mux21 IS --实体2： 2选1多路选择器 PORT (in0, in1, sel : IN STD_LOGIC; output : OUT STD_LOGIC); 3-1.答案
3-2. 图3-30所示的是4选1多路选择器，试分别用IF_THEN语句和CASE语句的表达方式写出此电路的VHDL程序。选择控制的信号s1和s0的数据类型为STD_LOGIC_VECTOR；当s1='0'，s0='0'；s1='0'，s0='1'；s1='1'，s0='0'和s1='1'，s0='1'分别执行y<=a、y<=b、y<=c、y<=d。 3-2.答案 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX41 IS PORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0); --输入选择信号 a,b,c,d:IN STD_LOGIC; --输入信号 y:OUT STD_LOGIC);--输出端 END ENTITY; 3
ARCHITECTURE ART OF MUX41 IS BEGIN PROCESS(s) BEGIN IF (S="00") THEN y<=a; ELSIF (S="01") TH EN y<=b; ELSIF (S="10") TH EN y<=c; ELSIF (S="11") TH EN y<=d; ELSE y<=NULL; END IF; EDN PROCESS; END ART; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX41 IS PORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0); --输入选择信号 a,b,c,d:IN STD_LOGIC; --输入信号 y:OUT STD_LOGIC);--输出端 END MUX41; ARCHITECTURE ART OF MUX41 IS BEGIN PROCESS(s) BEGIN CASE s IS WHEN “00” => y<=a; WHEN “01” => y<=b; WHEN “10” => y<=c; WHEN “11” => y<=d; WHEN OTHERS =>NULL; END CASE; END PROCESS; END ART; 3-3. 图3-31所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s='0'和'1'时，分别有y<='a'和y<='b'。试在一个结构体中用两个进程来表达此电路，每个进程中用CASE语句描述一个2选1多路选择器MUX21A。
3-3.答案 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX221 IS PORT(a1,a2,a3:IN STD_LOGIC_VECTOR(1 DOWNTO 0); --输入信号 s0,s1:IN STD_LOGIC; outy:OUT STD_LOGIC);--输出端 END ENTITY; ARCHITECTURE ONE OF MUX221 IS SIGNAL tmp : STD_LOGIC; BEGIN 4
PR01:PROCESS(s0) BEGIN IF s0=”0” THEN tmp<=a2; ELSE tmp<=a3; END IF; END PROCESS; PR02:PROCESS(s1) BEGIN IF s1=”0” THEN outy<=a1; ELSE outy<=tmp; END IF; END PROCESS; END ARCHITECTURE ONE; END CASE; 3-4.下图是一个含有上升沿触发的D触发器的时序电路，试写出此电路的VHDL设计文件。
3-4.答案 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MULTI IS PORT(CL:IN STD_LOGIC; --输入选择信号 CLK0:IN STD_LOGIC; --输入信号 OUT1:OUT STD_LOGIC);--输出端 END ENTITY; ARCHITECTURE ONE OF MULTI IS SIGNAL Q : STD_LOGIC; BEGIN PR01: PROCESS(CLK0) BEGIN IF CLK ‘EVENT AND CLK=’1’ THEN Q<=NOT(CL OR Q);ELSE END IF; END PROCESS; PR02: PROCESS(CLK0) BEGIN OUT1<=Q; END PROCESS; END ARCHITECTURE ONE; END PROCESS; 3-5.给出1位全减器的VHDL描述。要求： (1) 首先设计1位半减器，然后用例化语句将它们连接起来，图3-32中h_suber是半减器，diff是输出差，s_out是借位输出，sub_in是借位输入。 (2) 以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来完成此项设计(减法运算是 x – y - sun_in = diffr) 3-5.答案 底层文件1：or2a.VHD实现或门操作