第一章可编程逻辑技术简介
第1章 可编程逻辑技术简介
本章主要带领初学者了解一般性可编程设计技术。本章在引入FPGA/CPLD基本概念的基础上，重点论述了FPGA/CPLD的完整设计流程，并对FPGA/CPLD常用开发工具加以简介，最后展望了FPGA/CPLD设计技术的新发展。
本章主要内容如下：
?可编程逻辑设计技术简介；
?FPGA/CPLD的基本结构；
?FPGA/CPLD的设计流程；
?FPGA/CPLD的常用开发工具；
?下一代可编程逻辑设计技术展望。
1.1 可编程逻辑设计技术简介
本节在讨论可编程逻辑器件发展简史的基础上简述目前常用的可编程逻辑器件的分类。
1.1.1 可编程逻辑器件发展简史
随着微电子设计技术与工艺的发展，数字集成电路从电子管、晶体管、中小规模集成电路、超大规模集成电路（VLSIC）逐步发展到今天的专用集成电路（ASIC）。ASIC的出现降低了产品的生产成本，提高了系统的可靠性，缩小了设计的物理尺寸，推动了社会的数字化进程。但是ASIC因其设计周期长，改版投资大，灵活性差等缺陷制约着它的应用范围。硬件工程师希望有一种更灵活的设计方法，根据需要，在实验室就能设计、更改大规模数字逻辑，研制自己的ASIC并马上投入使用，这是提出可编程逻辑器件的基本思想。
可编程逻辑器件随着微电子制造工艺的发展取得了长足的进步。从早期的只能存储少量数据，完成简单逻辑功能的可编程只读存储器（PROM）、紫外线可擦除只读存储器（EPROM）和电可擦除只读存储器（E2PROM），发展到能完成中大规模的数字逻辑功能的可编程阵列逻辑（PAL）和通用阵列逻辑（GAL），今天已经发展成为可以完成超大规模的复杂组合逻辑与时序逻辑的复杂可编程逻辑器件（CPLD）和现场可编程逻辑器件
第1章 可编程逻辑技术简介
2 （FPGA ）。随着工艺技术的发展与市场需要，超大规模、高速、低功耗的新型FPGA/CPLD 不断推陈出新。新一代的FPGA 甚至集成了中央处理器（CPU ）或数字处理器（DSP ）内核，在一片FPGA 上进行软硬件协同设计，为实现片上可编程系统（SOPC ，System On Programmable Chip ）提供了强大的硬件支持。
1.1.2 可编程逻辑器件分类
广义上讲，可编程逻辑器件是指一切通过软件手段更改、配置器件内部连接结构和逻辑单元，完成既定设计功能的数字集成电路。目前常用的可编程逻辑器件主要有简单的逻辑阵
列（PAL/GAL ）
、复杂可编程逻辑器件（CPLD ）和现场可编程逻辑阵列（FPGA ）等3大类。
(1) PAL/GAL
PAL 是Programmable Array Logic 的缩写，即可编程阵列逻辑；GAL 是
Generic Array Logic 的缩写，即通用可编程阵列逻辑。PAL/GAL 是早期可编程
逻辑器件的发展形式，其特点是大多基于E 2CMOS 工艺，结构较为简单，可
编程逻辑单元多为与、或阵列，可编程单元密度较低，仅能适用于某些简单的
数字逻辑电路。虽然PAL/GAL 密度较低，但是它们一出现即以其低功耗、低
成本、高可靠性、软件可编程、可重复更改等特点引发了数字电路领域的巨大
振动。虽然目前较复杂的逻辑电路一般使用CPLD 甚至FPGA 完成，但是对应
很多简单的数字逻辑，GAL 等简单的可编程逻辑器件仍然被大量使用。目前
国内外很多对成本十分敏感的设计都在使用GAL 等低成本可编程逻辑器件，
越来越多的74系列逻辑电路被GAL 取代。GAL 等器件发展至今已经近20年
了，新一代的GAL 以功能灵活、小封装、低成本、重复可编程、应用灵活等
优点仍然在数字电路领域扮演者重要的角色。目前比较大的GAL 器件供应商
主要是Lattice 半导体。
(2) CPLD
可编程逻辑设计技术简介
3 CPLD 是Complex Programmable Logic Device 的缩写，即复杂的可编程逻辑器
件。Altera 曾将自己的CPLD 器件称为EPLD （Enhanced Programmable Logic
Device ），即增强型可编程逻辑器件。其实EPLD 和CPLD 属于同等性质的逻
辑器件，目前Altera 为了遵循称呼习惯，已经将其EPLD 统称为CPLD 。
CPLD 是在PAL 、GAL 的基础上发展起来的，一般也采用E 2CMOS 工艺，也
有少数厂商采用Flash 工艺，其基本结构由可编程I/O 单元、基本逻辑单元、
布线池和其他辅助功能模块构成。CPLD 可实现的逻辑功能比PAL 、GAL 有了
大幅度的提升，一般可以完成设计中较复杂、较高速度的逻辑功能，如接口转
换、总线控制等。CPLD 的主要器件供应商有Lattice 、Altera 和Xilinx 等。
(3) FPGA
FPGA 是Filed Programmable Gate Array 的缩写，即现场可编程逻辑阵列。
FPGA 是在CPLD 的基础上发展起来的新型高性能可编程逻辑器件，它一般采
用SRAM 工艺，也有一些专用器件采用Flash 工艺或反熔丝（Anti-Fuse ）工艺
等。FPGA 的集成度很高，其器件密度从与数万系统门到数千万系统门不等，
可以完成极其复杂的时序与组合逻辑电路功能，适用于高速、高密度的高端数
字逻辑电路设计领域。FPGA 的基本组成部分有可编程输入/输出单元、基本
可编程逻辑单元、嵌入式块RAM 、丰富的布线资源、底层嵌入功能单元、内
嵌专用硬核等。FPGA 的主要器件供应商有Lattice 、Altera 、Xilinx 和Actel
等。
第1章 可编程逻辑技术简介
4 1.2 FPGA/CPLD 的基本结构
本节在讨论FPGA 与CPLD 的通用结构的基础上，比较两者的异同，加深读者对这两种最通用的可编程逻辑器件的认识。
1.2.1 FPGA 的基本结构
简化的FPGA 基本由6部分组成，分别为可编程输入/输出单元、基本可编程逻辑单元、嵌入式块RAM 、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等，如图1-1所示。
图1-1 可编程逻辑器件的结构原理图
每个单元的基本概念介绍如下。
(1) 可编程输入/输出单元。
输入/输出（Input/Output ）单元简称I/O 单元，它们是芯片与外界电路的接口
部分，完成不同电气特性下对输入/输出信号的驱动与匹配需求。为了使FPGA
有更灵活的应用，目前大多数FPGA 的I/O 单元被设计为可编程模式，即通过
FPGA/CPLD 的基本结构
5 软件的灵活配置，可以适配不同的电气标准与I/O 物理特性；可以调整匹配阻
抗特性，上下拉电阻；可以调整输出驱动电流的大小等。
可编程I/O 单元支持的电气标准因工艺而异，不同器件商不同器件族的FPGA
支持的I/O 标准也不同，一般说来，常见的电气标准有LVTTL 、LVCMOS 、
SSTL 、HSTL 、LVDS 、LVPECL 和PCI 等。值得一提的是，随着ASIC 工艺的
飞速发展，目前可编程I/O 支持的最高频率越来越高，一些高端FPGA 通过
DDR 寄存器技术，甚至可以支持高达2Gbps 的数据速率。
(2) 基本可编程逻辑单元
基本可编程逻辑单元是可编程逻辑的主体，可以根据设计灵活地改变其内部
连接与配置，完成不同的逻辑功能。FPGA 一般是基于SRAM 工艺的，其基
本可编程逻辑单元几乎都是由查找表（LUT ，Look Up Table ）和寄存器
（Register ）组成的。FPGA 内部查找表多为4输入，查找表一般完成纯组合
逻辑功能。FPGA 内部寄存器结构相当灵活，可以配置为带同步/异步复位或
置位、时钟使能的触发器（FF ，Flip Flop ），也可以配置成为锁存器
（Latch ）。FPGA 一般依赖寄存器完成同步时序逻辑设计。一般来说，比较经
典的基本可编程单元的配置是一个寄存器加一个查找表，但是不同厂商的寄
存器和查找表的内部结构有一定的差异，而且寄存器和查找表的组合模式也
不同。一般的概念是，将1个Register 与1个LUT 组合起来，称为1个LE
（Logic Element ，逻辑单元）或LC （Logic Cell ，逻辑单元）。Lattice 的底层
逻辑单元叫PFU （Programmable Function Unit ，可编程功能单元），它由8个
第1章 可编程逻辑技术简介
6 LE 构成；Xilinx 可编程逻辑单元叫Slice ，它是由上下两个LE 构成；Altera
某些FPGA 将10个LE 组合起来，称为逻辑阵列模块（LAB ，Logic Array
Block ）。不论PFU 、Slice 还是LAB ，它们中除了LE 外，还配有进位链、控
制信号、局部互联线资源、级联链等连线与控制资源，从而通过组合完成复
杂的组合与时序逻辑。
学习底层配置单元的LUT 和Register 比率的一个重要意义在于器件选型和规
模估算。很多器件手册上用器件的ASIC 门数或等效的系统门数表示器件的
规模。但是由于目前FPGA 内部除了基本可编程逻辑单元外，还包含有丰富
的嵌入式RAM 、PLL 或DLL ，专用Hard IP Core （硬知识产权功能核）等，
这些功能模块也会等效出一定规模的系统门，所以用系统门权衡基本可编程
逻辑单元的数量是不准确的，常常混淆设计者。比较简单科学的方法是用器
件的Register 或LUT 的数量衡量（一般来说两者比率为1：1）。例如，
Xilinx 的Spartan-III 系列的XC3S1000有15360个LUT ，而Lattice 的EC 系
列LFEC15E 也有15360个LUT ，所以这两款FPGA 的可编程逻辑单元数量
基本相当，属于同一规模的产品。同样道理，Altera 的Cyclone 器件族的
EP1C12的LUT 数量是12060个，就比前面提到的两款FPGA 规模略小。需
要说明的是，器件选型是一个综合性问题，需要将设计的需求、成本压力、
规模、速度等级、时钟资源、I/O 特性、封装、专用功能模块等诸多因素综
合考虑。
(3) 嵌入式块RAM
FPGA/CPLD 的基本结构
7 目前大多数FPGA 都有内嵌的块RAM （Block RAM ）。FPGA 内部嵌入可编程
RAM 模块，大大地拓展了FPGA 的应用范围和使用灵活性。FPGA 内嵌的块
RAM 一般可以灵活配置为单口RAM （SPRAM ，Single Port RAM ）、双口
RAM （DPRAM ，Double Ports RAM ）、伪双口RAM （Pseudo DPRAM ）、CAM
（Content Addressable Memory ）、FIFO （First In First Out ）等常用存储结构。
RAM 的概念和功能读者应该非常熟悉，在此不再冗述。FPGA 中其实并没有
专用的ROM 硬件资源，实现ROM 的思路是对RAM 赋予初值，并保持该初
值。所谓CAM ，即内容地址储存器。CAM 这种存储器在其每个存储单元都包
含了一个内嵌的比较逻辑，写入CAM 的数据会和其内部存储的每一个数据进
行比较，并返回与端口数据相同的所有内部数据的地址。概括地讲，RAM 是
一种根据地址读、写数据的存储单元；而CAM 和RAM 恰恰相反，它返回的
是与端口数据相匹配的内部地址。CAM 的应用也非常广泛，比如在路由器中
的地址交换表等。FIFO 是“先进先出队列”式存储结构。FPGA 内部实现
RAM 、ROM 、CAM 、FIFO 等存储结构都可以基于嵌入式块RAM 单元，并根
据需求自动生成相应的粘合逻辑（Glue Logic ）以完成地址和片选等控制逻
辑。
不同器件商或不同器件族的内嵌块RAM 的结构不同，Lattice 常用的块RAM
大小是9Kbit ，Altera 一些高端器件内部同时含有3种块RAM 结构，分别是
M512 RAM （512bit ），M4K RAM （4Kbit ），M-RAM （512Kbit ），Xilinx 常见
第1章 可编程逻辑技术简介
8 的块RAM 大小是4Kbit 和18Kbit 两种结构。
需要补充一点的是，除了块RAM ，Lattice 和Xilinx 的FPGA 还可以灵活地将
LUT 配置成RAM 、ROM 、FIFO 等存储结构，这种技术被称为分布式RAM
（Distributed RAM ）。根据设计需求，块RAM 的数量和配置方式也是器件选
型的一个重要标准。
(4) 丰富的布线资源
布线资源连通FPGA 内部所有单元，连线的长度和工艺决定着信号在连线上
的驱动能力和传输速度。FPGA 内部有着非常丰富的布线资源，这些布线资
源根据工艺、长度、宽度和分布位置的不同而被划分为不同的等级，有一些
是全局性的专用布线资源，用以完成器件内部的全局时钟和全局复位/置位的
布线；一些叫做长线资源，用以完成器件Bank （分区）间的一些高速信号和
一些第二全局时钟信号（有时也被称为Low Skew 信号）的布线；还有一些
叫做短线资源，用以完成基本逻辑单元之间的逻辑互联与布线；另外，在基
本逻辑单元内部还有着各式各样的布线资源和专用时钟、复位等控制信号
线。
实现过程中，设计者一般不需要直接选择布线资源，而是由布局布线器自动
根据输入的逻辑网表的拓朴结构和约束条件选择可用的布线资源连通所用的
底层单元模块，所以设计者常常忽略布线资源。其实布线资源的优化与使用
和设计的实现结果（包含速度和面积两个方面）有直接关系。
(5) 底层嵌入功能单元
FPGA/CPLD 的基本结构
9 底层嵌入功能单元的概念比较笼统，这里我们指的是那些通用程度较高的嵌入
式功能模块，比如PLL （Phase Locked Loop ）、DLL （Delay Locked Loop ）、
DSP 、CPU 等。随着FPGA 的发展，这些模块被越来越多地嵌入到FPGA 的内
部，以满足不同场合的需求。
目前大多数FPGA 厂商都在FPGA 内部集成了DLL 或者PLL 硬件电路，用以
完成时钟的高精度、低抖动的倍频、分频、占空比调整、移相等功能。目前，
高端FPGA 产品集成的DLL 和PLL 资源越来越丰富，功能越来越复杂，精度
越来越高（一般在ps 的数量级）。Altera 芯片集成的是PLL ，Xilinx 芯片主要
集成的是DLL ，Lattice 的新型FPGA 同时集成了PLL 与DLL 以适应不同的需
求。这些时钟模块的生成和配置方法一般分为两种，一种是在HDL 代码和原
理图中直接实例化，另一种方法是在IP 核生成器中配置相关参数，自动生成
IP 。Lattice 的IP 核生成器被称为Module/IP Manager ，Altera 的IP 核生成器叫
做Mega Wizard ，Xilinx 的IP 核生成器叫做Core Generator 。另外可以通过在
综合、实现步骤的约束文件中编写约束属性来完成时钟模块的约束。
越来越多的高端FPGA 产品将包含DSP 或CPU 等软处理核，从而FPGA 将由
传统的硬件设计手段逐步过渡为系统级设计平台。例如Lattice 的ECP 系列
FPGA 内部集成了系统DSP Core 模块；Altera 的Stratix/Stratix GX/Stratix II 等
器件族内部集成了DSP Core ，配合通用逻辑资源，还可以实现ARM 、MIPS 、
NIOS 等嵌入式处理器系统；Xilinx 的Virtex II/Virtex II Pro/Virtex 4系列FPGA
第1章 可编程逻辑技术简介
10 内部集成了Power PC 450的CPU Core 和MicroBlaze RISC 处理器Core 。这些
CPU 或DSP 处理模块的硬件主要由一些加、乘、快速进位链、Pipelining 和
Mux 等结构组成，加上用逻辑资源和块RAM 实现的软核部分，就组成了功能
强大的软运算中心。这种CPU 或DSP 比较适合实现FIR 滤波器、编码解码、
FFT （快速傅立叶变换）等运算密集型应用。FPGA 内部嵌入CPU 或DSP 等
处理器，使FPGA 在一定程度上具备了实现软硬件联合系统的能力，FPGA 正
逐步成为SPOC （System On Programmable Chip ）的高效设计平台。，Lattice 的
嵌入式DSP 开发工具是Matlab 的Simulink ；Altera 的系统级开发工具是SOPC
Builder 和DSP Builder ；Xilinx 的系统级设计工具是EDK 和Platform Studio 。
(6) 内嵌专用硬核
这里的内嵌专用硬核与前面的“底层嵌入单元”是有区分的，这里讲的内嵌专
用硬核主要指那些通用性相对较弱，不是所有FPGA 器件都包含硬核（Hard
Core ）。我们称FPGA 和CPLD 为通用逻辑器件，是区分于专用集成电路
（ASIC ）而言的。其实FPGA 内部也有两个阵营：一方面是通用性较强，目
标市场范围很广，价格适中的FPGA ；另一方面是针对性较强，目标市场明
确，价格较高的FPGA 。前者主要指低成本（Low Cost ）FPGA ，后者主要指
某些高端通信市场的可编程逻辑器件。例如，Altera 的Stratix GX 器件族内部
集成了3.1875G SERDES （串并收发单元）；Xilinx 的对应器件族是Virtex II
Pro 和Virtex II ProX ；Lattice 器件的专用Hard Core 的比重更大，有两类器件
族支持SERDES 功能，分别是Lattice 高端SC 系列FPGA 和现场可编程系统
FPGA/CPLD 的基本结构
11
芯片（FPSC ，Field Programmable System Chip ）。目前，Lattice 和Xilinx 都已
经推出内嵌10 Gbit/s SERDES 模块的系统级可编程逻辑器件。
1.2.2 CPLD 的基本结构
CPLD 在工艺和结构上与FPGA 有一定的区别，如前面介绍，FPGA 一般都是SRAM 工艺的，如Lattice 、Altera 、Xilinx 的系列FPGA 器件，其基本结构都是基于查找表加寄存器结构的。CPLD 一般都是基于乘积项结构的，如Lattice 的ispMACH4000、ispMACH5000（0.18μm E 2CMOS 工艺）系列器件，Altera 的MAX7000、MAX3000（E 2PROM 工艺）系列器件，Xilinx 的XC9500（0.35μm CMOS Fast Flash 工艺）、CoolRunner2（0.18μm CMOS 工艺）系列器件等都是基于乘积项的CPLD 。
CPLD 的结构相对比较简单，主要由可编程I/O 单元、基本逻辑单元、布线池和其他辅助功能模块构成，如图1-2所示。
L K 0/I L K 3/I L K 1/I L K 2/I C K M S D I D O
C C N D
G O E 1
G O E 0C C O 0N D
C O 0D
图1-2 CPLD 的结构示意图
(1) 可编程I/O 单元
CPLD 的可编程I/O 单元和FPGA 的可编程I/O 单元的功能一致，完成不同电
气特性下对输入/输出信号的驱动与匹配。由于CPLD 的应用范围局限性较
大，所以其可编程I/O 的性能和复杂度与FPGA 相比有一定的差距。CPLD 的
可编程I/O 支持的I/O 标准较少，频率也较低。
(2) 基本逻辑单元
第1章 可编程逻辑技术简介
12 与FPGA 相似，基本逻辑单元是CPLD 的主体，通过不同的配置，CPLD 的基
本逻辑单元可以完成不同类型的逻辑功能。需要强调的是，CPLD 的基本逻辑
单元的结构与FPGA 相差较大。前面介绍过，FPGA 的基本逻辑单元基本是由
LUT 和Register 按照1：1的比例组成的，而CPLD 中没有LUT 这种概念，其
基本逻辑单元是一种被称为宏单元（Macro Cell ，简称MC ）的结构。所谓宏
单元，其本质是由一些与、或阵列加上触发器构成的，其中与或阵列完成组合
逻辑功能，触发器用以完成时序逻辑。器件规模一般用MC 的数目表示，器件
标称中的数字一般都包含有该器件的MC 数量。CPLD 厂商通过将若干个MC
连接起来完成相对复杂一些的逻辑功能，不同厂商的这种MC 集合的名称不
同，Lattice 的LC4000、ispLSI5000、ispLSI2000系列CPLD 将之称为通用逻辑
模块（GLB ，Generic Logic Block ）；Altera 的MAX7000、MAX3000系列
EPLD 将之称为逻辑阵列模块（LAB ，Logic Array Block ）；Xilinx 9500和
CoolRunner2将之称为功能模块（FB ，Function Block ），其功能一致，但结构
略有不同。
与CPLD 基本逻辑单元相关的另外一个重要概念是乘积项。所谓乘积项即MC
中与阵列的输出，其数量标志了CPLD 容量，对CPLD 的性能也有一定的影
响，不同厂商的CPLD 定制的乘积项数目不同。乘积项阵列实际上就是一个
“与或”阵列，每一个交叉点都是一个可编程熔丝，如果导通就是实现“与”
逻辑，在“与”阵列后一般还有一个“或”阵列，用以完成最小逻辑表达式中
FPGA/CPLD 的基本结构
13
的“或”关系。“与或”阵列配合工作，完成复杂的组合逻辑功能。MC 中的
可编程触发器与FPGA 内部的可编程触发器相似，一般也包含时钟、复位/置
位配置功能，用以实现时序逻辑的寄存器或者锁存器等功能。
(3) 布线池、布线矩阵
CPLD 的布线及连通方式与FPGA 差异较大。前面讲过，FPGA 内部有不同速
度、不同驱动能力的丰富连线资源，用以完成FPGA 内部所有单元之间的互联
互通。而CPLD 的结构比较简单，其布线资源也相对有限，一般采用集中式布
线池结构。所谓布线池其本质就是一个开关矩阵，通过打结点可以完成不同
MC 的输入与输出项之间的连接。Lattice 的布线池被称为全局布线池（GRP ，
Global Routing Pool ）；Altera 的布线池叫做可编程互联阵列（PIA ，
Programmable Interconnect Array ）；Xilinx 9500 系列CPLD 的布线池被称为高
速互联与交叉矩阵（FastCONNECT II Switch Matrix ），CoolRunner II 系列
CPLD 则称之为先进的互联矩阵（AIM ，Advanced Interconnect Matrix ）。由于
CPLD 的器件内部互联资源比较缺乏，所以在某些情况下器件布线时会遇到一
定的困难，Lattice 的LC4000系列器件在输出I/O Bank 和功能模块GLB 之间
还添加了一层输出布线池（ORP ，Output Routing Pool ），在一定程度上提高了
设计的布通率。
由于CPLD 的布线池结构固定，所以CPLD 的输入管脚到输出管脚的标准延时
固定，被称为Pin to Pin 延时，用Tpd 表示，Pin to Pin 延时反应了CPLD 器件
可以实现的最高频率，也就清晰地标明了CPLD 器件的速度等级。
第1章 可编程逻辑技术简介
14 (4) 其他辅助功能模块
CPLD 中还有一些其他的辅助功能模块，如JTAG （IEEE 1532、IEEE 1149.1）
编程模块，一些全局时钟、全局使能、全局复位/置位单元等。
1.2.3 FPGA 和CPLD 之比较
FPGA/CPLD 既继承了ASIC 的大规模、高集成度、高可靠性的优点，又克服了普通ASIC 设计周期长、投资大、灵活性差的缺点，逐步成为复杂数字硬件电路设计的理想首选。当代FPGA 、CPLD 有以下特点。
? 规模越来越大。随着VLSI （V ery Large Scale IC ，超大规模集成电路）工艺的
不断提高，单一芯片内部可以容纳上百万个晶体管，FPGA 芯片的规模也越来
越大。单片逻辑门数已愈千万，如某些高端FPGA 已经达到千万门的规模。
芯片的规模越大所能实现的功能就越强，同时也更适于实现片上系统
（SOC ）。
? 开发过程投资小。FPGA/CPLD 芯片在出厂之前都做过严格的测试，而且
FPGA/CPLD 设计灵活，发现错误时可直接更改设计，减少了投片风险，节省
了许多潜在的花费。所以不但许多复杂系统使用FPGA 完成，甚至设计ASIC
时也要把实现FPGA 功能样机作为必需的步骤。
? FPGA/CPLD 一般可以反复地编程、擦除。在不改变外围电路的情况下，设计
不同片内逻辑就能实现不同的电路功能。所以，用FPGA/CPLD 试制功能样
机，能以最快的速度占领市场。甚至在有些领域，因为相关标准协议发展太
快，设计ASIC 跟不上技术的更新速度，只能依靠FPGA/CPLD 完成系统的研
制与开发。
FPGA/CPLD 的基本结构
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? FPGA/CPLD 开发工具智能化，功能强大。现在，FPGA/CPLD 开发工具种类
繁多、智能化高、功能强大。应用各种工具可以完成从输入、综合、实现到配
置芯片等一系列功能。还有很多工具可以完成对设计的仿真、优化、约束、在
线调试等功能。这些工具易学易用，可以使设计人员更能集中精力进行电路设
计，快速将产品推向市场。
? 新型FPGA 内嵌CPU 或DSP 内核，支持软硬件协同设计，可以作为片上可编
程系统（SOPC ）的硬件平台。
? 新型FPGA 内部内嵌高性能ASIC 硬Core 。通过这些Hard IP （知识产权）可
FPGA 与CPLD 的区别及联系如表1-1所示，希望通过对照，加深读者对FPGA 和CPLD 各自特点的整体把握。
表1-1
FPGA 与CPLD 的区别及联系 项目 FPGA
CPLD 备注 结构工艺 多为LUT 加寄存器结构，实
现工艺多为SRAM ，也包含
Flash 、Anti-Fuse 等工艺 多为乘积项，工艺多为E2CMOS ，也包含EEPROM 、Flash 、Anti-Fuse
等不同工艺
触发器数量 多 少 FPGA 更适合实现时序逻辑，CPLD 多用于实现组合
逻辑
Pin to Pin 延时 不可预测 固定 对FPGA 而言，时序约束和
仿真非常重要
规模与逻辑复杂度 规模大，逻辑复杂度高，新型器件高达千万门级 规模小，逻辑复杂度低 FPGA 用以实现复杂设计，
CPLD 用以实现简单设计
成本与价格 成本高，价格高 成本低，价格低 CPLD 用于实现低成本设计
编程与配置 一般包含两种，外挂BootROM 和通过CPU 或DSP 等在线编程。多数基本有两种编程方式，一种是通过编程器烧写ROM ，另一种较方便的方式是通过ISP 模
FPGA 掉电后一般将丢失原
有逻辑配置。而反熔丝工艺
的FPGA ，如Actel 的某些器
第1章 可编程逻辑技术简介
16 属于RAM 型，掉电后程序
丢失 式。一般为ROM 型，掉电后程序不丢失 件族和目前一些内嵌Flash 或EECMOS 的FPGA ，如
Lattice 的XP 器件族，可以
实现非易失配置方式
保密性 一般保密性较差 好 一般FPGA 不容易实现加
密，但是目前一些采用Flash
加SRAM 工艺的新型器件
（如Lattice XP 系列等），在
内部嵌入了加载FLASH ，能
提供更高的保密性
互联结构，连线资源 分布式，丰富的连线资源 集总式，相对连线资源有限 FPGA 布线灵活，但是时序
更难规划，一般需要通过时
序约束，静态时序分析，时
序仿真等手段提高并验证时
序性能
适用的设计类型 复杂的时序功能 简单的逻辑功能
尽管FPGA 与CPLD 在硬件结构上有一定的差异，但是对用户而言，FPGA 和CPLD 的设计流程是相似的，使用EDA 软件的设计方法也没有太大的差别。设计时，需根据所选器件型号充分发挥器件的特性就可以了，所以后文多数情况下的论述，并未加以区分，而统称为可编程逻辑器件。
1.3 FPGA/CPLD 的设计流程
一般来说，完整的FPGA/CPLD 设计流程包括电路设计与输入、功能仿真、综合、综合后仿真、实现、布线后仿真与验证、板级仿真验证与调试等主要步骤，如图1-3所示。
FPGA/CPLD 的设计流程
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图1-3 完整的FPGA/CPLD 设计流程
(1) 电路设计与输入
电路设计与输入是指通过某些规范的描述方式，将工程师电路构思输入给EDA 工具。常用的设计输入方法有硬件描述语言（HDL ）和原理图设计输入方法等。原理图设计输入法在早期应用得比较广泛，它根据设计要求，选用器件、绘制原理图、完成输入过程。这种方法的优点是直观、便于理解、元器件库资源丰富。但是在大型设计中，这种方法的可维护性较差，不利于模块构造与重用。更主要的缺点是当所选用芯片升级换代后，所有的原理图都要做相应的改动。目前进行大型工程设计时，最常用的设计方法是HDL 设计输入法，其中影响最为广泛的HDL 语言是VHDL 和V erilog HDL 。它们的共同特点是利于由顶向下设
第1章 可编程逻辑技术简介
18 计，利于模块的划分与复用，可移植性好，通用性好，设计不因芯片的工艺与结构的不同而变化，更利于向ASIC 的移植。波形输入和状态机输入方法是两种常用的辅助设计输入方法：使用波形输入法时，只要绘制出激励波形和输出波形，EDA 软件就能自动地根据响应关系进行设计；使用状态机输入法时，设计者只需画出状态转移图，EDA 软件就能生成相应的HDL 代码或者原理图，使用十分方便。但是需要指出的是，波形输入和状态机输入方法只能在某些特殊情况下缓解设计者的工作量，并不适合所有的设计。
(2) 功能仿真
电路设计完成后，要用专用的仿真工具对设计进行功能仿真，验证电路功能是否符合设计要求。功能仿真有时也被称为前仿真。常用的仿真工具有Model Tech 公司的ModelSim 、Synopsys 公司的VCS 、Cadence 公司的NC-Verilog 和NC-VHDL 、Aldec 公司的Active HDL VHDL/Verilog HDL 等。通过仿真能及时发现设计中的错误，加快设计进度，提高设计的可靠性。
(3) 综合优化
综合优化（Synthesize ）是指将HDL 语言、原理图等设计输入翻译成由与、或、非门，RAM ，触发器等基本逻辑单元组成的逻辑连接（网表），并根据目标与要求（约束条件）优化所生成的逻辑连接，输出edf 和edn 等标准格式的网表文件，供FPGA/CPLD 厂家的布局布线器进行实现。常用的专业综合优化工具有Synplicity 公司的Synplify/Synplify Pro 、Amplify ，Synopsys 公司的FPGA Compiler II （Synopsys 公司将停止发展FPGA Express 软件，致力于FPGA Compiler II 平台的开发），Mentor 公司旗下Exemplar Logic 公司出品的LeonardoSpectrum 和Mentor Graphics 公司出品的Precision RTL 等。另外，FPGA/CPLD 厂商的集成开发环境也自带综合工具。
(4) 综合后仿真
综合完成后需要检查综合结果是否与原设计一致，做综合后仿真。在仿真时，把综合生成的标准延时文件反标注到综合仿真模型中去，可估计门延时带来的影响。综合后仿真虽然比功能仿真精确一些，但是只能估计门延时，不能估计线延时，仿真结果与布线后的实际情况还有一定的差距，并不十分准确。这种仿真的主要目的在于检查综合器的综合结果是否与设计输入一致。目前主流综合工具日益成熟，对于一般性设计，如果设计者确信自己表述明确，没有综合歧义发生，则可以省略综合后仿真步骤。但是如果在布局布线后仿真时发现有电路结构与设计意图不符的现象，则常常需要回溯到综合后仿真以确认是否是由于综合歧义造成的问题。在功能仿真中介绍的仿真工具一般都支持综合后仿真功能。
(5) 实现与布局布线
综合结果的本质是一些由与、或、非门，触发器，RAM 等基本逻辑单元组成的逻辑网表，它与芯片实际的配置情况还有较大差距。此时应该使用FPGA/CPLD 厂商提供的软件工具，根据所选芯片的型号，将综合输出的逻辑网表适配到具体FPGA/CPLD 器件上，这个过程就叫做实现过程。因为只有器件开发商最了解器件的内部结构，所以实现步骤必须选用器件开发商提供的工具。在实现过程中最主要的过程是布局布线（PAR ，Place And Route ）：所谓布局（Place ）是指将逻辑网表中的硬件原语或者底层单元合理地适配到FPGA 内部的固有硬件结构上，布局的优劣对设计的最终实现结果（在速度和面积两个方面）影响很大；所谓布线（Route ）是指根据布局的拓朴结构，利用FPGA 内部的各种连线资源，合理正确
FPGA/CPLD 的设计流程 19
连接各个元件的过程。FPGA 的结构相对复杂，为了获得更好的实现结果，特别是保证能够满足设计的时序条件，一般采用时序驱动的引擎进行布局布线，所以对于不同的设计输入，特别是不同的时序约束，获得的布局布线结果一般有较大差异。CPLD 结构相对简单得多，其资源有限而且布线资源一般为交叉连接矩阵，故CPLD 的布局布线过程相对简单明朗得多，一般被称为适配过程。一般情况下，用户可以通过设置参数指定布局布线的优化准则，总的来说优化目标主要有两个方面，面积和速度。一般根据设计的主要矛盾，选择面积或者速度或者平衡两者等优化目标，但是当两者冲突时，一般满足时序约束要求更重要一些，此时选择速度或时序优化目标效果更佳。
关于“面积”和“速度”两个设计目标的平衡与互换可以参考人民邮电出版社出版的
XXXXX 中的论述。
(6) 时序仿真与验证
将布局布线的时延信息反标注到设计网表中，所进行的仿真就叫时序仿真或布局布线后仿真，简称后仿真。布局布线之后生成的仿真时延文件包含的时延信息最全，不仅包含门延时，还包含实际布线延时，所以布线后仿真最准确，能较好地反映芯片的实际工作情况。一般来说，布线后仿真步骤必须进行，通过布局布线后仿真能检查设计时序与FPGA 实际运行情况是否一致，确保设计的可靠性和稳定性。布局布线后仿真的主要目的在于发现时序违规（Timing Violation ），即不满足时序约束条件或者器件固有时序规则（建立时间、保持时间等）的情况。在功能仿真中介绍的仿真工具一般都支持布局布线后仿真功能。
到此我们介绍了FPGA/CPLD 设计流程中3个不同阶段的仿真，请大家明确这些仿真的本质和目的，功能仿真的主要目的在于验证语言设计的电路结构和功能是否和设计意图相符；综合后仿真的主要目的在于验证综合后的电路结构是否与设计意图相符，是否存在歧义综合结果；布局布线后仿真，即时序仿真的主要目的在于验证是否存在时序违规。这些不同阶段不同层次的仿真配合使用，能够更好地确保设计的正确性，明确问题定位，节约调试时间。
有时为了保证设计的可靠性，在时序仿真后还要做一些验证。验证的手段比较丰富，可以用Lattice ispLever 内嵌时序分析工具完成静态时序分析（STA ，Static Timing Analyzer ）；也可以用第三方验证工具（如Synopsys 的Formality 验证工具、PrimeTime 静态时序分析工具等）；也可以用ispLever 内嵌的Floorplanner ，Path Tracer ，EPIC 分析芯片内部的连接与配置情况。
(7) 板级仿真与验证
在有些高速设计情况下还需要使用第三方的板级验证工具进行仿真与验证，如Mentor Tau 、Forte Design - Timing Designer 、Mentor Hyperlynx 、Mentor ICX 、Cadence SPECCTRAQuest 、Synopsys HSPICE 。这些工具通过对设计的
IBIS 、HSPICE 等模型的仿真，能较好地分析高速设计的信号完整性、电磁干扰（EMI ）等电路特性等。
(8) 调试与加载配置
设计开发的最后步骤就是在线调试或者将生成的配置文件写入芯片中进行测试。示波器
第1章 可编程逻辑技术简介
20 和逻辑分析仪（LA ，Logic Analyzer ）是逻辑设计的主要调试工具。传统的逻辑功能板级验证手段是用逻辑分析仪分析信号，设计时要求FPGA 和PCB 设计人员保留一定数量FPGA 管脚作为测试管脚，编写FPGA 代码时将需要观察的信号作为模块的输出信号，在综合实现时再把这些输出信号锁定到测试管脚上，然后连接逻辑分析仪的探头到这些测试脚，设定触发条件，进行观测。逻辑分析仪的特点是专业、高速、触发逻辑可以相对复杂。缺点是价格昂贵（好一些的LA 需要几十万甚至上百万元人民币），灵活性差。PCB 布线后测试脚的数量就固定了，不能灵活增加，当测试脚不够用时影响测试，如果测试脚太多又影响PCB 布局布线。
对于相对简单一些的设计，使用ispLever 内嵌的ispTracy 对设计进行在线逻辑分析可以较好地解决上述矛盾。ispTracy 是一种FPGA 在线片内信号分析工具，它的主要功能是通过JTAG 口，在线、实时地读出FPGA 的内部信号。其基本原理是利用FPGA 中未使用的Block RAM ，根据用户设定的触发条件将信号实时地保存到这些Block RAM 中，然后通过JTAG 口传送到计算机，最后在计算机屏幕上显示出时序波形。
任何仿真或验证步骤出现问题，就需要根据错误的定位返回到相应的步骤更改或者重新设计。
1.4 FPGA/CPLD 的常用开发工具
本节主要介绍FPGA/CPLD 的一些常用EDA 开发工具。
ispLever 中集成的EDA 开发工具可以分为两类，一类是Lattice 自己提供的软件工具，另一类是其他EDA 厂商提供的软件工具，后者统称为第三方工具。
常用的Lattice 自带FPGA/CPLD 开发工具有Text Editor （文本编辑器）、Constraint
Editor （约束编辑器）
、Module/IP Manager （模块/IP 生成器）、Project Navigator （工程控制器）、EPIC Device Editor （芯片底层布线器）、Floorplanner （布局规划器）、Performance Analyst （性能分析工具）、Report Viewer （报告观察窗）、Pin Migration Tool （引脚迁移工具）、Power Calculator （功耗分析器）、Preference Editor （性能优化约束工具）、ispTracy IP Manager （在线逻辑分析仪IP Core 生成器）、ispTracy Logic Analyzer （在线逻辑分析仪观察器）、ispVM （配置下载工具）、TCL Tools （控制命令脚本编辑器）等。
第三方软件指专门EDA 工具生产商提供的设计工具，ispLever 集成了与这些设计工具的友好接口，在ispLever 中可以直接调用这些工具。ispLever 中内嵌的第三方有Synplify/Synplify Pro 综合工具、Mentor Precision RTL 综合工具、Mentor LeonardoSpectrum 综合工具、Mentor 的ModelSim （Lattice 版本）仿真工具等。
限于篇幅，本书只能对常用EDA 工具加以讨论。根据设计流程与功能划分，上述EDA 工具主要分为设计输入工具、综合工具、仿真工具、实现与优化工具、后端辅助工具、验证与调试工具和sysDSP 设计环境等7类。
一、 设计输入工具
设计输入是工程设计的第一步，常用的设计输入方法有HDL 语言输入、原理图输入、IP Core 输入、其他输入方法。
? HDL 语言输入。这种设计输入方法应用最广泛，目前业界最流行的HDL 语言
Lattice MachXO TM 设计指南 v1.1
1.介绍 (4) 1.1特征 (4) 1.2产品系列和器件选择手册 (5) 1.3性能分析 (6) 2.体系结构 (7) 2.1M ACH XO结构概述 (7) 2.1.1PFU结构 (7) 2.1.2Slice结构 (8) 2.1.3布线资源 (9) 2.2结构特征 (9) 2.2.1时钟/控制信号网络 (9) 2.2.2锁相环PLL (10) 2.2.3片内时钟振荡器 (11) 2.2.4嵌入块RAM (EBR) (11) 2.2.5I/O特性 (11) 2.2.6休眠模式 (13) 2.2.7器件编程 (13) 3.设计综合&实现 (14) 3.1开发流程 (14) 3.2设置约束项 (16) 3.2.1设置I/O位置 &属性 (16) 3.2.2设置时钟频率|周期 (16) 3.2.3设置建立&保持时间 (17) 3.2.4设置Tco时间 (19) 3.2.5设置MutiCycles | MaxDelay | Tpd (20) 3.2.6时序约束例外(BLOCK) (20) 3.2.7信号分组 (20) 4.器件应用要点 (21) 4.1M ACH XO系列器件V CC,V CCAUX,V CCIO作用和连接 (21) 4.2M ACH XO系列器件各电源上电顺序及要求 (21) 4.3M ACH XO热插拔应用注意事项 (21) 4.4如何使用全局复位功能 (22) 4.5如何使用全局输出三态功能 (22) 4.6如何使用全局时钟 (23) 4.7如何使用TFR功能(透明现场升级) (23) 4.8如何使用M ACH XO的差分信号 (24) 4.9如何接口5V输入信号 (25) 4.10如何在同一B ANK使用不同I/O口电平标准 (25) 4.11如何减小T CO时间 (26) 4.12什么-M速度级别? (27) 4.13如何获得时序分析结果? (27) 4.14如何知道资源利用率 (28) 4.15如何使用M ACH XO的块RAM(EBR) (28) 4.16如何利用PFU生成移位寄存器和分布式RAM (29) 4.17如何使用锁相环(PLL) (30) 4.18下载接口(TAP)的连接建议 (30) 4.19如何设置加密位和用户代码 (30)
快速入门指南 Sybase 软件资产管理 (SySAM) 2
文档 ID：DC01050-01-0200-01 最后修订日期：2009 年 3 月 版权所有 ? 2009 Sybase, Inc. 保留所有权利。 除非在新版本或技术声明中另有说明，本出版物适用于 Sybase 软件及任何后续版本。本文档中的信息如有更改，恕不另行通知。此处说明的软件按许可协议提供，其使用和复制必须符合该协议的条款。 要订购附加文档，美国和加拿大的客户请拨打客户服务部门电话 (800) 685-8225 或发传真至 (617) 229-9845。 持有美国许可协议的其它国家/地区的客户可通过上述传真号码与客户服务部门联系。所有其他国际客户请与 Sybase 子公司或当地分销商联系。升级内容只在软件的定期发布日期提供。未经 Sybase, Inc. 事先书面许可，不得以任何形式或任何手段（电子的、机械的、手工的、光学的或其它手段）复制、传播或翻译本手册的任何部分。 Sybase 商标可在位于 https://www.doczj.com/doc/9e3448174.html,/detail?id=1011207 上的“Sybase 商标页”进行查看。Sybase 和列出的标记均是 Sybase, Inc. 的商标。 ?表示已在美国注册。 Java 和基于 Java 的所有标记都是 Sun Microsystems, Inc. 在美国和其它国家/地区的商标或注册商标。 Unicode 和 Unicode 徽标是 Unicode, Inc. 的注册商标。 本书中提到的所有其它公司和产品名均可能是与之相关的相应公司的商标。 美国政府使用、复制或公开本软件受 DFARS 52.227-7013 中的附属条款 (c)(1)(ii)（针对美国国防部）和 FAR 52.227-19(a)-(d)（针对美国非军事机构）条款的限制。 Sybase, Inc., One Sybase Drive, Dublin, CA 94568.
入门培训SAP操作手册 之IMG设置 一、Basis基本操作 SA02 Academic title (cent. addr. admin.) 学院标题（中心地址管理） SA03 Title (central address admin.) 标题（中央地址管理.） SM04 发前用户列表 SM50 当前进程 SM02 Send System Message SM21 系统日志查看 SP02查看输出控制 SCC4 集团维护 SCCL 集团复制 AL08 显示当前活动用户 SE16 查看表的内容(TSTC表中包含所有T-Code信息记录) SE93 了解系统中可用的事务信息 ST04数据库概要 RZ10 SAP系统参数维护 在基本参数中可更改GUI登入的默认Client 1．在第一次使用此功能时，需装载服务参数文件 2．在基本维护中的更新（服务器）、入队列（服务器） 事件（服务器）参数值设为seaman001_C11_00 服务器_数据库_00 3.更改Client的值，例如设为300 4.点击复制 5.点击保存 6.退出SAP，重启SAP的服务。 一.用户的建立及相关权限的分配 T-Code SU01 创建用户(spool 为LOCL) T-Code PFCG 创建角色 T-Code SPAD 设备维护 主机假脱访问方式选“F：计算机前台打印” 设备类型选：“CNSAPWIN: MS Windows driver via SAPLPD”二.公司组织结构 Client 300 Company Code : 1978 描述: Sap Training
基本财务设置: 1．定义公司代码 路径:IMG->企业结构->定义->财务会计->定义，复制，删除，检查公司代码->编辑公司代码数据 T-Code: Ox02进入公司代码视图,为新公司增加公司代码 2．定义公司 Spro->企业结构->定义->财务会计->定义公司(2006) 3．给公司分配公司代码 IMG->企业结构->分配->财务会计->给公司分配公司代码 4．定义信贷控制范围 Spro->企业结构->定义->财务会计->定义信贷控制范围(0007) 5．定义业务范围（可不设置） Spro->企业结构->定义->财务会计->定义业务范围(0007) 6．将信贷控制范围分配给公司代码 Spro->企业结构->分配->财务会计->给信贷控制范围分配公司代码 7．定义功能范围 Spro->企业结构->定义->财务会计->定义功能范围(不需增加，系统已有0100---生产；0300――销售和分销等) 科目结构表 总账科目,应收科目,应付科目 IMG->财务会计->总账会计->主记录->准备->编辑科目表清单(不增加，使用系统 的CACN) ->给科目表分配公司代码(将CACN 分配给公司代码1978) ->定义科目组(不修改) ->定义留存收益科目(不修改) ->总账科目创建和处理-> 编辑总账科目(单一处理) ->编辑科目表数据(不修改) ->编辑公司代码数据（不修改） 会计年度 维护 Spro->财务会计->财务会计全局设置->会计年度->维护会计年度变式(不修改，使 用K4) 将会计年度分配给公司 IMG->财务会计->财务会计全局设置->会计年度->向一个会计年度变式分配给公 司(将K4分配给公司代码1978) 凭证录入屏幕显示 凭证 IMG->财务会计->财务会计全局设置->凭证 定义记账(凭证)变式
为什么Lattice在进入FPGA市场的第一年就能取得这么好的成绩？ 我想这里面可能有三个层次的深层原因：第一，针对Altera和Xilinx在高端有Stratix和Virtex、在低端有Cyclone和Spartan产品的情况下，我们选择了从中端切入的策略，从而在刚进入FPGA应用市场时能够有效地避免与已在高端和低端市场确立了自己领导地位的Altera和Xilinx发生正面冲撞，二年多来的实践证明这一策略是非常正确的；第二，我们在满足市场要求的严格质量前提下做出了自己的产品特色，例如，我们的低端LatticeECP2/M FPGA产品在保持对Cyclone和Spartan价格竞争力的前提下，再增加了一些切合用户实际应用需要而主要竞争对手还没有的功能，如更多的高速串行接口、更多的I/O口、128位AES加密和更大的内部存储空间等；第三，系统制造商心里也期望市场能涌现出较强的第3个FPGA供应商，因为这样才能形成稳定的三足鼎立之势，促进市场的有序竞争，并帮助它们稳定供应链和进一步降低运营成本。 目前FPGA和CPLD在哪些主要应用空间具有不可替代的关键地位？ 目前FPGA和CPLD的目标应用主要可分为以下三大类：低成本应用、对价格敏感的高性能应用、以及需要极高性能的应用。第一类应用包括等离子或LCD TV、VoIP、机顶盒、图像渲染、音频处理和控制逻辑，第二类应用包括企业联网、GPON、企业存储、无线基站、协议转换、网络交换、图像滤波和存储器桥接，第三类应用包括光纤联网、SDH线路卡、下一代40G光通道卡、局域网交换机、DDR3存储器测试仪、高端服务器、背板高速接口、数据包成帧和分拆、高速存储器控制和高速信号处理。 Lattice目前主要有哪几条产品线？它们各针对什么目标应用？ Lattice目前主要有4条产品线：针对低端市场的低成本FPGA LatticeECP2/M、针对高端市场的系统级高性能FPGA LatticeSC/M、带嵌入式闪存的非易失性FPGA LatticeXP和MachXO、以及混合信号PLD ispClock和Power Manager II，LatticeECP2和LatticeECP2M的主要区别是后者还带有SRAM存储器，LatticeSC和LatticeSCM的主要区别也一样。LatticeECP2的目标市场是第一类低成本应用，它主要与Cyclone和Spartan进行竞争。LatticeECP2M的目标市场是第二类应用，它主要与Stratix和Virtex进行竞争。LatticeSC/M的目标市场是第三类应用，它主要与Stratix-GX和Virtex-FXT进行竞争。LatticeXP带有闪存，因此它特别适用于对瞬时上电、安全性和现场逻辑升级能力有特殊要求的应用。MachXO系列产品将CPLD和FPGA的特性组合在一起，特别适用于诸如总线桥接、总线接口和控制等应用(传统上，这些应用大都采用CPLD或者低容量的FPGA来实现)。Lattice的可编程混合信号器件Power Manager II 和ispClock分别将电源管理和时钟管理器件与CPLD集成在一起，它们的设计应用目标是尽可能地消除PCB板上的分立器件和降低系统设计风险。 Lattice目前4条主要产品线的性能特点和应用特点分别是什么？
一. 光和色的关系 1. PS是图像合成软件，是对已有的素材的再创造。画图和创作不是PS的本职工作。（阿随补充：当然了，PS也是可以从无到有的进行创作的，发展到现在来说，画图和创作两方面，PS也是可以完成很棒的作品了。） 2. 开PS软件之前，要准确理解颜色、分辨率、图层三个问题。 3. 红绿蓝是光的三原色；红黄蓝是颜色色料的三原色（印刷领域则细化成青品红（黑））。形式美感和易识别是设计第一位的，套意义、代表一个寓意的东西是其次的。 4. 色彩模式共有四种，每一种都对应一种媒介，分别为： ●lab模式（理论上推算出来的对应大自然的色彩模式） ●hsb模式（基于人眼识别的体系） ●RGB模式（对应的媒介是光色，发光物体的颜色识别系统。） ●CMYK模式（对应的是印刷工艺）。 5. 加色模式：色相的色值相加最后得到白色；减色模式：色相的最大值相加得到黑色。
6. lab色彩模式，一个亮度通道和两个颜色通道，是理论上推测出来的一个颜 色模式。理论上对应的媒介是大自然。 7. hsb色彩模式，颜色三属性： ●色相（色彩名称、色彩相貌，即赤橙黄绿青蓝紫等，英文缩写为h，它的单 位是度，色相环来表示） ●饱和度（色彩纯度，英文缩写s，按百分比计量，跟白有关） ●明度（英文缩写b，按百分比计量，明度跟黑有关）。 注意：黑色和白色是没有色相的，不具备颜色形象。 8. RGB色彩模式，每一个颜色有256个级别，共包含16 777 216种颜色。因 为本模式最大值rgb（255,255,255）得到的是白色，即rgb三个色值到了白色，所以称之为加色模式；当rgb（0,0,0）则为黑色。 三个rgb的色值相等的时候，是没有色相的，是个灰值，越靠近数量越低，是 深灰；越靠近数量越高，是浅灰。 9. CMYK色彩模式，色的三原色，也叫印刷的三原色（即油墨的三原色）青品（又称品红色、洋红色）黄。按油墨的浓淡成分来区分色的级别，0-100%，英文缩写CMY。白色值：cmy（0,0,0）；黑色值（100,100,100），色相最大值 得到黑色，所以称之为减色模式。因为技术的原因，100值得三色配比得到的 黑色效果很不好，所以单独生产了一种黑色油墨，所以印刷的色彩模式是cmyk （k即是黑色）。 10. CMYK与RGB的关系：光的三原色RGB，两两运用加色模式（绿+蓝=青，
目录 一、项目创建 (2) 1.1 系统内项目分类及编码规则 (2) 1.2 项目的创建 (2) 2.1 项目预算的设置 (9) 三、项目状态管理 (13) 3.1 项目状态概述 (13) 3.2 项目状态标识 (15) 四、项目文档维护 (22) 4.1 文档挂接 (22) 4.2 文档查看 (28) 4.3 文档删除 (30) 五、项目服务采购的提报及维护 (34) 5.1 项目服务采购申请创建及修改 (34) 六、项目进度管理 (38) 6.1 项目进度网络维护 (38) 6.2 项目进度确认 (43) 七、项目信息查询 (47) 7.1 项目架构查询 (47) 7.2 项目定义查询 (48) 7.3 项目WBS查询 (48) 7.4 项目预算、成本查询 (49) 八、附录：名词解释 (52)
一、项目创建 1.1 系统内项目分类及编码规则 1.1.1项目分类 1.2 项目的创建 目前XXX主要有以下几种类型的项目：评审类（客户）项目、工程类（客户）项目、科研类（客户）项目、技术服务类（客户）项目、其他客户项目、科技项目、信息项目、管理咨询项目、教育培训项目、股权投资项目。所有项目均可以通过“手工新增”和“EXCEL模板导入”两种方式进行创建。“手工新增”主要用于单个项目的创建，“EXCEL模板导入”主要用于项目批量创建。 1.2.1手工新增创建项目 （1）在sap首界面事物代码栏输入事物代码ZPS44003，点击或者回车，进入项目创建界面： （2）在项目创建界面，选择“手工新增”创建项目（系统默认为手工创建）：
（3）填入项目信息（标识的框为创建项目必填信息），点击执行生成项目编码和和创建项目架构：
OnXDC软件快速入门手册X0116011 版本：1.0 编制：________________ 校对：________________ 审核：________________ 批准：________________ 上海新华控制技术（集团）有限公司 2010年9月
OnXDC软件快速入门手册X0116011 版本：1.0 上海新华控制技术（集团）有限公司 2010年9月
目录 第一章、从新建工程开始 (3) 1.1新建工程 (3) 1.2激活工程 (3) 第二章、全局点目录组态 (4) 2.1运行系统配置 (4) 2.2点目录编辑 (4) 第三章、站点IP设置 (4) 第四章、运行XDCNET (5) 第五章、XCU组态 (6) 5.1用户登录 (6) 5.2进入XCU组态 (6) 5.3进行离线组态 (6) 5.4在线组态修改（通过虚拟XCU） (8) 第六章、图形组态 (11) 6.1进入图形组态界面 (11) 6.2手操器示例 (11) 6.3图形组态过程 (11) 6.4保存文件 (17) 6.5弹出手操器 (18) 6.6添加趋势图 (19) 6.7添加报警区 (20) 6.8保存总控图 (21) 第七章、图形显示 (21)
第一章、从新建工程开始 1.1新建工程 XDC800软件系统安装后会在操作系统的【开始】—>【程序】菜单中创建OnXDC 快捷方式，点击其中的【SysConfig】快捷方式运行系统配置软件，然后点击工具栏上的【工程管理器】按钮，打开工程管理器，点击工具栏上的【新建工程】按钮，弹出新建工程对话框，首先选择工程的存放路径，然后输入工程名称，如“XX电厂”，点击【确定】按钮，系统会在该工程路径下新建四个文件夹，分别是Gra、Res、Report、HisData，其中分别存放图形文件、图形资源文件、报表文件、历史数据文件。 1.2激活工程 在【工程管理器】的工程列表中找到刚刚创建的工程,选中后点击工具栏上的【激活工程】按钮，即可将该工程设为当前活动工程。
Paramics快速入门手册 本手册旨在提高广大用户的基础应用能力，为广大用户入门提供参考，手册涵盖了软件的安装与运行、仿真路网状态的查看、数据报告的查看和三维仿真方面的基础操作等内容。 用户可以以本手册作为学习Paramics软件的辅助手册，结合软件其他的技术操作手册（软件自带的manual）进行Paramics软件的基础学习。 用户在使用本手册的过程中如有疑问，请跟我们技术支持部门联系，发邮件至Paramics-China@https://www.doczj.com/doc/9e3448174.html,, 或登陆我们的网站https://www.doczj.com/doc/9e3448174.html,，九州联宇将给您提供完善的技术支持服务。
第一章 安装、运行软件 (3) 1.1安装软件 (3) 1.2运行软件 (3) 第二章 使用Paramics软件 (4) 2.1、二维模式下 (4) 2.2、三维模式下 (4) 2.3、观察点控制 (4) 2.4、地图窗口 (6) 2.5、仿真控制操作 (6) 第三章 仿真分析 (7) 3.1、ＯＤ显示 (7) 3.2、热点显示 (8) 3.3、车辆动态信息显示 (9) 3.4、车辆追踪 (11) 3.5、公共交通信息显示 (12) 第四章数据报告 (13) 第五章演示 (14) 5.1、设置图层 (14) 5.2、图层叠加 (14) 5.3、PMX模型 (15) 5.4、环境影响因素 (16) 5.5、飞越播放 (17) 第六章制作仿真视频 (18) 结语 (19)
第一章 安装、运行软件 1.1安装软件 用户在安装Paramics V6安装之前，必须确认安装了.NET Framework 3.0以上的版本。确认安装之后按照以下步骤操作： 1、插入安装光盘，以下两部分是必不可少的，点击Paramics V6 setup,运行软件 2、按照屏幕出现的安装指南进行操作 3、安装结束后要重启计算机 1.2运行软件 用户在启动Paramics之前，确保USB软件狗的红灯闪亮 用户可以通过一下操作打开Paramics路网 点击开始菜单，打开Paramics建模器（Modeller）； 在软件中点击File ――Open，打开存放路网文件的文件夹； 选中Demo１，点击OK即可载入演示网络。
Lattice 公司的可编程逻辑器件开发软件ispDesignEXPERT Lattice公司网站的网址：https://www.doczj.com/doc/9e3448174.html,。 Lattice公司是在系统可编程技术（isp）的发明公司，该公司的可编程逻辑器件ispLSI器件具有使用简单，下载次数10000次和数据保存20年的特点，加之软件的开放程度高，所以该公司的产品在全国各个大学中使用很广泛。 （1）IspLSI CPLD产品介绍 Lattice公司的CPLD产品容量可以达到1000个宏单元，速度可以达到350MHz，输入输出引脚可达68个。这些产品满足各种电子装置的开发 （2）可编程逻辑器件的软件开发工具 （Programmable Logic Software Development Tools） Lattice 公司的逻辑软件开发工具是ispDesignEXPERT 系统，该系统包含设计输入、综合、仿真、适配设计和下载等功能，可以满足开发要求。 （3）下载ispDesignEXPERT软件 下载需到Lattice公司的网站，首先应该到下载网页，在下载网页选择要下载的软件。由于软件太大，需要分四个部分下载。 下载网页： Home / Products / Development Tools / Resources Development Tools Downloadable Software （可供下载的软件） You have retrieved 23 Development Tools Downloadable Software Software return to top ? Lattice Macros for Synario (Support for ISP (ver 3 0) and full Synario (2 3) versions) (April 11, 1997) 493 KB ? Lattice Macros for Synario (Support for ISP (ver 5 0) and full Synario (3 0) versions) (October 28, 1997) 467 KB ? Lattice Macros for Synario (Support for ISP (ver 5 1) and full Synario (3 1) versions) (June 8, 1998) 155 KB PALtoGAL v3 12 35 KB Reform 14 KB
九洲港协同办公自动化系统 用 户 使 用 手 册 集团电脑部 本公司办公自动化系统（以下简称OA系统）内容包括协同办公、文件传递、知识文档管理、
公共信息平台、个人日程计划等，主要实现本部网络办公，无纸化办公，加强信息共享和交流，规范管理流程，提高内部的办公效率。OA系统的目标就是要建立一套完整的工作监控管理机制，最终解决部门自身与部门之间协同工作的效率问题，从而系统地推进管理工作朝着制度化、准化和规范化的方向发展。 一、第一次登录到系统，我该做什么？ 1、安装office控件 2、最重要的事就是“修改密码”！初始密码一般为“123456”（确切的请咨询系统管理员），修改后这个界面就属于您自己的私人办公桌面了！ 点击辅助安 装程序 安装 office 控件
密码修改在这儿! 一定要记住你的 新密码! 3、设置A6单点登陆信息 点击配置系 统 点击设置参 数 勾选A6 办公系 统
输入A6用户和 密码后确定 二、如何开始协同工作？ “协同工作”是系统中最核心的功能，这个功能会用了，日常办公８０％的工作都可以用它来完成。那我们现在就开始“发个协同”吧！ 1、发起协同 第一步新建事项 第五步发送 第二步定标题
第三步定流程 式 第四步写正文 方法：自定义流程图例：
第一步新建流程 式 第三步确认选中第二步选人员 在自定义流程时,人员下方我 们看到如下两个个词,是什么 意思呢? 第四步确认完成 、 提示（并发、串发的概念） 并发：采用并发发送的协同或文电，接收者可以同时收到 串发：采用串发发送的协同或文电，接收者将按照流程的顺序接收 下面我们以图表的方式来说明两者的概念： 并发的流程图为：
S A P使用技巧及基本操作培训完整操作手册 集团标准化工作小组 #Q8QGGQT-GX8G08Q8-GNQGJ8-MHHGN#
目录 致力为兄弟们提供SAP各系统各版本安装包免装虚拟机和专业培训辅导 系统涵盖：SAP R3/ECC6 SR2/SR3/EHP4/EHP5， BO/BW/BI/CRM/SRM/SCM/APO/SLM 模块涵盖：MM SD PP FI CO ABAP BASIS QM WM SRM SCM CRM BI BW BO PS HR PM PLM http http
SAP最近行情非常好，我们陆续在下个月有3个项目要开展，顾问缺口有20多个，一般兄弟从我这里拿了SAP系统和视频项目资料学了2个月后，基本我们都很容易把他们卖到我们项目里。以前一个兄弟，我把给客户安装的SAP IDES给他学，他说有点后悔，为什么这么晚才遇到我，他说他做了7年的用友ERP，发展都到瓶顶了，一直找不到新的发展空间和平台.....~~他装好我给的SAP后，开始摸索学习，学了6个月后，我给他安排了一个职位，辅导他面试，他很容易就谋到了SAP FICO顾问的职位，薪资比做了7年UFSOFT还要高1倍多...所以我在这里开始向大家推荐，目的也就是为了帮助大家进入这个行业.....为那些想寻找更大发展空间的兄弟们提供新的机遇的筹码。 包括： 1，SAP各个版本的安装或虚拟机，任选符合您的电脑配置的系统版本 2，SAP各模块专业PA视频，任选您自己主功的模块 3，送联想，某家电，某化工，某食品等多个项目文档 4，送SAP各模块综合培训资料，视频。各模块电子书（影印的或电子版本的） 5，长期在线辅导你学习SAP各模块,并提供远程协助，永久 6，推荐就业 我自己是做SAP外部顾问的，做过联想，XX家电，XX相机，XX化工，XX食品等。致力为SAP兄弟们提供最全面的服务，要自学或晋升SAP各模块的兄弟们，可以好好发挥你们的自学天赋，巩固学习SAP各模块了。学习过程中，可以加入我的Q群学习讨论，
下载线线序说明 对于目前的欧型板和主控，信号分配器使用的都是Lattice烧录线，其中欧型板和信号分配器的接口定义是相同的，主控使用的是是8口双排接口，建议制作转换接口即可通用同一根信号线。 主控使用Lattice的程序下载线（以公司目前使用的烧录线为列，如下图） Lattice下载器： VSD-F2L4主控编程口的线序定义： 引脚线序说明： 引脚序号丝印线色备注 1脚VCC红色 3.3V 2脚TDO棕色 3脚TDI橙色 4脚NC黄色空脚 5脚NC绿色空脚 6脚TMS紫色 7脚GND黑色 8脚TCK白色
或者是以下线序： 引脚序号丝印线色备注 1脚VCC红色 3.3V 2脚TDO黄色 3脚TDI紫色 4脚NC橙色空脚 5脚NC蓝色空脚 6脚TMS棕色 7脚GND灰色 8脚TCK白色 Programmer cable Color(Mode1): Leg NO.print Cable Color remarks Pin1VCC Red 3.3V Pin2TDO Brown Pin3TDI Orange Pin4NC yellow NG Pin5NC Green NG Pin6TMS purple Pin7GND black Pin8TCK white Programmer cable Color(Mode2): Leg NO.print Cable Color remarks Pin1VCC Red 3.3V Pin2TDO yellow Pin3TDI purple Pin4NC orange NG Pin5NC Blue NG Pin6TMS Brown Pin7GND gray Pin8TCK white
可读写一体机快速入门手册 读卡设备在安装好后需要经过卡片发行授权，读卡机密码及权限设置操作流程才能够正常使用。一张卡如果在一个读卡器上顺利使用，卡片和读卡器需要满足以下条件： 1.卡片的加密密码与读卡器的密码一致； 2.卡片的权限必须在读卡器权限许可的范围内； 3.卡片必须在有效期以内； 4.卡片内码不在黑名单之列； 一、连接发卡器 首先，将发卡器连接到电脑的USB接口，为了保证通信性能，厂家建议连接至计算机机箱后的USB接口，如图1所示。 图1 图2 电脑会提示发现新硬件，如图2所示. 图3 图4 按照图3选择从列表或指定位置安装，按照图示指定驱动位置，驱动默认在安装光盘的CP210X文件夹下。 点击下一步，如图5，单击完成后再次弹出找到新硬件，选择否，暂时不，找到驱动位置安装驱动，成功后，可以在
图5 图6 设备管理器中看到CP2102 USB to UART Bridge Controller （COM5），表示发卡器的通信端口为COM5，如图7。 图7 图8 图9 接下来我们打开管理软件，双击图8所示图标，出现图9所示对话框，输入密码。默认密码是888888，点击确定，出现图10界面。 图10 第一次使用，先配置通信端口。点击菜单栏“系统”，“设置发卡器通讯参数”，如图11所示界面。 图11 图12
出现如图13所示界面。 图13 设置串口为刚才设备管理器中看到的COM5，点击“通讯测试”，若通信正常会出现图12所示界面。单击保存。 此时可以看到主界面“远距离发卡器通信设置”变绿，表示计算机与发卡器通信正常。此时即可对卡片进行发行授权等操作。 三、发行卡片 在卡片栏点击“远距离卡片发行”，弹出图15所示界面。 图15 1、发行单张卡片 点击“增加”，在“卡片发行记录编辑”处填写卡片信息，其中“卡片类型”、“有效日期”、“车辆类别”、“付款金额”和“可出入以下车场”为必选项。填写完毕后单击“存储”，弹出图16界面，点击确定，弹出图17界面。 图16 图17 2、批量发行卡片 点击“批量发行”，弹出图18所示界面，填写卡片发行参数，其中“卡片类型”、“有效日期”、“车辆类别”、“付款金额”和“可出入以下车场”为必选项。点击“开始发行”，弹出图19所示界面，将卡片对准发卡器的红外激活窗口，当提示“卡片内码XXXXXXX已发行”表示卡片已经发行好。
M218 快速入门手册
章节目录 第一章 创建新项目信息 第二章 创建应用程序 2.1 M218程序结构概述 2.2 创建POU 2.3 将POU添加到应用程序 2.4 与HMI通过符号表的方式共享变量 第三章 创建你的第一个应用程序 3.1 应用需求概述 3.2 编写第一行程序 3.3 映射变量到输入，输出 3.4 以太网通讯程序实例 第四章 编写定时器周期应用程序 4.1 应用需求概述 4.2 编写定时器控制周期运行程序 第五章 离线仿真PLC运行 第六章 编写计数器控制水泵启停应用程序 6.1 应用需求概述 6.2 编写计数器控制水泵启停应用程序 第七章 使用施耐德触摸屏（HMI）控制灌溉系统
7.1 应用需求概述 7.2 共享M218控制器和触摸屏的变量 7.3 添加、配置触摸屏到项目 7.4 触摸屏软件共享M218变量
关于快速入门手册 综述 本手册对M218软件进行快速而简单的介绍，目的是用户通过对本章节的阅读，学习软件的基本操作，能够快速的掌握软件的操作，独立 编写、调试技术的应用程序。 本章内容
1.1创建新项目信息 简述 本节简述使用SoMachine软件建立新项目，配置客户信息。以及选择、配置M218CPU本体和扩展模块的操作。 过程 如果您已安装SoMachine软件，请按照下述步骤进行操作: 建立新项目： 选择创建新机器－使用空项目启动 点击后选择项目保存路径例：D/快速入门/例程_1，保存。
进入属性页面，根据提示输入项目信息：作者，项目描述，设备图片等信息 配置M218 CPU 点击配置菜单，进入配置画面。在左侧的控制器列表中选择控制器型号：TM218LDA40DRPHN，拖入配置中间空白区域。 双击CPU图片右侧的 “扩展模块”，弹出扩展模块列表，选择 模块并选择关闭对话框。
文档编号：ICSE1104009 版本号： 1.0 C3.2006一卡通系统 软件操作快速入门考勤系统操作手册 深圳达实信息技术有限公司 2011年4月
目录 一、系统概述 (1) 二、系统模块图 (2) 三、系统功能说明及操作方法 (3) 3.1 参数设定 (3) 3.2 排班设定 (6) 3.3 假期设定 (11) 3.4 数据处理 (20) 3.5 数据呈现 (25)
一、系统概述 考勤管理系统是C3企业版应用模块之一，结合达实公司的考勤门禁机，采用最先进的非接触式IC 卡，实现考勤的智能化管理。 本套系统考虑非常周全，工作方式、周休日、节假日、加班、请假、出差等等考勤相关因素都在考虑之列；对于调班、轮休、计时、直落等也有灵活的处理。 在排班方面精确到了每人每天，具有5级排班组合，并可套用设定好的排班规律，且排班时使用万年历，使得排班灵活轻松方便。 系统还首次引用了“班包”概念，将多个基本班次集合成一个班包，有效地解决了模糊班次的处理问题。 独特的72小时（昨天今天明天）时间坐标，使得跨天班、跨天打卡等以前比较棘手的问题变得相当简单，也使得分析速度有很大的提高。 内嵌的自定义报表系统实际上是一个功能强大的中文报表制作系统，它使得报表的制作不再单是开发人员的事，技术服务人员甚至用户都可以制作精美的报表。
二、系统模块图 全局参数 基本班次 请假类型 加班类型 排班分组 工作方式设定 工作方式维护 周休日设定 周休日维护 排班规律 排班查询及批次调班 排班表建立 排班表维护 假期分组 打卡数据 数据分析 考勤结果观察 考勤结果维护 报 表 自定义统计项目设置 自定义统计项目浏览 会计期间统计表 参数设定 排班设定 数据处理 数据呈现 数据结算 考勤智能管理系统 出差类型 当前会计期间设置 期间结算 数据采集 加班控制 加班条 节假日设定 节假日维护 打卡数据更改方案 假期设定 年假控制 请假条 出差条
erp系统实施项目操作手册sap基础 入门 1 2020年4月19日
北京能源投资（集团）有限公司ERP系统实施项目 用户手册 SAP基础入门
目录 1.SAP基础入门 ................................................................ 错误!未定义书签。 1.1 安装SAP客户端：SAP_GUI_7.10 .............................. 错误!未定义书签。 1.2 安装SAP客户端补丁................................................. 错误!未定义书签。 1.3 配置SAP客户端 ........................................................ 错误!未定义书签。 1.4 登陆SAP系统 ............................................................ 错误!未定义书签。 1.5 修改密码 .................................................................... 错误!未定义书签。 1.6 同一用户多次登录..................................................... 错误!未定义书签。 1.7 快速启动配置 ............................................................ 错误!未定义书签。 1.8 快捷方式登陆SAP系统............................................. 错误!未定义书签。 1.9 编辑个人收藏夹......................................................... 错误!未定义书签。 1.10 设置个人显示参数..................................................... 错误!未定义书签。 1.11 常见系统按钮介绍..................................................... 错误!未定义书签。
2007-09-28 | 入门培训 SAP 操作手册之 IMG 设置 入门培训SAP 操作手册 之IMG 设置 一、Basis 基本操作 SA02Academic title （cent. addr . admin.）学院标题（中心地址管理） SA03Title （central address admin.）标题（中央地址管理. ） SM04 发前用户列表 SM50 当前进程 SM02 Send System Message SM21 系统日志查看 SP02 查看输出控制 SCC4 集团维护 SCCL 集团复制 AL08 显示当前活动用户 SE16 查看表的内容（TSTC 表中包含所有T-Code 信息记录） SE93 了解系统中可用的事务信息 ST04 数据库概要 RZ10 SAP 系统参数维护 在基本参数中可更改GUI 登入的默认Client 1．在第一次使用此功能时，需装载服务参数文件 2．在基本维护中的更新（服务器）、入队列（服务器）事件（服务器）参数值 设为seaman001_C11_00 服务器_ 数据库_00 3.更改Client 的值，例如设为300 4.点击复制 5.点击保存 6.退出SAP ，重启SAP 的服务。 一. 用户的建立及相关权限的分配 T-Code SU01 创建用户（spool 为LOCL） T-Code PFCG 创建角色 T-Code SPAD 设备维护
主机假脱访问方式选“F计算机前台打印” 设备类型选：“ CNSAPWIN: MS Windows driver via SAPLP”D 二. 公司组织结构 Client 300 Company Code : 1978 描述: Sap Training 基本财务设置: 1 ．定义公司代码 路径:IMG-> 企业结构-> 定义-> 财务会计-> 定义，复制，删除，检查公司代码-> 编辑公司代码数据 T-Code: Ox02 进入公司代码视图, 为新公司增加公司代码 2 ．定义公司 Spro-> 企业结构-> 定义-> 财务会计-> 定义公司(2006) 3．给公司分配公司代码 IMG-> 企业结构-> 分配-> 财务会计-> 给公司分配公司代码 4．定义信贷控制范围 Spro-> 企业结构-> 定义-> 财务会计-> 定义信贷控制范围(0007) 5．定义业务范围(可不设置) Spro-> 企业结构-> 定义-> 财务会计-> 定义业务范围(0007) 6．将信贷控制范围分配给公司代码 Spro-> 企业结构-> 分配-> 财务会计-> 给信贷控制范围分配公司代码 7．定义功能范围 Spro-> 企业结构-> 定义-> 财务会计-> 定义功能范围（不需增加，系统已有0100--- 生产；0300 ―― 销售和分销等）
Lattice ddr3教程全攻略之仿真篇 By: BACKKOM QQ:784496547 Date:2014/9/19 对于这部分，首先建议安装好diamond3.1,modelsim se 10.1a这两个软件，如果想仔细分析DDR3的IP部分，可仔细阅读DDR3 SDRAM Controller IP Core User’s Guide，下面用ug代指。官网上可以download，还有DDR3的基本知识，可以到网上download《高手进阶，终极内存技术指南——完整进阶版》，这个文章值得一读。DDR的调试成功，可以说是开发学习FPGA的一大重要标志，能够把DDR3玩转的熟练，那自称FPGA工程师也是理所当然了。。。 Lattice的ddr3控制器接口逻辑还是相对简单，比较好理解的，下面来看看DDR3 IP 的内部结构： 图：DDR3 IP逻辑框图 Initialization Module：根据JEDEC.的标准，在上电后对DDR3进行初始化配置，配置其相应的寄存器和工作方式等，具体配置的寄存器可以参看ddr3的协议文档，JEDEC规范写的很详细。当初始化配置完成后，该模块会给出一个done信号告诉用户。 sysCLOCK PLL：用于提供IP工作所需要的时钟，并提供给用户端一个时钟：k_clk。 Data Path Logic：用于从DDR3读取的数据转换到用户端，写入的数据不经过该模块，写入的数据从Command Application Logic (CAL)模块输入。
Command Decode Logic (CDL) ：该模块用于译码命令，控制core按照设定的命令正确的访问ddr3芯片。 DDR3 PHY：用于转换单端的数据转换为差分给到ddr芯片端，和差分转单端输入。 以上部分有基础了解就行，不需要深究。 图：DDR初始化时序 当上电后，用户应该将init_start拉高至少200us，直到init_done被拉高一个周期，则将init_start拉低。用户检测到init_done被拉高后就表明芯片初始化完成了，也大概可以确定硬件是OK的。可以进行下一步操作。 读和写控制非常简单，ug上说的很清楚，就不一一赘述了。 做DDR3设计之前当然是先仿真，这个毋庸置疑，那么仿真当然首选Modelsim，在仿真之前，先做好准备工作，那就是先编译好仿真所需要的库文件，编译库文件方法和Altera Xilinx类似，见《在Modelsim中建立LATTICE仿真库》一文，已共享。lattice的资料做的确实不如xilinx和altera。也是很多使用lattice fpga的工程师经常抱怨的一点，没有前人带的情况下使用lattice确实是非常恼火的。但是却也没有江湖传言的那么难用，其实很多时候并不是因为难，而是我们不愿意去了解，因为陌生而导致的恐惧，先入为主吧。那，废话不多说，开始进入主题。 现在假定你lattice库文件已经编译成功，那，我们当然要物尽其用，尽可能收集多的资源加快效率。。。此处省略一万字。 首先说明，lattice的DDR3是带有Modelsim仿真例程的，只要在IP例化好了之后找到: ***\ddr_p_eval\ddr3core\sim 然后在modelsim se中敲do ddr3core_eval.do就可以了，正常情况下是可以运行得到结果的，而且仿真初始化时间短，比altera快，这一点本人非常满意，而且激励写的很好懂，多以任务函数形式调度，这一点秒杀altera，altera还用的system verilog写的，比较坑。 有时候直接用生成的例程一点问题没有，但就在刚刚，我又验证了一下出现了。。。