摘要：
随着微电子工艺特征尺寸的不断缩小，集成电路技术的发展呈现部分新的特征。顺应时代技术潮流，我们将带领大家一起深入了解一下集成电路发展技术及发展趋势。集成电路的应用范围广泛，门类繁多。其分类方法也多种多样,大体上可以按照结构、规模和功能三方面来进行分类。
目前集成电路设计有几种主要设计方法，包括全定制设计方法、定制设计方法、半定制设计方法和可编程逻辑电路设计方法。然后，让我们一起总结一下版图设计中的技巧，诸如：合并公共区域、减线法等。最后我们将回顾一下集成电路的发展历程及趋势，有针对性地设想一下版图设计技术的未来动态，为将来的就业做好准备。
关键词：集成电路设计、版图设计、定制版图设计、SC设计方法、BLL设计方法、GA设计方法、IS技术等
一、引言
纵观人类文明发展历程，科学技术手段解放人类生产力，人类创造科技，科技反过来推进人类文明发展的进程。18世纪末至19世纪初，以伽利略自由落体定律、开普勒行星运动三大定律和牛顿力学为理论基础，以“瓦特发明蒸汽机”为标志的第一次产业革命，产生了近代纺织业和机械制造业，是人类进入利用机器延伸和发展人类体力劳动的时代。19世纪末至20世纪初，以1820年奥斯特、法拉第的电磁理论和麦克斯韦发现的电磁波理论为基础，以实用的发电机应用于工业为标志的第二次技术革命。当前，我们正在经历着以电子信息
技术为代表的新的技术革命。
有人认为，从20世纪中期，人类进入了继石器时代、青铜器时代、铁器时代之后的硅器时代。随着新世纪的到来微电子技术已经成为了整个信息时代的标志和基础。顺应时代潮流，版图设计基于集成设计诸多方法中的一种，具有它独特的存在价值和优势。结合自身实际情况，版图设计是我们电子信息科学与技术专业的基础课，且是我们将来从事就业的主要方向。不管是个人兴趣还是以后就业需求，完成版图设计这一课题的论文设计，将有助于自身加深对该领域的了解与认识，一边印证自己上课所学的内容，一边不断地扩充新的领域和知识，更重要的是通过这次论文设计将有助于自己加深对该专业课程的总结和提炼，并在所学内容的基础上不断凝练和升华，提供了很好的“学有所用，学以致用”实践平台。
二、集成电路分类、设计途径和设计特点
集成电路的应用范围广泛，门类繁多。其分类方法也多种多样。集成电路按结构可分为单片集成电路和混合集成电路两大类，单片集成电路包括：双极型、MOS型（NMOS、PMOS）、BI MOS型（BIMOS、BICMOS）混合集成电路则包括：薄膜混合集成电路和厚膜混合集成电路两种；根据集成电路规模的大小，通常将集成电路分为小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、特大规模集成电路和巨大规模集成电路，集成电路规模的划分主要是根据集成电路中的器件数目，即集成电路规模由集成度确定。根据集成电路的功能可以将其划分为数字集成电路、模拟集成电路和数模混合集成电路三
类。由于集成电路种类多样，其设计方法往往不局限于固定的一种方案。集成电路设计方法一般可分为逻辑（或功能）设计、电路设计、版图设计和工艺设计四类。通常有两种设计途径：正向设计和逆向设计，一个好的、高效的集成电路设计应该满足功能正确、电学性能优化、芯片面积小、设计可靠性高等要求。
集成电路设计与由分立元器件组成的逻辑电路比较起来，具有诸多特点及优势：（1）集成电路对设计正确性提出了更为严格的要求。对复杂的集成电路而言，必须避免设计过程中的错误。可以在芯片中设置容错电路，使芯片具有一定的修正功能。（2）集成电路外引出端的数目不可能与芯片内器件的数目同步增加，这就增加了从外引出端检测内部电路功能的困难，加之电路内部功能的复杂性，在进行集成电路设计，必须采用便于检测的电路结构，并需要对电路的自检测功能进行考虑。（3）布局、布线等版图设计过程是集成电路设计中所特有的，只有最终生成设计的版图，通过制作掩膜版、工艺流片，才能真正实现集成电路的各种功能。（4）集成电路在芯片上集成了数以万计、亿计的器件，应该采用分层分级设计和模块化设计思想。基于这次的论文课题下面将重点围绕集成电路设计方法中的版图设计进行总结和归纳。
三、版图设计——定制版图设计方法（标准单元设计、积木块设计和门阵列设计）
通过电路模拟和优化确定出集成电路的结构和元器件参数之后，便可进行版图设计。版图设计就是根据逻辑与电路功能要求以及工艺
水平要求设计出供光刻用的掩膜版图。版图设计过程主要包括版图生成和版图检查和验证，版图生成过程主要包括布图规划和布局布线。目前集成电路设计中常用的几种主要设计方法有：全定制设计方法、定制设计方法、半定制设计方法和可编程逻辑电路设计方法。全定制设计是一种以人工设计为主的设计方法，一般适用于通用数字集成电路、模拟集成电路和数模混合集成电路。定制设计是按用户需要而专门设计制作的版图，在定制版图设计中，常常采用标准单元设计方法（SC方法）、积木块设计方法（BBL方法）和门阵列设计方法。
标准单元设计方法又称SC方法，是指从标准单元库中调用事先设计好的逻辑单元（例如：cell、nmos、pmos等），并排列成行，行间留有可调整的布线通道，再按照功能要求用金属层依次连接via、poly、I/O单元，形成所需的专用电路。标准单元设计的主要资源来自标准单元库，单元库中单元的种类和设计质量直接影响着设计者在设计版图的效率和合格率。
积木块设计方法又称宏单元设计方法，可以采用任意形状的单元，而且没有布线通道的概念，单元可以放在芯片的任意位置，得到更高的布图密度。但由于算法实现比较困难，目前都是采用矩形单元，它的长度和宽度都可以按照实际要求进行改变，现在也出现了L形单元。由于积木块设计方法具有较高的自由度，可以在版图和性能上得到最佳的优化。但其在布图时单元位置不规则，通道不规则，连线端口在单元四周，其布线算法比较复杂，这是目前EDA技术研究领域比较活跃的一个研究方向。现在版图设计人员不会局限于某一种设计方
法，采用最多的就是标准单元库和积木块相结合的设计思路。
门阵列设计方法又称GA方法，它是在一个芯片上把结构和形状相同的单元排列成阵列形式，每个单元内部包含若干个器件，单元之间留有布线通道，通道宽度和位置固定，并预先完成接触孔和连线外的所有芯片加工步骤，形成母片。然后根据不同的应用，设计出不同的接触孔板和金属连线版，在单元内部通过不同的连线使单元实现各种门的功能，再通过单元间连线实现所需的电路功能。通过制作接触孔和金属连线掩膜版、工艺流片、封装、测试完成专用集成电路制造。
通过学习微电子理论知识和版图设计课，老师利用Linux系统为我们演示了标准单元库的创建及使用，包括在IC001下创建自己的Cell和MOS单元，并教我们如何存储与调用。通过自己动手一点一点地绘制简单电路的版图（例如：反相器、加法器等），对照使用调用标准单元库中的单元，从速度和准确率上有质的提升，不仅能够确实提高版图绘制效率，并且能够降低出错率。三种方法相互比较，标准方法中的单元数、压焊块数、通道间距取决于功能要求和芯片要求，布局布线的自由度较大；门阵列方法需要事先选用一个合适的母片，具有固定的单元数、压焊块数和通道间距。因此，与标准单元设计相比，门阵列设计方法的设计灵活性较低，门的利用率也较低；而且单元中某些器件会空置，并且由于布线通道的限制，互连线的布通率较低，在某些情况下需要花费大量的时间进行人工布线。由于所需掩膜版数目的减少，工艺相应减少，与标准单元设计相比，门阵列设计方法具有设计周期短、设计成本低、设计风险低等特点，一般适用于设
计规模适当、中等性能、要求设计时间较短、数量相对较少的电路。
四、版图设计技巧及总结
通常情况下集成电路版图设计的目标是减少芯片面积、提高电路性能、节约设计费用等，版图设计人员针对我们版图设计的目标已经提出了一些比较成熟的设计方法。
（1）合并公共区域一个较好的版图，不是每个元件都是相互独立的存在，而是尽可能地将各元器件的公共区域合并在一起，例如：有3个相同类型的NMOS实现它们的逻辑串联，首先可以将3个NMOS 变成等长等宽完全相同的MOS单元，然后再根据电路的逻辑要求实现它们的相互串联，将它们的Source和Drain两端共用。
（2）减线法在芯片较大的版图上，对于单层金属或双层金属布线的工艺，几乎一半以上的芯片面积用于信号连线，因此减少布线对于减少芯片面积有很重要的意义。例如，某功能单元同时需要信号和信号非两种信号线，在设计版图的时候可以，只设计信号一根信号线。当需要信号非的时候可以将该信号线外接一个反相器来产生信号非。
（3）布线在硅栅CMOS集成电路中，主要用金属和多晶硅作为连线，当需要布线的时候，可以做一条水平的金属连线和一条与金属线垂直方向的多晶，这样做可避免在这两条线的交点处存在短路，使连线容易布得通且整个版图规整。
（4）利用EDA工具提高设计速度对于电路中大量重复的单元，可以将它们的版图设计好存放在数据库中，等做版图的时候需要用哪个单元就可以从标准单元库中调出直接使用，节省建立版图时间和减
少错误。例如需要制作3个串联结构的4*1NMOS，可以直接从标准数据库调出做好的4*1NMOS单元，然后进行拼装及金属连线；或者调出Cell单元，把它组成4*1NMOS结构，再把它串联起来实现它的逻辑功能。
（5）利用空的区域多设置阱和衬底连接在CMOS电路结构中，N 阱和P型衬底形成二极管。如果N阱的电压下降，P衬底的电压上升，就有可能使二极管正偏，致使二极管损坏。所以要避免这个二极管不会发生正偏，最简单的办法是将N阱接最高的电位，P衬底接低电位，这种连接方式就叫做阱连接和衬底连接。设置的阱连接和衬底连接的越好，二极管发生的正偏几率就越低，芯片就越安全。
（6）标准单元版图高度固定，宽度可变如果相邻的几个单元的高度参差不齐，会导致版图设计中金属、电源连线不是标准的直线弯来弯去，可能要浪费不少版图面积；相反，如果这些相邻的单元是等高的，各个单元固有的金属线和电源线就会自动的连成一条直线，使得版图变得有条理、规整。而且各个单元互相并排放置，在进行DRC检测的时候也不会出错。
在制作版图的过程中，注意使用这些技巧不仅能做到设计简洁、整齐有序，更为重要的是通过使用这些技巧能够切实提高绘制版图的效率，有效降低出错率。不仅能提高公司效益降低劳动成本，而且能够优化电路性能、增强市场优势。
五、集成电路未来的发展趋势
在集成电路（IC）发展初期，电路设计经历了从器件的物理版图
设计到集成电路单元库的出现，使得集成电路设计从器件级进入逻辑级，这种设计思想使得诸多电路和逻辑设计师能够直接参与集成电路设计，极大地推动了IC产业的发展。尽管IC的速度高、功耗小，但由于PCB板中IC芯片之间的连线延时、PCB板可靠性以及重量等因素的限制，整机系统的性能受到了极大地限制。目前随着微电子制造技术的发展，21世纪的微电子技术将从目前的3G时代逐步向3T时代迈进。
正是在需求牵引和技术推动的作用下，出现了将整个系统集成在一个或几个微电子芯片上的集成系统（IS）或系统芯片（SOC）概念。从分立元器件到集成电路，再由集成电路过渡到系统集成。它不仅是技术的革新，同时也是时代的进步。它对微电子技术的推动作用将不亚于自20世纪50年代末快速发展起来的集成电路技术。微电子技术从IC向IS转变不仅是一种概念上的突破，是信息技术发展的必然结果，它必将导致又一次以微电子技术为基础的信息技术革命，21世纪的今天将是IS技术真正快速发展的时代。
鉴于集成电路IS技术的发展，随着技术水平的不断提高版图设计也在不断升级。由一开始的手工绘制、检测到人工平台绘制、检测再到智能平台绘制、DRC/LVS智能检测。而在刚刚结束的版图设计课中，老师告诉我们现在制作版图的公司都有自己的标准单元库，从基本的Cell、MOS单元到反相器、定时器、加法器的基本器件版图都囊括其中，很多简单集成电路版图都不用设计人员亲自动手画，直接从自己的单元库中调用就行，当然各公司标准单元库的规模不一样，规
模较大、体系较完善的公司其标准单元库就越丰富，涵盖的标准单元也相对的多一些。再就是电路版图的各项性能检测，也都专门的人员编写程序通过仿真来完成。而这种现状正在不断地改变着，随着越来越普及的智能化，未来的版图设计可能会逐渐脱离人工操作，强大的标准数据库、完善的智能检测将会完全取代人工参与，到那时版图设计公司人员只需要将相应数据输入电脑，电脑就能够自动生成相应版图。
六、参考资料
1、《微电子学概论》张兴黄如编著北京大学出版社
2、《集成电路设计》王志功陈莹梅编著电子工业出版社、
3、《集成电路版图设计》曾庆贵编著机械工程出版社
4、网络资源
北京工业大学集成电路板图设计报告 姓名：张靖维 学号：12023224 2015年 6 月 1日
目录 目录 (1) 1 绪论 (2) 1.1 介绍 (2) 1.1.1 集成电路的发展现状 (2) 1.1.2 集成电路设计流程及数字集成电路设计流程 (2) 1.1.3 CAD发展现状 (3) 2 电路设计 (4) 2.1 运算放大器电路 (4) 2.1.1 工作原理 (4) 2.1.2 电路设计 (4) 2.2 D触发器电路 (12) 2.2.1 反相器 (12) 2.2.2 传输门 (12) 2.2.3 与非门 (13) 2.2.4 D触发器 (14) 3 版图设计 (15) 3.1 运算放大器 (15) 3.1.1 运算放大器版图设计 (15) 3.2 D触发器 (16) 3.2.1 反相器 (16) 3.2.2 传输门 (17) 3.2.3 与非门 (17) 3.2.4 D触发器 (18) 4 总结与体会 (19)
1 绪论 随着晶体管的出现，集成电路随之产生，并极大地降低了电路的尺寸和成本。而由于追求集成度的提高，渐渐设计者不得不利用CAD工具设计集成电路的版图，这样大大提高了工作效率。在此单元中，我将介绍集成电路及CAD发展现状，本次课设所用EDA工具的简介以及集成电路设计流程等相关内容。 1.1介绍 1.1.1集成电路的发展现状 2014年，在国家一系列政策密集出台的环境下，在国内市场强劲需求的推动下，我国集成电路产业整体保持平稳较快增长，开始迎来发展的加速期。随着产业投入加大、技术突破与规模积累，在可以预见的未来，集成电路产业将成为支撑自主可控信息产业的核心力量，成为推动两化深度融合的重要基础。、 1.1.2集成电路设计流程及数字集成电路设计流程 集成电路设计的流程一般先要进行软硬件划分，将设计基本分为两部分：芯片硬件设计和软件协同设计。芯片硬件设计包括：功能设计阶段，设计描述和行为级验证，逻辑综合，门级验证（Gate-Level Netlist Verification），布局和布线。模拟集成电路设计的一般过程：电路设计，依据电路功能完成电路的设计；.前仿真，电路功能的仿真，包括功耗，电流，电压，温度，压摆幅，输入输出特性等参数的仿真；版图设计（Layout），依据所设计的电路画版图；后仿真，对所画的版图进行仿真，并与前仿真比较，若达不到要求需修改或重新设
集成电路版图设计 班级12级微电子姓名陈仁浩学号2012221105240013 摘要：介绍了集成电路版图设计的各个环节及设计过程中需注意的问题，然后将IC版图设计与PCB版图设计进行对比，分析两者的差异。最后介绍了集成电路版图设计师这一职业，加深对该行业的认识。 关键词: 集成电路版图设计 引言: 集成电路版图设计是实现集成电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。近年来迅速发展的计算机、通信、嵌入式或便携式设备中集成电路的高性能低功耗运行都离不开集成电路掩模版图的精心设计。一个优秀的掩模版图设计者对于开发超性能的集成电路是极其关键的。 一、集成电路版图设计的过程 集成电路设计的流程：系统设计、逻辑设计、电路设计（包括：布局布线验证）、版图设计版图后仿真（加上寄生负载后检查设计是否能够正常工作）。集成电路版图设计是集成电路从电路拓扑到电路芯片的一个重要的设计过程，它需要设计者具有电路及电子元件的工作原理与工艺制造方面的基础知识，还需要设计者熟练运用绘图软件对电路进行合理的布局规划，设计出最大程度体现高性能、低功耗、低成本、能实际可靠工作的芯片版图。集成电路版图设计包括数字电路、模拟电路、标准单元、高频电路、双极型和射频集成电路等的版图设计。具体的过程为： 1、画版图之前，应与IC 工程师建立良好沟通在画版图之前，应该向电路设计者了解PAD 摆放的顺序及位置，了解版图的最终面积是多少。在电路当中，哪些功能块之间要放在比较近的位置。哪些器件需要良好的匹配。了解该芯片的电源线和地线一共有几组，每组之间各自是如何分布在版图上的？ IC 工程师要求的工作进度与自己预估的进度有哪些出入？ 2、全局设计：这个布局图应该和功能框图或电路图大体一致,然后根据模块的面积大小进行调整。布局设计的另一个重要的任务是焊盘的布局。焊盘的安排要便于内部信号的连接，要尽量节省芯片面积以减少制作成本。焊盘的布局还应该便于测试，特别是晶上测试。 3、分层设计：按照电路功能划分整个电路，对每个功能块进行再划分，每一个模块对应一个单元。从最小模块开始到完成整个电路的版图设计，设计者需要建立多个单元。这一步就是自上向下的设计。 4、版图的检查： （1）Design Rules Checker 运行DRC，DRC 有识别能力，能够进行复杂的识别工作，在生成最终送交的图形之前进行检查。程序就按照规则检查文件运行，发现错误时，会在错误的地方做出标记，并且做出解释。
电子科技大学 实验报告 学生姓名:连亚涛/王俊颖学号：2011031010032/0007指导教师：王向展实验地点：微固楼606实验时间：2014.6. 一、实验室名称：微电子技术实验室 二、实验项目名称：模拟集成电路版图设计和绘制 三、实验学时：4 四、实验原理 参照实验指导书。 五、实验目的 本实验是基于微电子技术应用背景和《集成电路原理》课程设置及其特点而设置，为IC设计性实验。其目的在于： 根据实验任务要求，综合运用课程所学知识自主完成相应的模拟集成电路版图设计， 掌握基本的IC版图布局布线技巧。 学习并掌握国际流行的EDA仿真软件Cadence的使用方法，并进行版图的的设计。 六、实验内容 1、UNIX操作系统常用命令的使用，Cadence EDA仿真环境的调用。 2、根据设计指标要求，自主完成版图设计，并掌握布局布线的基本技巧。 七、实验仪器设备 （1）工作站或微机终端一台
八、实验步骤 1、根据实验指导书熟悉UNIX操作系统常用命令的使用，掌握CadenceEDA 仿真环境的调用。 2、根据设计指标要求，设计出如下图所示的运算放大器电路版图，过程中应注意设计规则。 九、实验数据及结果分析： 1、通过本次实验掌握了UNIX操作系统常用命令的使用，Cadence EDA仿真环境的调用。达到了实验目的。 2、根据设计指标要求，设计出运算放大器模拟集成电路版图。 (备注：小组共同完成) 十、实验结论： 通过这次实验，学习并掌握国际流行的EDA仿真软件Cadence的使用方法，完成了运算放大器集成电路版图的设计，其难点是版图的布局布线和设计规则的理解。 十一、总结及心得体会： 2学会了cadence在linux下的使用，在回去安装Ubuntu的过程中发生了很多错误，有了一定的提高，让我了解到使用免费破解的专业软件的不易。其次，cadence使用过程中，有很多技巧值得认真学习，如左手键盘右手鼠标操作，以及先画基本的接触孔，再画mos管，再用已有的Mos管拼接出其他宽长比的方法。同时，学会了如何提高画图效率的“偷懒”的办法。 当然，还有很多的不足，比如有些地方容易忽略版图的规则没有全局考量，造成重复赶工。在一些技巧上，如画不规则多边形保护环的方法还是太笨，没有用聪明的方法（多次shift+c）。
Layout主要工作注意事项 ●画之前的准备工作 ●与电路设计者的沟通 ●Layout 的金属线尤其是电源线、地线 ●保护环 ●衬底噪声 ●管子的匹配精度 一、l ayout 之前的准备工作 1、先估算芯片面积 先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。 2、Top-Down 设计流程 先根据电路规模对版图进行整体布局，整体布局包括：主要单元的大小形状以及位置安排；电源和地线的布局；输入输出引脚的放置等；统计整个芯片的引脚个数，包括测试点也要确定好，严格确定每个模块的引脚属性，位置。 3、模块的方向应该与信号的流向一致 每个模块一定按照确定好的引脚位置引出之间的连线 4、保证主信号通道简单流畅，连线尽量短，少拐弯等。 5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的 电源电压不一致。 6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。 二、与电路设计者的沟通
搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方 包含内容：（1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。 （2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。 （3）电路中MOS管，电阻电容对精度的要求。 （4）易受干扰的电压传输线，高频信号传输线。 三、layout 的金属线尤其是电源线，地线 1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。 电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。在接触孔周围，电流比较集中，电迁移更容易产生。 2、避免天线效应 长金属（面积较大的金属）在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和寿命。 解决方案：（1）插一个金属跳线来消除（在低层金属上的天线效应可以通过在顶层金属层插入短的跳线来消除）。 （2）把低层金属导线连接到扩散区来避免损害。 3、芯片金属线存在寄生电阻和寄生电容效应 寄生电阻会使电压产生漂移，导致额外的噪声的产生 寄生电容耦合会使信号之间互相干扰 关于寄生电阻： （1）镜像电流镜内部的晶体管在版图上放在一起，然后通过连线引到各个需要供电的版图。
集成电路版图设计笔试面试大全 1. calibre语句 2. 对电路是否了解。似乎这个非常关心。 3. 使用的工具。 , 熟练应用UNIX操作系统和L_edit，Calibre, Cadence, Virtuoso, Dracula 拽可乐(DIVA),等软件进行IC版图 绘制和DRC，LVS，ERC等后端验证 4. 做过哪些模块 其中主要负责的有Amplifier，Comparator，CPM，Bandgap，Accurate reference，Oscillator，Integrated Power MOS，LDO blocks 和Pad，ESD cells以及top的整体布局连接 5. 是否用过双阱工艺。 工艺流程见版图资料 在高阻衬底上同时形成较高的杂质浓度的P阱和N阱，NMOS、PMOS分别做在这两个阱中，这样可以独立调节两种沟道MOS管的参数，使CMOS电路达到最优特性，且两种器件间距离也因采用独立的阱而减小，以适合于高密度集成，但是工艺较复杂。 制作MOS管时，若采用离子注入，需要淀积Si3N4，SiO2不能阻挡离子注入，进行调沟或调节开启电压时，都可以用SiO2层进行注入。 双阱CMOS采用原始材料是在P+衬底(低电阻率)上外延一层轻掺杂的外延层P-(高电阻率)防止latch-up效应(因为低电阻率的衬底可以收集衬底电流)。 N阱、P阱之间无space。
6. 你认为如何能做好一个版图,或者做一个好版图需要注意些什么需要很仔细的回答～答:一，对于任何成功的模拟版图设计来说，都必须仔细地注意版图设计的floorplan，一般floorplan 由设计和应用工程师给出，但也应该考虑到版图工程师的布线问题，加以讨论调整。总体原则是 模拟电路应该以模拟信号对噪声的敏感度来分类。例如，低电平信号节点或高阻抗节点，它们与输入信号典型相关，因此认为它们对噪声的敏感度很高。这些敏感信号应被紧密地屏蔽保护起来，尤其是与数字输出缓冲器隔离。高摆幅的模拟电路，例如比较器和输出缓冲放大器应放置在敏感模拟电路和数字电路之间。数字电路应以速度和功能来分类。显而易见，因为数字输出缓冲器通常在高速时驱动电容负载，所以应使它离敏感模拟信号最远。其次，速度较低的逻辑电路位于敏感模拟电路和缓冲输出之间。注意到敏感模拟电路是尽可能远离数字缓冲输出，并且最不敏感的模拟电路与噪声最小的数字电路邻近。 芯片布局时具体需考虑的问题，如在进行系统整体版图布局时，要充分考虑模块之间的走线，避免时钟信号线对单元以及内部信号的干扰。模块间摆放时要配合压焊点的分布，另外对时钟布线要充分考虑时延，不同的时钟信号布线应尽量一致，以保证时钟之间的同步性问题。而信号的走线要完全对称以克服外界干扰。 二(电源线和地线的布局问题
集成电路版图设计实验报告 班级：微电子1302班 学号：1306090226 姓名：李根 日期：2016年1月10日
一：实验目的： 熟悉IC设计软件Cadence Layout Editor的使用方法，掌握集成电路原理图设计，原理图仿真以及版图设计的流程方法以及技巧。 二：实验内容 1.Linux常用命令及其经典文本编辑器vi的使用 ①：了解Linux操作系统的特点。 ②：熟练操作如何登录、退出以及关机。 ③：学习Linux常用的软件以及目录命令。 ④：熟悉经典编辑器vi的基本常用操作。 2.CMOS反相器的设计和分析 ①：进行cmos反相器的原理图设计。 ②：进行cmos反相器的原理图仿真。 ③：进行cmos反相器的版图设计。 3.CMOS与非门的设计和分析 ①：进行cmos与非门的原理图设计。 ②：进行cmos与非门的原理图仿真。 ③：进行cmos与非门的版图设计 4.CMOS D触发器的设计和分析 ①：进行cmosD触发器的原理图设计。 ②：进行cmosD触发器的原理图仿真。 ③：进行cmosD触发器的版图设计。 5.对以上的学习进行总结 ①：总结收获学习到的东西。 ②：总结存在的不足之处。 ③：展望集成电路版图设计的未来。 三：实验步骤（CMOS反相器） 1.CMOS反相器原理图设计 内容：首先建立自己的Library，建立一个原理图的cell，其次进行原理图通过调用库里面的器件来绘制原理图，然后进行检错及修正，具体操作如下：在Terminal视窗下键入icfb，打开CIW； Tool→Library Manager； File→New→Library； 在name栏填上Library名称； 选择Compile a new techfile； 键入～/0.6um.tf； File→New→Cell view,在cell name键入inv，tool选择schematic，单击OK； 点击Schematic视窗上的指令集Add→Instance，出现Add Instance视窗； 通过Browse analogLib库将要用到的元件添加进来；
关于IC集成电路版图设计的调查报告 IC版图设计是指将前端设计产生的门级网表通过EDA设计工具进行布局布线和进行物理验证并最终产生供制造用的GDSII数据的过程，简单来说，是将所设计的电路转化为图形描述格式，即设计工艺中所需要的各种掩模板，而掩模板上的几何图形包括如下几层：n阱、有源区、多晶硅、n+和p+注入、接触孔以及金属层。 一. 版图设计流程 集成电路从60年代开始,经历了小规模集成,中规模集成,大规模集成,到目前的超大规模集成。单个芯片上已经可以制作含几百万个晶体管的一个完整的数字系统或数模混合的电子系统。在整个设计过程中,版图(layout)设计或者称作物理设计(physical design)是其中重要的一环。他是把每个原件的电路表示转换成集合表示,同时,元件间连接的线网也被转换成几何连线图形。概括说来，对于复杂的版图设计,一般分成若干个子步骤进行: 1.模块划分。为了将处理问题的规模缩小,通常把整个电路划分成若干个模块。版图规划和布局是为了每个模块和整个芯片选择一个好的布图方案。 2.布局布线。布局图应该和功能框图或者电路图大体一致，然后根据各个模块的面积大小进行调整，接着完成模块间的互连,并进一步优化布线结果。 3.版图压缩。压缩是布线完成后的优化处理过程，试图进一步减小芯片的占用面积。 4.版图检查。版图检查主要包括三个部分：1. Design Rules Checker（DR C）。DRC有识别能力，能够进行复杂的识别工作，在生成最终送交的图形之前进行检查，程序就会按照规则检查文件运行，发现错误时，会在错误的地方做出标记与解释。2. Electrical Rules Checker（ERC），它是用来检查线路短路，线路开路以及floating结点。ERC检查短路错误后，会将错误提示局限在最短的连接通路上。3. Layout Versus Schematic（LVS），LVS比较IC版图和原理图，报告版图连接和原理图的不一致，并进行修改直到版图与电路图完全一致为止。 5.版图修改。此时的工作主要包括检查Label是否正确，label所选的lay er是否正确；Power & Ground连接是否有问题，得到的files是否确实可靠，检查netlist中器件类型的命名是否规范等。
集成电路版图技巧总结 1、对敏感线的处理对敏感线来说，至少要做到的是在它的走线过程中尽量没有其他走线和它交叉。因为走线上的信号必然会带来噪声，交错纠缠的走线会影响敏感线的信号。 对于要求比较高的敏感线，则需要做屏蔽。具体的方法是，在它的上下左右都连金属线，这些线接地。比如我用M3做敏感线，则上下用M2和M4重叠一层，左右用M3走，这些线均接地。等于把它像电缆一样包起来。 2、匹配问题的解决电路中如果需要匹配，则要考虑对称性问题。比如1：8的匹配，则可以做成33的矩阵，“1”的放在正中间，“8”的放在四周。这样就是中心对称。如果是2：5的匹配，则可以安排成AABABAA的矩阵。 需要匹配和对称的电路器件，摆放方向必须一致。周围环境尽量一致。 3、噪声问题的处理噪声问题处理的最常用方法是在器件周围加保护环。N mos管子做在衬底上因此周围的guardring是Pdiff，在版图上是一层PPLUS,上面加一层DIFF，用CONTACT连M1。Pdiff接低电位。Pmos管子做在NWELL里面因此周围的GUARDING是Ndiff，在版图上先一层NPLUS，上面加一层DIFF，用CONTACT连M1。Ndiff接高电位。在一个模块周围为了和其他模块隔离加的保护环，用一圈NWELL，里面加NDIFF，接高电位。
电阻看类型而定，做在P衬底上的周围接PDIFF型guarding接地；做在NWELL里面的则周围接NDIFF型guarding接高电位。各种器件，包括管子，电容，电感，电阻都要接体电位。如果不是RF型的MOS管，则一般尽量一排N管一排P管排列，每排或者一堆靠近的同类型管子做一圈GUARDING，在P管和N管之间有走线不方便打孔的可以空出来不打。 4、版图对称性当电路需要对称的时候，需要从走线复杂度，面积等方面综合考虑。常见的对称实现方式： 一般的，画好一半，折到另一半去，复制实现两边的对称。 如果对称性要求高的，可以用质心对称的方式，把管子拆分成两个，四个甚至更多。 如把一个管子拆成两个可以AB BA的方式如果有四个管子，可以各拆成三个，用ABCDABCDABCD的方式五、布局布线布局布线是一个全局问题。在画较大的电路时候是很重要的。首先确定各模块的位置，在确定位置的时候需要考虑的问题主要有：各输入输出之间的连线最短，最方便；各模块接出去连PAD的各端口方便；高频线距离尽量短；输入输出之间相隔比较远等。这些问题需要在着手画各模块之前先有个安排。在画好各模块后摆放时会做调整，但大局不变。连线一般的规则是单数层金属和双数层金属垂直，比如一三五层连水平；二四六层连垂直。但这样的主要目的是各层能方便走线，排得密集。所以也不是死规则，在布线较稀疏的情况下可以做适量变通。在布线时最重要的问题
集成电路版图设计 实验报告 学院：电气与控制工程学院班级: XXXXＸXXXXX 学号：ＸXＸXＸＸXX 姓名：XXXX 完成日期：２015年1月22日
一、实验要求 1、掌握Lｉnux常用命令（cd、lｓ、ｐwｄ等)。 （1)ｃd命令。用于切换子目录。输入cd并在后面跟一个路径名,就可以直接进入到另一个子目录中；cｄ..返回根目录;cd返回主目录。（2）ｌｓ命令。用于列出当前子目录下所有内容清单。 (3)pwｄ命令。用于显示当前所在位置。 2、掌握集成电路设计流程。 模拟集成电路设计的一般过程： (1)电路设计。依据电路功能完成电路的设计。 （２)前仿真。电路功能的仿真，包括功耗,电流，电压，温度,压摆幅,输入输出特性等参数的仿真。 （3)版图设计(Ｌａｙｏut)。依据所设计的电路画版图。一般使用Cadencｅ软件。 （4)后仿真。对所画的版图进行仿真,并与前仿真比较，若达不到要求需修改或重新设计版图。 （5）后续处理。将版图文件生成GDＳIＩ文件交予Fｏundry流片。 3、掌握Caｄence软件的使用 （1）使用Ｃadence SchemａｔicＥdiｔoｒ绘制原理图。 （2）由Schematｉc产生symboｌ。 （3）在测试电路中使用AnａloｇEnｖirｏnｍent工具进行功能测试。 （4）使用Cａｄence Ｌａyout Editoｒ根据原理图绘制相应版图,以
0.6umCＭOS设计规则为准。 （5）对所设计的版图进行DRC验证，查错并修改。 以PMOS为例，部分设计规则如下:(uｍ) Ｎ-Wｅｌl包含P+Actｉｖe的宽度:１.8 MOＳ管沟道最小宽度:０．７5最小长度：0.6 Ａctivｅ区伸出栅极Pｌoｙ的最小延伸长度:0．5 Conｔaｃｔ最小尺寸：0．6＊０.６ Coｎｔact与Contａｃｔ之间的最小间距:０.7 Ａctｉve包最小尺寸Cｏntact的最小宽度：0.4 非最小尺寸Cｏntac ｔ的最小宽度：0．6 Actｉve上的Contａｃｔ距栅极Poly1的最小距离:0.6 Metal1包最小尺寸的Contact:０.3 Mｅｔal１与Metａl１之间的最小间距:0.8
集成电路CAD 课程设计报告 一．设计目的： 1.通过本次实验，熟悉软件的特点并掌握使用软件的流程和设计方法； 2.了解集成电路工艺的制作流程、简单集成器件的工艺步骤、集成器件区域的层 次关系，与此同时进一步了解集成电路版图设计的λ准则以及各个图层的含义和设计规则； 3.掌握数字电路的基本单元CMOS 的版图，并利用CMOS 的版图设计简单的门电路， 然后对其进行基本的DRC 检查； 4. 掌握C)B (A F +?=的掩模板设计与绘制。 二．设计原理： 1、版图设计的目标： 版图 （layout ） 是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸、 各层拓扑定义等器件相关的物理信息数据。版图设计是创建工程制图（网表）的精确的物理描述过程，即定义各工艺层图形的形状、尺寸以及不同工艺层的相对位置的过程。其设计目标有以下三方面： ① 满足电路功能、性能指标、质量要求； ② 尽可能节省面积，以提高集成度，降低成本； ③ 尽可能缩短连线，以减少复杂度，缩短延时，改善可能性。 2、版图设计的内容： ①布局：安排各个晶体管、基本单元、复杂单元在芯片上的位置。 ②布线：设计走线，实现管间、门间、单元间的互连。
③尺寸确定：确定晶体管尺寸（W、L）、互连尺寸（连线宽度）以及晶体管与互连之间的相对尺寸等。 ④版图编辑（Layout Editor ）:规定各个工艺层上图形的形状、尺寸和位置。 ⑤布局布线（Place and route ）：给出版图的整体规划和各图形间的连接。 ⑥版图检查（Layout Check ）：设计规则检验（DRC,Design Rule Check）、电气规则检查（ERC,Electrical Rule Check）、版图与电路图一致性检验（LVS,Layout Versus Schematic ）。 三．设计规则（Design Rul e ）： 设计规则是设计人员与工艺人员之间的接口与“协议”，版图设计必须无条件的服从的准则，可以极大地避免由于短路、断路造成的电路失效和容差以及寄生效应引起的性能劣化。设计规则主要包括几何规则、电学规则以及走线规则。其中几何设计规则通常有两类： ①微米准则：用微米表示版图规则中诸如最小特征尺寸和最小允许间隔的绝对尺寸。 ②λ准则：用单一参数λ表示版图规则，所有的几何尺寸都与λ成线性比例。 设计规则分类如下： 1.拓扑设计规则（绝对值）：最小宽度、最小间距、最短露头、离周边最短距离。 2.λ设计规则（相对值）：最小宽度w=mλ、最小间距s=nλ、最短露头t=lλ、离周边最短距离d=hλ（λ由IC制造厂提供，与具体的工艺类型有关，m、n、l、h为比例因子，与图形类形有关）。 ①宽度规则（width rule）：宽度指封闭几何图形的内边之间的距离。 ②间距规则（Separation rule）：间距指各几何图形外边界之间的距离。
集成电路设计综合实验报告 班级：微电子学1201班 姓名： 学号： 日期：2016年元月13日
一.实验目的 1、培养从版图提取电路的能力 2、学习版图设计的方法和技巧 3、复习和巩固基本的数字单元电路设计 4、学习并掌握集成电路设计流程 二.实验内容 1. 反向提取给定电路模块（如下图所示），要求画出电路原理图，分析出其所完成的逻 辑功能，并进行仿真验证；再画出该电路的版图，完成DRC验证。 2. 设计一个CMOS结构的二选一选择器。 （1）根据二选一选择器功能，分析其逻辑关系。 （2）根据其逻辑关系，构建CMOS结构的电路图。 （3）利用EDA工具画出其相应版图。 （4）利用几何设计规则文件进行在线DRC验证并修改版图。 三.实验原理 1. 反向提取给定电路模块 方法一:直接将版图整体提取（如下图）。其缺点：过程繁杂,所提取的电路不够直观,
不易很快分析出其电路原理及实现功能。 直接提取的整体电路结构图 方法二：将版图作模块化提取，所提取的各个模块再生成symbol，最后将symbol按版图连接方式组合成完整电路结构（如下图）。其优点：使电路结构更简洁 直观、结构严谨、层次清晰，更易于分析其原理及所实现的功能。 CMOS反相器模块CMOS反相器的symbol CMOS传输门模块 CMOS传输门的symbol
CMOS三态门模块 CMOS三态门的symbol CMOS与非门模块 CMOS与非门的symbol 各模块symbol按版图连接方式组合而成的整体电路 经分析可知，其为一个带使能端的D锁存器，逻辑功能如下: ①当A=1，CP=0时，Q=D，Q—=； ②当A=1，CP=1时，Q、Q—保持；
集成电路基础工艺和版图设计测试试卷 （考试时间：60分钟，总分100分） 第一部分、填空题（共30分。每空2分） 1、NMOS是利用电子来传输电信号的金属半导体；PMOS是利用空穴来传输电信号的金属半导体。 2、集成电路即“IC”，俗称芯片，按功能不同可分为数字集成电路和模拟集成电路，按导电类型不同可分为 双极型集成电路和单极型集成电路，前者频率特性好，但功耗较大，而且制作工艺复杂，不利于大规模集成；后者工作速度低，但是输入阻抗高、功耗小、制作工艺简单、易于大规模集成。 3、金属(metal)—氧化物(oxid)—半导体(semiconductor)场效应晶体管即MOS管，是一个四端有源器件，其四端分别是栅 极、源极、漏极、背栅。 4、集成电路设计分为全定制设计方法和半定制设计方法，其中全定制设计方法又分为基于门阵列和标准单元 的设计方法，芯片利用率最低的是基于门阵列的设计方法。 第二部分、不定项选择题（共45分。每题3分，多选，错选不得分，少选得1分） 1、在CMOS集成电路中，以下属于常用电容类型的有（ABCD） A、MOS电容 B、双层多晶硅电容 C、金属多晶硅电容 D、金属—金属电容 2、在CMOS集成电路中，以下属于常用电阻类型的有（ABCD） A、源漏扩散电阻 B、阱扩散电阻 C、沟道电阻 D、多晶硅电阻 3、以下属于无源器件的是（CD ） A、MOS晶体管 B、BJT晶体管 C、POL Y电阻 D、MIM电容 4、与芯片成本相关的是（ABC） A、晶圆上功能完好的芯片数 B、晶圆成本 C、芯片的成品率 D、以上都不是 5、通孔的作用是（AB ） A、连接相邻的不同金属层 B、使跳线成为可能 C、连接第一层金属和有源区 D、连接第一层金属和衬底 6、IC版图的可靠性设计主要体现在（ABC）等方面，避免器件出现毁灭性失效而影响良率。 A、天线效应 B、闩锁（Latch up） C、ESD(静电泄放)保护 D、工艺角（process corner）分析 7、减小晶体管尺寸可以有效提高数字集成电路的性能，其原因是（AB） A、寄生电容减小，增加开关速度 B、门延时和功耗乘积减小 C、高阶物理效应减少 D、门翻转电流减小 8、一般在版图设计中可能要对电源线等非常宽的金属线进行宽金属开槽，主要是抑制热效应对芯片的损害。下面哪些做法符合宽金属开槽的基本规则？（ABCD） A、开槽的拐角处呈45度角，减轻大电流密度导致的压力 B、把很宽的金属线分成几个宽度小于规则最小宽度的金属线 C、开槽的放置应该总是与电流的方向一致 D、在拐角、T型结构和电源PAD区域开槽之前要分析电流流向 9、以下版图的图层中与工艺制造中出现的外延层可能直接相接触的是（AB）。 A、AA（active area） B、NW（N-Well） C、POLY D、METAL1
《集成电路版图设计》 学院：_____________ 专业班级：_____________ 学号：_____________ 学生姓名：_____________ 指导教师：_____________
摘要 什么是集成电路？把组成电路的元件、器件以及相互间的连线放在单个芯片上，整个电路就在这个芯片上，把这个芯片放到管壳中进行封装，电路与外部的连接靠引脚完成。 什么是集成电路设计？根据电路功能和性能的要求，在正确选择系统配置、电路形式、器件结构、工艺方案和设计规则的情况下，尽量减小芯片面积，降低设计成本，缩短设计周期，以保证全局优化，设计出满足要求的集成电路。 《集成电路版图设计》基于Cadence软件的集成电路版图设计原理、编辑和验证的方法。本次实验是基于Cadence版图设计软件平台，采用L50C7工艺库，设计一个运算放大器，并且，为了防止电路中各元件间产生闩锁效应，在实际生产流片中每个元件都应该添加保护环，以防止各元件间电流之间产生各种影响。并且增加电路的稳定性和可靠性。 电路的验证采用的是Calibre验证工具，对电路版图进行了DRC验证和LVS验证。 关键词：Calibre，运算放大器
目录 一、电路设计流程 (1) 二、版图的制作流程 (2) 三、二级运算放大器的原理图 (3) 四、器件尺寸的计算 (4) 五、二级运算放大器原理图 (5) 六、二级运算放大器版图 (9) 心得体会 (11) 参考文献 (12)
一、电路设计流程
二、版图的制作流程 由于设计目标已经电路的构造课本已经讲述的十分详细。 所以我讲接着阐述版图的制作过程。首先将电路图转为相应的版图， 意思就是把相对 应的器件进行布局布线。因制造工艺精度有限，所以版图必须满足一定的规则要求。 按照设计规则布局布线后，接着就要对它进行检查。由于版图是人工布局布线，因此 或多或少的存在一些错误。这时就需要软件来进行“设计规则检查”（DRC ）。软件所依 据的是DRC 文件，它与画版图时使用的规则是一致的，只不过规则文件是给版图设计 者参考使用的，而DRC 文件是由软件编写的。 当版图没有了DRC 错误，完全符合设计规则之后，再依靠LVS 文件，将其与电路原理 图进行比较。若有不同之处，LVS 将进行报错，经过修改之后还要重复DRC 、LVS 过程。 若两者相同，说版图与原理图一致。到这一步就完成了版图的制作了。完成版图之后， 还可以利用工具提取版图中的寄生参数，对包含这些寄生参数的电路再次进行仿真， 从而更准确确定电路的性能。 最后把图形格式的版图文件转换为通用二进制文件（GDS 文件），提交给生产厂制造。
福州大学物信学院 《集成电路版图设计》 实验报告 姓名：席高照 学号：111000833 系别：物理与信息工程 专业：微电子学 年级：2010 指导老师：江浩
一、实验目的 1.掌握版图设计的基本理论。 2.掌握版图设计的常用技巧。 3.掌握定制集成电路的设计方法和流程。 4.熟悉Cadence Virtuoso Layout Edit软件的应用 5.学会用Cadence软件设计版图、版图的验证以及后仿真 6.熟悉Cadence软件和版图设计流程，减少版图设计过程中出现的错误。 二、实验要求 1.根据所提供的反相器电路和CMOS放大器的电路依据版图设计的规则绘制电路的版图，同时注意CMOS查分放大器电路的对称性以及电流密度（通过该电路的电流可能会达到5mA） 2.所设计的版图要通过DRC、LVS检测 三、有关于版图设计的基础知识 首先，设计版图的基础便是电路的基本原理，以及电路的工作特性，硅加工工艺的基础、以及通用版图的设计流程，之后要根据不同的工艺对应不同的设计规则，一般来说通用的版图设计流程为①制定版图规划记住要制定可能会被遗忘的特殊要求清单②设计实现考虑特殊要求及如何布线创建组元并对其进行布局③版图验证执行基于计算机的检查和目视检查，进行校正工作④最终步骤工程核查以及版图核查版图参数提取与后仿真 完成这些之后需要特别注意的是寄生参数噪声以及布局等的影响，具体是电路而定，在下面的实验步骤中会体现到这一点。 四、实验步骤 I.反相器部分： 反相器原理图：
反相器的基本原理：CMOS反相器由PMOS和NMOS构成，当输入高电平时，NMOS导通，输出低电平，当输入低电平时，PMOS导通，输出高电平。 注意事项： （1）画成插齿形状，增大了宽长比，可以提高电路速度 （2）尽可能使版图面积最小。面积越小，速度越高，功耗越小。 （3）尽可能减少寄生电容和寄生电阻。尽可能增加接触孔的数目可以减小接触电阻。（4）尽可能减少串扰，电荷分享。做好信号隔离。 反相器的版图： 原理图电路设计： 整体版图：
青 岛 科 技 大 学 本 科 毕 业 实 习 （报 告） 实习地点：__________________________________ 实习名称：__________________________________ 指导教师__________________________ 学生姓名__________________________ 学生学号__________________________ _______________________________院（部）____________________________专业________________班 ___2011___年 ___月 _19_日 0708040207 信息学院 集成电路设计与集成系统 072 3 青软实训 集成电路版图设计
尺寸的上限以及掩膜版之间的最大套准偏差，一般等于栅长度的一半。它的优点是版图设计独立于工艺和实际尺寸。2、以微米为单位也叫做“自由格式”：每个尺寸之间没有必然的比例关系，以提高每一尺寸的合理度。目前一般双极集成电路的研制和生产，通常采用这类设计规则。在这类规则中，每个被规定的尺寸之间，没有必然的比例关系。这种方法的好处是各尺寸可相对独立地选择，可以把每个尺寸定得更合理，所以电路性能好，芯片尺寸小。缺点是对于一个设计级别，就要有一整套数字，而不能按比例放大、缩小。 在本次实习中，使用的设计过则是Winbond的HiCMOS 0.5um 3.3V LOGIC DESIGN RULES, 其process route 为C054FI.。 3、集成电路版图设计工具 著名的提供IC 版图设计工具的公司有Cadence、、Synopsys、Magma、Mentor。Synopsys 的优势在于其逻辑综合工具，而Cadence和Mentor则能够在设计的各个层次提供全套的开发工具。在晶体管级和基本门级提供图形输入工具的有Cadence的composer、Viewlogic公司的viewdraw。专用的IC综合工具有synopysys的design compiler和Behavia的compiler，Synopsys的synplify ASIC，Cadence的synergy。随着IC集成度的日益提高，线宽的日益缩小，晶体管的模型日益复杂，电路仿真变得更加重要，Spice是著名的模拟电路仿真工具。此外，还有一些IC版图工具，如自动布局布线（Auto plane & route）工具、版图输入工具、物理验证工具（Physical validate）和参数提取（LVS）工具。一些公司如Advantage、Dsp builder、Sopc builder、System generator等还推出了一些开发套件和专用的开发工具。在本次集成电路版图设计实习中，使用的版图设计工具是Cadence的virtuoso工具和calibre （版图验证）工具、lvs工具等。另外tanner的版图工具也是业界比较常用的。 三、集成电路版图设计的实习内容 1、反相器版图设计 (1) 反相器的工作原理： CMOS反相器由一个P沟道增强型MOS管和一个N沟道增强型MOS管串联组成。通常P沟道MOS管作为负载管，N沟道MOS管作为输入管。两个MOS管的开启电压V GS(th)P<0，V GS(th)N >0，通常为了保证正常工作，要求V DD>|V GS(th)P|+V GS(th)N。若输入I为低电平(如0V)，则负载管PMOS导通，输入管NMOS截止，输出电压接近V DD；若输入I为高电平(如V DD)，则输入管NMOS导通，负载管PMOS截止，输出电压接近0V。 CMOS反相器的电路原理图 CMOS反相器的版图
集 成 电 路 设 计 实 验 报 告 电控学院 微电0902班 0906090216 张鹏
目录 1 综合实验的任务与目的 (2) 2 综合实验的内容和要求 (2) 3设计方案对比和论证确定 (4) 4设计实现过程 (5) 5验证结果说明和结论 (7) 6总结版图设计技巧 (9) 7 参考文献 (10)
MOS集成运算放大器的版图设计 1 综合实验的任务与目的 集成电路设计综合实验是微电子学专业学科的实践性教学课程，其任务是向学生介绍集成电路软件设计的基本知识，基本的设计方法，学会使用专用软件进行集成电路设计，学习集成电路版图的设计及物理验证的一般方法技巧。本次集成电路设计综合实验要求学生完成对CMOS 集成运算放大器电路的版图设计及其物理验证。 2 综合实验的内容和要求 2.1 实验的内容 本次集成电路设计综合实验的内容为：CMOS 集成运算放大器的版图设计以及采用DIVA工具进行物理验证。版图设计的过程是：先进行电路分析，计算出各端点的电压及各管的电流，从而求出各管的W/L比，进而依据设计规则设计各管图形，进行布局、布线以及物理验证，最后完成整个版图设计。 2.1.1 目标电路及其性能要求 目标电路原理图如图1所示，为两级CMOS集成运算放大器，其中M1～M4构成有源负载的差分输入级；M5提供该级的工作电流；M8，M9构成共源放大电路，作为输出级；M7为源跟随器，作为增益为1的缓冲器，以克服补偿电容的前馈效应，并消除零点；M6提供M7的工作电流；M10，M11组成运放的偏置电路。
图1 CMOS 集成运算放大器原理图 电路的性能要求：输出电压摆幅大于V 3±；最大转换速率为s V μ/30；补偿电容Cc 为10pF 。 2.1.2 工艺选择 本设计选择0.6um double metal double poly mixed signal technology 。 工艺信息描述： 工艺名称：6S06DPDM-CT 工艺尺寸：0.6um 多晶硅层数：2 铝的层数：2 电压类型： 3~5V 工艺参数： )/(4002s V cm N ?=μ，)(2002s V cm P ?=μ，01.0=λ，28/103.2cm F C ox -?=，V V TP 1-=，V V TN 1=。 假定V V GS 5.2=时，晶体管进入饱和工作状态。 2.1.3 版图设计的一般方法和技巧 实际电路和原理图毕竟有所差别，各种非理想因素会影响电路的性能，使之偏离设计目标。因此，我们先要了解实际电路中各种非理想因素存在的原因，以及它对电路造成的影响。然后，同时从仿真和版图两个方面入手来解决这个问题。一方面，在电路设计中
（实习报告）集成电路版图设计的实习报告关于在深圳菲特数码技术有限公司成都分 公司从事集成电路版图设计的实习报告一、实习单位及岗位简介 (一)实习单位的简介 深圳菲特数码技术有限公司成立于2005年1月，总部位于深圳高新技术产业园。深圳市菲特数码技术有限公司成都分公司于2007年10月在成都设立研发中心,位于青羊工业集中发展区B区12栋2楼。菲特数码技术有限公司员工总人数已超过50人，其中本科以上学历占90%。菲特公司拥有一支集嵌入式系统、软件技术、集成电路设计于一体的综合研发团队，其核心人员均是来自各个领域的资深专家，拥有多年成功研发经验，已在手持多媒体，车载音响系统，视频监控等多个领域有所斩获。菲特公司以自有芯片技术为核心原动力，开展自我创新能力，并于2006年申请两项技术专利，且获得国家对自主创新型中小企业扶持的专项资金。 主要项目电波钟芯片设计及方案开发;视频专用芯片设计及监控摄像头方案开发、监控DVR方案开发;车载音响系统方案开发;网络电视、网络电话方案开发。 (二)实习岗位的简介 集成电路版图设计是连接设计与制造工厂的桥梁，主要从事芯片物理结构分析、版图编辑、逻辑分析、版图物理验证、联系代工厂、版图自动布局布线、建立后端设计流程等。版图设计人员必须懂得集成电路设计与制造的流程、原理及相关知识，更要掌握芯片的物理结构分析、版图编辑、逻辑分析、版图物理验证等专业技能。 集成电路版图设计的职业定义为:通过EDA设计工具，进行集成电路后端的版 图设计和验证，最终产生送交供集成电路制造用的GDSII数据。
通常由模拟电路设计者进行对模拟电路的设计，生成电路及网表文件，交由版图设计者进行绘制。版图设计者在绘制过程中需要与模拟电路设计者进行大量的交流及讨论，这关系到电路最终的实现及最终芯片的性能。这些讨论涉及到电流的走向，大小;需要匹配器件的摆放;模块的摆放与信号流的走向的关系;电路中MOS 管、电阻、电容对精度的要求;易受干扰的电压传输线、高频信号传输线的走线问题。而且要确保金属线的宽度和引线孔的数目能够满足要求(各通路的电流在典型情况和最坏情况的大小)，尤其是电源线和地线的宽度。在进行完这些讨论之后，版图设计者根据这些讨论所得到的信息及电路原理图开始着手对版图的绘制，在绘制过程中遇到的问题，比如牵涉到敏感信号的走线，高精度匹配器件的摆放，连接等，都需及时与模拟电路设计者进行讨论，以确保模拟电路设计者的思想及电路能以最好的方式实现。同时版图设计者需要对所采用的代工厂所提供的工艺文件，规制文件有仔细的阅读和理解，并按照这些规则进行版图的绘制。 绘制完成后需要进行DRC，即设计规则检查，以保证所绘制电路可在代工 1 厂的所提供的工艺精度下完成芯片的制造。如有错误则需进行相关修改，直至满足设计规则为止。 完成DRC后需要进行LVS，即版图与电路图的对照，通常根据LVS的规则文件对版图所生成的网表与模拟电路设计者所提供的电路网表文件进行对照，确保版图的物理连接与电路设计者所设计的电路一致，如有错误进行相关修改，直至与电路网表一致为止。 在完成DRC和LVS之后还需进行版图的寄生参数提取，所提取的数据包括寄生电阻，寄生电容，寄生电感(射频电路中会考虑此项)。电路设计者根据这些参数进行后仿真并与原电路的仿真结果进行比较，如有较大差距，则需与版图设计者讨论，交由版图设计者进行修改，直至满足仿真结果为止。