VHDL与复杂数字系统设计
上机实验3：时序逻辑电路的VHDL程序设计
一、实验目的：
1.掌握在Max＋plus II开发平台上，使用硬件描述语言设计电路的基本操作
步骤；
2.运用所学VHDL的描述语句完成一种时序逻辑电路的设计。
二、要点：
时序逻辑电路在电路结构上有两个显著特点:
第一，时序电路通常包含组合电路和存储电路两个组成部分，而且存储电路是必不可少的。第二，存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出。
时序电路的信号变化特点：
时序电路以时钟信号为驱动；电路内部信号的变化（或输出信号的变化）只发生在特定的时钟边沿；其他时刻输入信号的变化对电路不产生影响；
要点：执行条件的控制；
时钟边沿的检测；
1、执行条件的控制
采用进程描述可以有效控制执行条件，若进程以时钟信号（clk）为唯一敏感信号，则只有当时钟信号变化时，进程才执行；在其他时刻，任何输入信号的变化对电路（进程）不起作用；
模版1：
process(clock) --敏感信号表中只有时钟
begin
if rising_edge(clock) then--监测时钟上升沿，若用falling_edge(clock) ……--则监测时钟下升沿。
end if;
end process;
例：时钟上升沿动作的D触发器
library ieee;
use ieee.std_logic_1164.all;
entity dff1 is
port(clk, d: in std_logic;
q: out std_logic);
end dff1;
architecture rtl of dff1 is
begin
process(clk)
begin
if (clk'event and clk='1') then
q<=d;
end if;
end process;
end rtl;
时序逻辑电路的初始状态应由复位（或清零）信号来设置，根据复位信号对时序逻辑电路复位操作的不同，可分为同步复位和异步复位。
同步复位：复位信号有效，并且在给定的时钟边沿到来时，触发器才被复位。同步复位在以时钟为敏感信号的进程中定义，且用if 语句来描述复位条件。
模版2：
process(clock) --敏感信号表中只有时钟信号
begin
if rising_edge(clock) then--监测时钟边沿
if (reset_condition) then --监测同步复位信号的电平值
signal_out<=reset_value;
else
signal_out<= signal_in;
……
end if;
end if;
end process;
异步复位：复位信号一旦有效，时序逻辑电路立即回到初始状态。为实现异步复位，进程敏感信号表中时钟信号clk、复位信号reset同时存在；用if语句描述复位条件；在elsif段描述时钟边沿的条件。
模版3：
process(clock, reset) --敏感信号表中只有时钟和复位信号
begin
if(reset_condition) then --监测异步复位信号的电平值
……
elsif rising_edge(clock) then--监测时钟上升沿，若用falling_edge(clock)……--则监测时钟下升沿。
end if;
end process;
例：异步清零D触发器
process( clk,clr )
begin
if (clr = ‘0’ ) then
q<='0';
elsif (clk'event and clk='1') then
q<=d;
end if;
end process;
注：进程的敏感信号有时也可以采用wait语句替代。
2、时钟边沿的检测
为了确保电路状态只在时钟的特定边沿（上升/下降）发生变化，需要对时钟边沿进行检测；
VHDL通常采用属性语句检测时钟边沿；
与时钟有关的属性语句：
clk'event boolean clk有变化时为true；
clk'last_value clk在变化之前的值；
例：上升沿的检测：
clk'event and clk='1' ;
clk'event and clk'last_value='0' ;
在由上升沿导致的进程执行时，上述两个表达式的值都为true；利用这种表达式构成条件语句中的关系判断，就可以保障电路状态在特定边沿变化；
三、实验任务：
从下列各题中任选一题完成。要求给出完整的VHDL语言程序，程序应包括：库和包集合说明（必要时）、实体和结构体；若使用了元件，要给出底层元件的VHDL语言描述；对程序进行编译、调试；对所设计电路进行功能仿真，给出仿真波形文件；进行适当分析。
1.设计一个D锁存器，说明它与D触发器的区别，它们的区别具体是怎样在程
序中体现的。按照如下引脚框图进行端口说明。
1) 程序
2) 仿真波形
3) 时序分析
2.设计一个16位的寄存器，带有异步清零、时钟使能控制和输出三态控制功
能。
各引脚功能如下：
CLK: 寄存器的时钟信号；
D[1..16]：输入需寄存的数据；
CLKEN: 时钟信号使能，在时钟条件满足的情况下，CLKEN为高电平时，存储数据D[1..16]；
CLR：异步清零，高电平有效；
OE：输出使能，为高电平时，寄存数据从端口Q[1..16]输出，否则，端口Q[1..16]呈高阻态。
Q[1..16]：寄存器数据输出；
1) 程序
2) 仿真波形（需反映出CLKEN、OE信号、CLR 信号对于电路状态的影响）
3) 时序分析（电路工作频率、建立保持时间、延迟时间分析）
3. 设计一个4位二进制计数器74163，它具有同步清零、同步置数、计数控制和进位输出控制功能。
各端口功能如下：
CLK：时钟信号，上升沿计数；
CLRL：同步清零端，低电平有效；
LDL：同步置位控制端，低电平有效；
ENP：与ENT同时为‘1’时，计数使能；
ENT：为‘1’时，可进行进位；
D[3..0]：计数器置数输入；
Q[3..0]：计数器状态输出；
RCO：计数器进位输出。
1) 程序
2) 仿真波形（需反映出LDL 、ENT 、ENP 、CLRL对电路状态的影响）
3) 时序分析（电路工作频率、建立保持时间、延迟时间分析）
四、参考答案：
1. D锁存器
library ieee;
use ieee.std_logic_1164.all;
entity kdlatch is
port ( d,clk: in std_logic;
q: out std_logic);
end kdlatch;
architecture beh of kdlatch is
begin
process(clk,d)
begin
if clk='1' then q<=d;
end if;
end process;
end beh;
2. 16位寄存器
library ieee;
use ieee.std_logic_1164.all;
entity kreg16 is
port ( clk,clken,oe,clr: in std_logic;
d:in std_logic_vector(1 to 16);
q: out std_logic_vector(1 to 16)); end kreg16;
architecture beh of kreg16 is
signal iq: std_logic_vector(1 to 16); begin
process ( clk,clr,oe,iq)
begin
if clr='1' then iq<=(others=>'0');
elsif clk'event and clk='1' then
if clken = '1' then iq<=d;
end if;
end if ;
if oe='1' then q <= iq;
else q<=(others=>'Z');
end if;
end process ;
end beh;
3. 4位二进制计数器74163
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity k74163 is
port ( clk, clrl, ldl, enp, ent: in std_logic;
d: in std_logic_vector(3 downto 0);
q: out std_logic_vector(3 downto 0);
rco: out std_logic );
end k74163;
architecture beh of k74163 is
signal iq: std_logic_vector(3 downto 0); begin
process (clk, ent)
begin
if clk'event and clk='1' then
if clrl='0' then iq<= (others=>'0');
elsif ldl='0' then iq<=d;
elsif (ent and enp)='1' then iq<=iq+1;
end if;
end if;
if (iq=15) and (ent='1') then rco<='1';
else rco<='0';
end if;
q<=iq;
end process;
end beh;
第12章时序逻辑电路 自测题 一、填空题 1．时序逻辑电路按状态转换情况可分为时序电路和时序电路两大类。 2．按计数进制的不同，可将计数器分为、和N进制计数器等类型。 3．用来累计和寄存输入脉冲个数的电路称为。 4．时序逻辑电路在结构方面的特点是：由具有控制作用的电路和具记忆作用电路组成。、 5．、寄存器的作用是用于、、数码指令等信息。 6．按计数过程中数值的增减来分，可将计数器分为为、和三种。 二、选择题 1．如题图12.1所示电路为某寄存器的一位，该寄存器为 。 A、单拍接收数码寄存器； B、双拍接收数码寄存器； C、单向移位寄存器； D、双向移位寄存器。 2．下列电路不属于时序逻辑电路的是。 A、数码寄存器； B、编码器； C、触发器； D、可逆计数器。 3．下列逻辑电路不具有记忆功能的是。 A、译码器； B、RS触发器； C、寄存器； D、计数器。 4．时序逻辑电路特点中，下列叙述正确的是。 A、电路任一时刻的输出只与当时输入信号有关； B、电路任一时刻的输出只与电路原来状态有关； C、电路任一时刻的输出与输入信号和电路原来状态均有关； D、电路任一时刻的输出与输入信号和电路原来状态均无关。 5．具有记忆功能的逻辑电路是。 A、加法器； B、显示器； C、译码器； D、计数器。 6．数码寄存器采用的输入输出方式为。 A、并行输入、并行输出； B、串行输入、串行输出； C、并行输入、串行输出； D、并行输出、串行输入。 三、判断下面说法是否正确，用“√"或“×"表示在括号 1．寄存器具有存储数码和信号的功能。( ) 2．构成计数电路的器件必须有记忆能力。( ) 3．移位寄存器只能串行输出。( ) 4．移位寄存器就是数码寄存器，它们没有区别。( ) 5．同步时序电路的工作速度高于异步时序电路。( ) 6．移位寄存器有接收、暂存、清除和数码移位等作用。（） 思考与练习题 12.1.1 时序逻辑电路的特点是什么? 12.1.2 时序逻辑电路与组合电路有何区别? 12.3.1 在图12.1电路作用下，数码寄存器的原始状态Q3Q2Q1Q0=1001，而输入数码
实验五时序逻辑电路(计数器和寄存器)-实验报告 一、实验目的 1．掌握同步计数器设计方法与测试方法。 2．掌握常用中规模集成计数器的逻辑功能和使用方法。 二、实验设备 设备：THHD-2型数字电子计数实验箱、示波器、信号源 器件：74LS163、74LS00、74LS20等。 三、实验原理和实验电路 1．计数器 计数器不仅可用来计数，也可用于分频、定时和数字运算。在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。 2．(1) 四位二进制（十六进制）计数器74LS161（74LS163） 74LSl61是同步置数、异步清零的4位二进制加法计数器，其功能表见表5.1。 74LSl63是同步置数、同步清零的4位二进制加法计数器。除清零为同步外，其他功能与74LSl61相同。二者的外部引脚图也相同，如图5.1所示。 表5.1 74LSl61（74LS163）的功能表 清零预置使能时钟预置数据输入输出 工作模式R D LD EP ET CP A B C D Q A Q B Q C Q D 0 ××××（）××××0 0 0 0 异步清零 1 0 ××D A D B D C D D D A D B D C D D同步置数 1 1 0 ××××××保持数据保持 1 1 ×0 ×××××保持数据保持 1 1 1 1 ××××计数加1计数3．集成计数器的应用——实现任意M进制计数器 一般情况任意M进制计数器的结构分为3类，第一类是由触发器构成的简单计数器。第二类是由集成二进制计数器构成计数器。第三类是由移位寄存器构成的移位寄存型计数器。第一类，可利用时序逻辑电路的设计方法步骤进行设计。第二类，当计数器的模M较小时用一片集成计数器即可以实现，当M较大时，可通过多片计数器级联实现。两种实现方法：反馈置数法和反馈清零法。第三类,是由移位寄存器构成的移位寄存型计数器。 4．实验电路： 十进制计数器 同步清零法 同步置数法
《时序逻辑电路》练习题及答案 [6.1] 分析图P6-1时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。 图P6-1 [解] 驱动方程：311Q K J ==， 状态方程：n n n n n n n Q Q Q Q Q Q Q 13131311⊕=+=+； 122Q K J ==， n n n n n n n Q Q Q Q Q Q Q 12212112 ⊕=+=+； 33213Q K Q Q J ==，， n n n n Q Q Q Q 12313 =+； 输出方程：3Q Y = 由状态方程可得状态转换表，如表6-1所示；由状态转换表可得状态转换图，如图A6-1所示。电路可以自启动。 表6-1 n n n Q Q Q 123 Y Q Q Q n n n 111213+++ n n n Q Q Q 123 Y Q Q Q n n n 1112 13+++ 0 00 00 1 010 01 1 0010 0100 0110 1000 100 10 1 110 11 1 000 1 011 1 010 1 001 1 图A6-1 电路的逻辑功能：是一个五进制计数器，计数顺序是从0到4循环。 [6.2] 试分析图P6-2时序电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A 为输入逻辑变量。
图P6-2 [解] 驱动方程：21 Q A D =， 21 2Q Q A D = 状态方程：n n Q A Q 21 1 =+， )(122112n n n n n Q Q A Q Q A Q +==+ 输出方程：21Q Q A Y = 表6-2 由状态方程可得状态转换表，如表6-2所示；由状态转换表 可得状态转换图，如图A6-2所示。 电路的逻辑功能是：判断A 是否连续输入四个和四个以上“1” 信号，是则Y=1，否则Y=0。 图A6-2 [6.3] 试分析图P6-3时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，检查电路能否自启动。 图P6-3 [解] 321Q Q J =，11=K ； 12Q J =，312Q Q K =； 23213Q K Q Q J ==， =+11n Q 32Q Q ·1Q ； 211 2 Q Q Q n =++231Q Q Q ； 3232113Q Q Q Q Q Q n +=+ Y = 32Q Q 电路的状态转换图如图A6-3所示，电路能够自启动。 图A6-3 [6.4] 分析图P6-4给出的时序电路，画出电路的状态转换图，检查电路能否自启动，说明电路实现的功能。A 为输入变量。 n n Q AQ 12 Y Q Q n n 1 112++ 000 00 1 010 01 1 100 11 1 110 10 1 010 100 110 00 1 11 1 100 010 000
5-1 分析图所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图。 CLK Z 图 题 5-1图 解：从给定的电路图写出驱动方程为： 0012 10 21()n n n n n D Q Q Q D Q D Q ?=??=?? =?? e 将驱动方程代入D 触发器的特征方程D Q n =+1 ，得到状态方程为： 10012110 12 1()n n n n n n n n Q Q Q Q Q Q Q Q +++?=??=??=??e 由电路图可知，输出方程为 2 n Z Q = 根据状态方程和输出方程，画出的状态转换图如图题解5-1(a ）所示，时序图如图题解5-1(b ）所示。 题解5-1(a ）状态转换图
1 Q 2/Q Z Q 题解5-1(b ）时序图 综上分析可知，该电路是一个四进制计数器。 5-2 分析图所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A 为输入变量。 Y A 图 题 5-2图 解：首先从电路图写出驱动方程为： () 0110101()n n n n n D AQ D A Q Q A Q Q ?=? ?==+?? 将上式代入触发器的特征方程后得到状态方程 () 1011 10101()n n n n n n n Q AQ Q A Q Q A Q Q ++?=? ?==+?? 电路的输出方程为： 01n n Y AQ Q = 根据状态方程和输出方程，画出的状态转换图如图题解5-2所示
Y A 题解5-2 状态转换图 综上分析可知该电路的逻辑功能为： 当输入为0时，无论电路初态为何，次态均为状态“00”，即均复位； 当输入为1时，无论电路初态为何，在若干CLK 的作用下，电路最终回到状态“10”。 5-3 已知同步时序电路如图(a)所示，其输入波形如图 (b)所示。试写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图，并说明该电路的功能。 X (a) 电路图 1234CLK 5678 X (b)输入波形 图 题 5-3图 解：电路的驱动方程、状态方程和输出方程分别为： 0010110001101101 1, ,n n n n n n n n n n J X K X J XQ K X Q X Q XQ X Q XQ Q XQ XQ XQ Y XQ ++?==??==???=+=?? ?=+=+?= 根据状态方程和输出方程，可分别做出11 10,n n Q Q ++和Y 的卡诺图，如表5-1所示。由此 做出的状态转换图如图题解5-3（a)所示，画出的时序图如图题解5-3（b ）所示。
实验三时序逻辑电路的VHDL设计 一、实验目的与要求 1、目的 （1）熟悉VHDL语言的编程方法 （2）学会利用VHDL语言设计实现时序逻辑功能器件的逻辑功能。 （3）总结体会VHDL语言的编程技巧方法 2、要求 （1）调试程序要记录调试过程中出现的问题及解决办法； （2）给出每个问题的算法或画出流程图； （3）编写程序要规范、正确，上机调试过程和结果要有记录，并注意调试程序集成环境的掌握及应用，不断积累编程及调试经验； （4）做完实验后给出本实验的实验报告。 二、实验设备、环境 PII以上计算机，装有QuartusII软件 三、方法与步骤 （一）教师简单回顾所需知识并演示较一个简单功能的实现过程。 1、简单回顾组合逻辑电路的特点及常用逻辑功能器件的功能 2、回顾QuartusII的VHDL操作步骤 3、以JKFF为例，重点演示该时序逻辑单元的VHDL设计过程。 （1）JKFF的参考VHDL源程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY JK_FF IS PORT(J,K:IN STD_LOGIC; CLK:IN STD_LOGIC; Q:OUT STD_LOGIC); END JK_FF; ARCHITECTURE A OF JK_FF IS SIGNAL QTMP:STD_LOGIC; SIGNAL J_K:STD_LOGIC_VECTOR(0 TO 1); BEGIN J_K<=J&K; PROCESS(CLK,J_K) BEGIN IF CLK'EVENT AND CLK='1' THEN CASE J_K IS WHEN "00"=>NULL;
时序逻辑电路实验报告 一、实验目的 1. 加深理解时序逻辑电路的工作原理。 2. 掌握时序逻辑电路的设计方法。 3. 掌握时序逻辑电路的功能测试方法。 二、实验环境 1、PC机 2、Multisim软件工具 三、实验任务及要求 1、设计要求： 要求设计一个计数器完成1→3→5→7→9→0→2→4→6→8→1→…的循环计数（设初值为1），并用一个数码管显示计数值（时钟脉冲频率为约1Hz）。 2、实验内容： （1）按要求完成上述电路的功能。 （2）验证其功能是否正确。 四、实验设计说明（简述所用器件的逻辑功能，详细说明电路的设计思路和过程） 首先根据题目要求（即要完成1到9的奇数循环然后再0到8的偶数循环）画出真值表，如下图。画出真值表后，根据真值表画出各次态对应的卡诺图，如下图。然后通过化简卡诺图，得到对应的次态的状态方 程；
然后开始选择想要用于实现的该电路的器件，由于老师上课时所用的例题是用jk触发器完成的，我觉得蛮不错的，也就选择了同款的jk触发器；选好器件之后，根据状态方程列出jk触发器的驱动方程。然后根据驱动方程连接好线路图，为了连接方便，我也在纸上预先画好了连接图，以方便照着连接。接下来的工作就是在multisim上根据画好的草图连接器件了，然后再接上需要的显示电路，即可完成。
五、实验电路（画出完整的逻辑电路图和器件接线图）
六、总结调试过程所遇到的问题及解决方法，实验体会 1、设计过程中遇到过哪些问题？是如何解决的？ 在设计过程中最大的问题还是忘记设计的步骤吧，因为老师是提前将实验内容已经例题讲解给我们听的，而我开始实验与上课的时间相隔了不短的时间，导致上课记下来的设计步骤忘得七七八八，不过好在是在腾讯课堂上得网课，有回放，看着回放跟着老师的思路走一遍后，问题也就迎刃而解了，后面的设计也就是将思路步骤走一遍而已，没再遇到什么困难。 2、通过此次时序逻辑电路实验，你对时序逻辑电路的设计是否有更清楚的认识？若没有，请分析原因；若有，请说明在哪些方面更加清楚。 通过这次时序逻辑电路实验，我最大的感触就是实验设计的思路与步骤一定要清晰，思路与步骤的清晰与否真的是造成实验设计是否困难的最重要的因素。清晰的话，做起实验来如同顺水推舟，毫不费力，不清晰的话则如入泥潭，寸步难行。
实验三时序逻辑电路 学习目标： 1、掌握时序逻辑电路的一般设计过程 2、掌握时序逻辑电路的时延分析方法，了解时序电路对时钟信号相关参数的基本要求 3、掌握时序逻辑电路的基本调试方法 4、熟练使用示波器和逻辑分析仪观察波形图 实验内容： 1、广告流水灯（第 9 周课内验收）用触发器、组合函数器件和门电路设计一个广告流水灯，该流水灯由 8 个 LED 组成，工作时始终为 1 暗 7 亮，且这一个暗灯循环右移。 (1) 写出设计过程，画出设计的逻辑电路图，按图搭接电路 (2) 将单脉冲加到系统时钟端，静态验证实验电路 (3) 将 TTL 连续脉冲信号加到系统时钟端，用示波器观察并记录时钟脉冲 CP、触发器的输出端 Q2、Q1、 Q0 和 8 个 LED 上的波形。 2、序列发生器（第 10 周课内实物验收计数器方案）分别用 MSI 计数器和移位寄存器设计一个具有自启动功能的 01011 序列信号发生器 (1) 写出设计过程，画出电路逻辑图 (2) 搭接电路，并用单脉冲静态验证实验结果 (3) 加入 TTL 连续脉冲，用示波器观察观察并记录时钟脉冲 CLK、序列输出端的波形。 3、4 位并行输入-串行输出曼切斯特编码电路（第10周课内验收，基础要求占70%，扩展要求占30%） 在电信与数据存储中, 曼彻斯特编码（Manchester coding），又称自同步码、相位编码（phase encoding，PE），它能够用信号的变化来保持发送设备和接收设备之间的同步，在以太网中，被物理层使用来编码一个同步位流的时钟和数据。曼彻斯特编码用电压的变化来分辨 0 和 1，从高电平到低电平的跳变代表 0，而从低电平到高电平的跳变代表 1。信号的保持不会超过一个比特位的时间间隔。即使是 0 或 1 的序列，信号也将在每个时间间隔的中间发生跳变。这种跳变将允许接收设备的时钟与发送设备的时钟保持一致，图 3.1 为曼切斯特编码的例子。 设计一个电路，它能自动加载 4 位并行数据，并将这4位数据逐个串行输出（高位在前），每个串行输出位都被编码成曼切斯特码，当 4 位数据全部传输完成后，重新加载新数据，继续传输，如图 3.2 所示。
实验五时序逻辑电路（计数器和寄存器）-实验报告一、实验目的 1掌握同步计数器设计方法与测试方法。 2 ?掌握常用中规模集成计数器的逻辑功能和使用方法。 二、实验设备 设备：THHD-2型数字电子计数实验箱、示波器、信号源 器件：74LS163、74LS00、74LS20 等。 三、实验原理和实验电路 1计数器 计数器不仅可用来计数，也可用于分频、定时和数字运算。在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。 2. （1）四位二进制（十六进制）计数器74LS161 （74LS163） 74LS161是同步置数、异步清零的4位二进制加法计数器，其功能表见表。 74LS163是同步置数、同步清零的4位二进制加法计数器。除清零为同步外，其他功能与74LS161相同。二者的外部引脚图也相同，如图所示。 3.集成计数器的应用一一实现任意M进制计数器
Eft CR IK rh th Ih ET 7-I1A C1M /( 制扭环计数 同步清零法器 同步置数法 般情况任意M 进制计数器的结构分为 3类，第一类是由触发器构成的简单计数器。 第 二类是 由集成二进制计数器构成计数器。第三类是由移位寄存器构成的移位寄存型计数器。 第一类，可利用时序逻辑电路的设计方法步骤进行设计。 第二类，当计数器的模 M 较小时用 一片集成计数器即可以实现，当 M 较大时，可通过多片计数器级联实现。两种实现方法：反 馈置数法和反馈清零法。第三类，是由移位寄存器构成的移位寄存型计数器。 4?实验电路： 十进制计数器 1
图74LS161 (74LS163)外部引脚图 四、实验内容及步骤 1 .集成计数器实验 （1）按电路原理图使用中规模集成计数器74LS163和与非门74LS00,连接成一个同步置数或同步清零十进制计数器，并将输出连接至数码管或发光二极管。然后使用单次脉冲作为触发输入，观察数码管或发光二极管的变化，记录得到电路计数过程和状态的转换规律。 （2）根据电路图，首先用D触发器74LS7474构成一个不能自启的六进制扭环形计数器，同样将输出连接至数码管或发光二极管。然后使用单次脉冲作为触发输入，观察数码管或发光二 极管的变化，记录得到电路计数过程和状态的转换规律。注意观察电路是否能自启，若不能自启，则将电路置位有效状态。接下来再用D触发器74LS7474构成一个能自启的六进制扭环 形计数器，重复上述操作。 2?分频实验 依据实验原理图用74LS163及74LS00组成一个具有方波输出的六分频电路。选择适当时钟输入方式及频率（CP接连续波脉冲），用双踪示波器观察并记录时钟与分频输出信号的时序波形。 五、实验结果及数据分析 1 .集成计数实验同步清零和同步置数的十进制加一计数器状态转换过程分别如下所示: 0000 ： 0001 ： 0010 ： 0011 ； 0100 爲00*卄庇爲爲卄yh 六进制扭环形计数器的状态转换过程如下:
实验三 VHDL 时序逻辑电路设计 一、实验目的 1．熟悉用VHDL语言设计时序逻辑电路的方法 2．熟悉用Quartus文本输入法进行电路设计 二、实验所用仪器元件及用途 1．计算机：装有Quartus软件，为VHDL语言提供操作场所。 2．直流稳压电源：通过USB接口实现，为实验开发板提供稳定电源。 3．数字系统与逻辑设计实验开发板：使试验结果下载到开发板上，实现整个实验的最终结果。 三、实验内容 1．用VHDL语言设计实现一个8421码十进制计数器。 （1）实验内容及要求：在Quartus平台上设计程序和仿真题目要求，并下载到实验板上验证试验结果。 （2）试验结果：VHDL代码和仿真结果。 2．用VHDL语言设计实现一个分频系数为8，分频输出信号占空比为50%的分频器。 （1）实验内容及要求：在Quartus平台上设计程序和仿真题目要求。 （2）试验结果：VHDL代码和仿真结果。 3．用VHDL语言设计实现一个控制8个发光二极管亮灭的电路。 （1）实验内容及要求：在Quartus平台上设计程序和仿真题目要求，并下载到实验板上验证试验结果。 a.单点移动模式：一个点在8个发光二极管上来回的亮 b.幕布式：从中间两个点，同时向两边依次点亮直至全亮，然后再向中间 点灭，依次往复 c.通过拨码开关或按键控制两种模式的转换 （2）试验结果：VHDL代码和仿真结果。 四、实验设计思路及过程 1.8421码十进制计数器状态转移表 左图为8421码十进制 计数器的状态转移表，abcd 为初状态，ABCD为下一状 态，每当有“1”出现时， 相应的管脚就亮灯，从而从 0000到1001的灯依次出 现。 VHDL代码如下： LIBRARY IEEE;
一、填空题 1. 基本RS触发器，当R、S都接高电平时，该触发器具有____ ___功能。 2．D 触发器的特性方程为___ ；J-K 触发器的特性方程为______。 3．T触发器的特性方程为。 4．仅具有“置0”、“置1”功能的触发器叫。 5．时钟有效边沿到来时，输出状态和输入信号相同的触发器叫____ _____。 6. 若D 触发器的D 端连在Q端上，经100 个脉冲作用后，其次态为0，则现态应为。7．JK触发器J与K相接作为一个输入时相当于触发器。 8. 触发器有个稳定状态，它可以记录位二进制码，存储8 位二进制信息需要个触发器。 9．时序电路的次态输出不仅与即时输入有关，而且还与有关。 10. 时序逻辑电路一般由和两部分组成的。 11. 计数器按内部各触发器的动作步调，可分为___ ____计数器和____ ___计数器。 12. 按进位体制的不同，计数器可分为计数器和计数器两类；按计数过程中数字增减趋势的不同，计数器可分为计数器、计数器和计数器。13．要构成五进制计数器，至少需要级触发器。 14．设集成十进制（默认为8421码）加法计数器的初态为Q4Q3Q2Q1＝1001，则经过5个CP脉冲以后计数器的状态为。 15．欲将某时钟频率为32MHz的CP变为16MHz的CP，需要二进制计数器个。 16. 在各种寄存器中，存放N 位二进制数码需要个触发器。 17. 有一个移位寄存器，高位在左，低位在右，欲将存放在该移位寄存器中的二进制数乘上十进制数4，则需将该移位寄存器中的数移位，需要个移位脉冲。 18．某单稳态触发器在无外触发信号时输出为0态，在外加触发信号时，输出跳变为1态，因此其稳态为态，暂稳态为态。 19．单稳态触发器有___ _个稳定状态，多谐振荡器有_ ___个稳定状态。 20．单稳态触发器在外加触发信号作用下能够由状态翻转到状态。 21．集成单稳态触发器的暂稳维持时间取决于。 22. 多谐振荡器的振荡周期为T=tw1+tw2，其中tw1为正脉冲宽度，tw2为负脉冲宽度，则占空比应为____ ___。
第五章时序电路 一、选择题 1．同步计数器和异步计数器比较，同步计数器的显著优点是。 A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟C P控制。 2．把一个五进制计数器与一个四进制计数器串联可得到进制计数器。 A.4 B.5 C.9 D.20 3．下列逻辑电路中为时序逻辑电路的是。 A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器 4.N个触发器可以构成最大计数长度（进制数）为的计数器。 A.N B.2N C.N2 D.2N 5.N个触发器可以构成能寄存位二进制数码的寄存器。 A.N-1 B.N C.N+1 D.2N 6．五个D触发器构成环形计数器，其计数长度为。 A.5 B.10 C.25 D.32 7．同步时序电路和异步时序电路比较，其差异在于后者。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 8．一位8421B C D码计数器至少需要个触发器。 A.3 B.4 C.5 D.10 9.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同 步二进制计数器，最少应使用级触发器。 A.2 B.3 C.4 D.8 10．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。 A.1 B.2 C.4 D.8 11．用二进制异步计数器从0做加法，计到十进制数178，则最少需要个触发器。 A.2 B.6 C.7 D.8 E.10 12．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z 的脉冲，欲构成此分频器至少需要个触发器。 A.10 B.60 C.525 D.31500
汕头大学实验报告 学院: 工学院系: 电子专业年级成绩: 姓名: 学号组: 实验时间: 2010-04-10 指导教师签字: _______________________________________________________________________________ 实验《二》：组合逻辑与时序逻辑电路的VHDL模型实验 一、实验目的： 1、掌握组合逻辑和时序逻辑电路的设计方法。 2、掌握组合逻辑电路的静态测试方法。加深FPGA设计的过程，并比较原理图输入和 文本输入的优劣。 3、了解通用同步计数器，异步计数器的使用方法。 4、理解积分分频器的原理。 二、硬件要求 1、拨位开关。 2、FPGA主芯片：EP1K30QC208。 3、LED显示模块。 三、实验原理 译码器是输入数码和输出数码之间的对应关系，也就是说，“输入码和输出码之间的对应表”这应该算是设计译码器的必须条件。 译码器常用来做码和码之间的转换器，也常被用于地址总线或用作电路的控制线。 例如下面为常见的3×8译码器的真值表： 实验中可根据需要，为3×8译码器加入使能控制脚。 一般的分频器可获得的分频频率种类分布不均匀，积分分频，能比较好的解决这个问题。 1、分频结果＝来源频率×N/（2?－1）; 2、频率波形不均匀。
四、实验内容及步骤 本实验内容是完成38译码器和5/8分频器的设计，然后将3×8译码器的结果在实验箱上实现，5/8分频器则能正确仿真、显示，实验步骤如下： 1、编写3×8译码器的VHDL代码。 2、用Quartus II对其进行编译仿真。 3、在仿真确定无误后，选择芯片ACEX1K EP1K30QC208。 4、给芯片进行管脚绑定，在此进行编译。 5、根据自己绑定的管脚，在实验箱上对键盘接口、显示接口和FPGA之间进行正确连 线。 6、给目标板下载代码，在开关输入键值，观看实验结果。 7、编写5/8分频器的VHDL代码。 8、用Quartus II对其进行编译仿真。 9、使用WaveForm进行波形仿真。 五、实验结果与分析 1、对于3×8译码器，设置了3位拨动开关为输入，8位LED为输出。时序仿真结果如下： 由图可知，A的三位为输入，Y的8位为输出。符合三八译码器真值表。经过验证，3位拨 动开关的不同组合输入，都会在LED上得到正确的输出。验证了38译码器的功能。 2、5/8分频器 由图可知，实现了5/8分频器的功能，仿真成功。
第9章 习题解答 9.1 题9.1图所示电路由D 触发器构成的计数器，试说明其功能，并画出与CP 脉冲对应的各输出端波形。 Q CP 题9.1图 解：(1)写方程 时钟方程：0CP CP =；10CP Q =；21CP Q = 驱动方程：00n D Q =；11n D Q =；22n D Q = 状态方程：0100n n Q D Q CP +==↑；11110n n Q D Q Q +==↑；2122 1n n Q D Q Q +==↑ (2)列状态转换表 （3）画状态转换图 111 210210n n n n n n CP Q Q Q Q Q Q +++0 0 0 0 1 1 11 1 1 1 1 1 02 1 1 0 1 0 13 1 0 1 1 0 04 1 0 0 0 1 15 0 1 1 0 1 06 0 1 0 0 0 17 0 0 1 0 0 0 (4)画波形图 CP 2Q 1Q 0 Q (5)分析功能 该电路为异步三位二进制减法计数器。
9.6 已知题9.6图电路中时钟脉冲CP 的频率为1MHz 。假设触发器初状态均为0，试分析电路的逻辑功能，画出Q 1、Q 2、Q 3的波形图，输出端Z 波形的频率是多少？ CP 题9.6图 解：(1)写方程 时钟方程：123CP CP CP CP === 驱动方程：113n n D Q Q =；212n n D Q Q =⊕；312n n D Q Q = 状态方程： 11113n n n Q D Q Q CP +==↑;12212n n n Q D Q Q CP +==⊕↑;13312n n n Q D Q Q CP +==↑ 输出方程：3n Z Q = (2)列状态转换表 （3）画状态转换图 111321321n n n n n n CP Q Q Q Q Q Q Z +++0 0 0 0 0 0 1 01 0 0 1 0 1 0 02 0 1 0 0 1 1 03 0 1 1 1 0 0 04 1 0 0 0 0 0 1 1 0 1 0 1 0 1 1 1 0 0 1 0 1 1 1 0 0 1 0 1 (4)画波形图 (5)分析功能 该电路为能够自启动的同步5进制加法计数器。Z 波形的频率为200K. CP 2Q 1 Q 0Q Z
实验二 时序逻辑电路的设计 一、实验目的： 1、 掌握时序逻辑电路的分析方法。 2、 掌握VHDL 设计常用时序逻辑电路的方法。 3、 掌握时序逻辑电路的测试方法。 4、 掌握层次电路设计方法。 5、 理解时序逻辑电路的特点。 二、实验的硬件要求： 1、 EDA/SOPC 实验箱。 2、 计算机。 三、实验原理 1、时序逻辑电路的定义 数字逻辑电路可分为两类：组合逻辑电路和时序逻辑电路。组合逻辑电路中不包含记忆单元（触发器、锁存器等），主要由逻辑门电路构成，电路在任何时刻的输出只和当前时刻的输入有关，而与以前的输入无关。时序电路则是指包含了记忆单元的逻辑电路，其输出不仅跟当前电路的输入有关，还和输入信号作用前电路的状态有关。 2、同步时序逻辑电路的设计方法 同步时序逻辑电路的设计是分析的逆过程,其任务是根据实际逻辑问题的要求，设计出能实现给定逻辑功能的电路。同步时序电路的设计过程： （1）根据给定的逻辑功能建立原始状态图和原始状态表。 ①明确电路的输入条件和相应的输出要求，分别确定输入变量和输出变量的数目和符号； ②找出所有可能的状态和状态转换之间的关系； ③根据原始状态图建立原始状态表； （2）状态化简---求出最简状态图。 合并等价状态，消去多余状态的过程称为状态化简。 等价状态：在相同的输入下有相同的输出，并转换到同一个次态去的两个状态称为等价状态。 （3）状态编码（状态分配）。 给每个状态赋以二进制代码的过程。 根据状态数确定触发器的个数，n n M 221-≤∠（M 为状态数；n 为触发器的个数）。 （4）选择触发器的类型。 （5）求出电路的激励方程和输出方程。 （6）画出逻辑图并检查自启动能力。 3、时序逻辑电路的特点及设计时的注意事项 ①时序逻辑电路与组合逻辑电路相比，输出会延时一个时钟周期。 ②时序逻辑电路一般容易消除“毛刺”。 ③用VHDL 描述时序逻辑电路时，一般只需将时钟信号和异步控制（如异步复位）信号作为敏感信号。
实验四基本时序逻辑电路的VHDL模型 一、实验目的 1掌握简单的VHDL程序设计。 2 掌握VHDL语言对基本时序逻辑电路的建模。 二、实验内容 分别设计并实现锁存器、触发器的VHDL模型。（一）寄存(锁存)器 1 实验原理 寄存器用于寄存一组二值代码，广泛用于各类数字系统。因为一个触发器能储存1位二值代码，所以用N个触发器组成的寄存器能储存一组N位的二值代码。 2 实验内容： 实现同步锁存器（同步锁存器指复位和加载功能全部与时钟同步，复位端的优先级最高。在数字系统设计时，采用完全同步的锁存器，可以避免时序错误。） 附：一个8位寄存器的VHDL描述。 LIBRARY IEEE；
USE IEEE.STD_LOGIC_1164.ALL; ENTITY REG IS PORT(D：IN STD_LOGIC_VECTOR(0 TO 7); CLK:IN STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(0 TO 7)); END REG; ARCHITECTURE ART OF REG IS BEGIN PROCESS(CLK) BEGIN IF(CLK'EVENT AND CLK=‘1’)THEN Q<=D; END IF; END PROCESS; END ART; （二）触发器 实验内容： 1、D触发器 1）、带异步置位的D触发器（当时钟信号或置位信号有跳变时激活进程。如果置位信号有效（高电平），D触发器被置位，输出信号高电平，如果置位
信号无效，此时时钟信号出现上升沿，D触发器输出信号变为输入信号）； 2）、带异步复位和置位的D触发器（当时钟信号、复位信号或置位信号有跳变时激活进程。如果复位信号有效（高电平），D触发器被复位，输出信号低电平；如果复位信号无效置，而置位信号有效（高电平），D触发器被置位，输出信号高电平，如果复位信号和置位信号都无效，此时时钟信号出现上升沿，D触发器输出信号变为输入信号）。 附：最简单的D触发器，没有复位和职位信号。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY DCFQ IS PORT(D,CLK:IN STD_LOGIC; Q:OUT STD_LOGIC); END DCFQ; ARCHITECTURE ART OF DCFQ IS BEGIN PROCESS(CLK) BEGIN IF (CLK'EVENT AND CLK=‘1’)THEN -- 时钟上升沿触发
第九章习题参考答案 9-1 对应于图 9-1a 逻辑图，若输入波形如图9-54所示，试分别画出原态为0和原态为1对应时刻得Q 和Q 波形。 图9-54 题9-1图 解 得到的波形如题9-1解图所示。 9-2 逻辑图如图9-55所示，试分析它们的逻辑功能，分别画出逻辑符号，列出逻辑真值表，说明它们是什么类型的触发器。 解 对于（a ）：由图可写出该触发器的输出与输入的逻辑关系式为： ???? ?+=+=Q S Q Q R Q D D （9-1） 原态为0： 原态为1： 题9-1解图
a ） b) 图9-55 题9-2图 下面按输入的不同组合，分析该触发器的逻辑功能。 (1) D R ＝1、D S ＝0 若触发器原状态为0，由式(9-1)可得Q ＝0、Q ＝1；若触发器原状态为l ，由式(9-1)同样可得Q ＝0、Q ＝1。即不论触发器原状态如何，只要D R ＝1、D S ＝0，触发器将置成0态。 (2) D R =0、D S ＝l 用同样分析可得知，无论触发器原状态是什么，新状态总为：Q ＝1、Q ＝0，即触 发器被置成1态。 (3) D R =D S ＝0 按类似分析可知，触发器将保持原状态不变。 (4) D R ＝D S ＝1 两个“与非”门的输出端Q 和Q 全为0，这破坏了触发器的逻辑关系，在两个输入 信号同时消失后，由于“或非”门延迟时间不可能完全相等，故不能确定触发器处于何种状态。因此这种情况是不允许出现的。 逻辑真值表如表9-1所示，这是一类用或非门实现的基本RS 触发器，逻辑符号如题9-2（a ）的逻辑符号所示。 对于（b ）：此图与（a ）图相比，只是多加了一个时钟脉冲信号，所以该逻辑电路在CP ＝1时的功能与（a ）相同，真值表与表9-1相同；而在CP ＝0时相当于（a ）中（3）的情况，触发器保持原状态不变。逻辑符号见题9-2（b ）逻辑符号。这是一类同步RS 触发器。 D R D S Q 1 0 0 0 1 1 0 不变 表9-1 题9-2（a ）真值表
时序逻辑电路习题 班级 姓名 学号 一、 单选题 1．时序逻辑电路在结构上（ ） A ．必须有组合逻辑电路 B ．必须有存储电路 C ．必有存储电路和组合逻辑电路 D ．以上均正确 2．同步时序逻辑电路和异步时序逻辑电路的区别在于异步时序逻辑电路（ ） A ．没有触发器 B ．没有统一的时钟脉冲控制 C ．没有稳定状态 D ．输出只与内部状态有关 3．图示各逻辑电路中，为一位二进制计数器的是（ ） 4．从0开始计数的N 进制增量计数器，最后一个计数状态为 （ ） A ．N B ．N+1 C ．N-1 D ．2N 5．由 n 个触发器构成的计数器，最多计数个数为（ ） A ．n 个 B ．2n 个 C ．n 2个 D ．2n 个 6．若构成一个十二进制计数器，所用触发器至少（ ） 。 A ．12个 B ．3个 C ．4个 D ．6个 7．4个触发器构成的8421BCD 码计数器，其无关状态的个数为（ ） A ．6个 B ．8个 C ．10个 D ．不定 _A B C D
8．异步计数器如图示，若触发器当前状态Q 3 Q 2 Q 1为110，则在时钟作用下，计数器的下一状态为（ ） A ．101 B ．111 C ．010 D ．000 9．下列器件中，具有串行—并行数据转换功能的是（ ） A ．译码器 B ．数据比较器 C ．移位寄存器 D ．计数器 10．异步计数器如图示，若触发器当前状态Q 3 Q 2 Q 1为011，则在时钟作用下，计数器的下一状态为（ ） A ．100 B ．110 C ．010 D ． 000 11．由4位二进制计数器74LS161构成的任意进制计数器电路如图示，计数时的最小状态是（ ） A ．0000 B ．1111 C ．0001 D ．0110 12．由4位二进制计数器74LS161构成的任意进制计数器电路如图示，计数器的有效状态数为（ ） A ．16 B ．8 C ．10 D ．12 二、填空题 1．时序逻辑电路在任一时刻的稳定输出不仅与当时的输入有关，而且还与 有关。 2．时序逻辑电路在结构上有两个特点：其一是包含由触发器等构成的 电路，其二是内部存在 通路。 3．时序逻辑电路的 “现态” 反映的是 时刻电路状态变化的结果，而 “次态” 则反映的 是 时刻电路状态变化的结果。 1 R _
5-1 分析图5.77所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图。 CLK Z 图5.77 题 5-1图 解：从给定的电路图写出驱动方程为： 0012 1021()n n n n n D Q Q Q D Q D Q ?=??=?? =?? 将驱动方程代入D 触发器的特征方程D Q n =+1 ，得到状态方程为： 10012 11012 1()n n n n n n n n Q Q Q Q Q Q Q Q +++?=??=??=?? 由电路图可知，输出方程为 2 n Z Q = 根据状态方程和输出方程，画出的状态转换图如图题解5-1(a ）所示，时序图如图题解5-1(b ）所示。 题解5-1(a ）状态转换图
1 Q 2/Q Z Q 题解5-1(b ）时序图 综上分析可知，该电路是一个四进制计数器。 5-2 分析图5.78所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A 为输入变量。 Y A 图5.78 题 5-2图 解：首先从电路图写出驱动方程为： () 0110101()n n n n n D AQ D A Q Q A Q Q ?=? ?==+?? 将上式代入触发器的特征方程后得到状态方程 () 1011 10101()n n n n n n n Q AQ Q A Q Q A Q Q ++?=? ?==+?? 电路的输出方程为： 01n n Y AQ Q = 根据状态方程和输出方程，画出的状态转换图如图题解5-2所示
Y A 题解5-2 状态转换图 综上分析可知该电路的逻辑功能为： 当输入为0时，无论电路初态为何，次态均为状态“00”，即均复位； 当输入为1时，无论电路初态为何，在若干CLK 的作用下，电路最终回到状态“10”。 5-3 已知同步时序电路如图5.79(a)所示，其输入波形如图5.79 (b)所示。试写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图，并说明该电路的功能。 X (a) 电路图 1234CLK 5678 X (b)输入波形 图5.79 题 5-3图 解：电路的驱动方程、状态方程和输出方程分别为： 0010110001101101 1, ,n n n n n n n n n n J X K X J XQ K X Q X Q XQ X Q XQ Q XQ XQ XQ Y XQ ++?==??==???=+=?? ?=+=+?= 根据状态方程和输出方程，可分别做出11 10,n n Q Q ++和Y 的卡诺图，如表5-1所示。由此 做出的状态转换图如图题解5-3（a)所示，画出的时序图如图题解5-3（b ）所示。
时序逻辑实验报告（时序逻辑实验报告1）。实验目的1。掌握同步计数器的设计方法和测试方法。2掌握常用积分计数器的逻辑功能和使用方法。第二，lshd数字信号盒。该计数器不仅可用于计数，还可用于分频、定时和数字运算。在实际工程应用中，很少使用小型触发器构成计数器，而直接使用中型集成计数器。2（1）四位二进制计数器74ls161?74lsl61是具有同步设置和异步清除功能的4位二进制加法计数器。其功能表如下表所示。74ls163是一个4位二进制加法计数器，具有同步设置和同步清除功能。其他函数与74lsl61相同，区别在于删除是同步的。此图显示两个管脚的外部示意图。表74lsl61功能表3。应用集成计数器实现了正常情况下的任意一种计数器。任何玛丽计数器的结构都可以分为三种类型。第一种类型是由触发器组成的简单计数器。第二种类型由一个集成的二进制计数器组成。第三种类型是移位寄存器，它由移位寄存器组成。在第一类中，您可以使用顺序逻辑电路进行设计。在第二类中，当计数器的模数m较小时，可以通过积分计数器来实现。当m较大时，可以通过级联多个计数器来实现。实现方法有两种：反馈设置法和反馈清除法。第三种类型是移位寄存器计数器，它由移位寄存器
组成。4实验电路：十进制计数器同步清除法、同步设定法、六边形回路输出、六边形分频电路图74ls161外部引脚图4。实验内容及步骤?1。综合计数器实验?根据电路图，使用介质集成计数器74ls163和“与非门74ls00”连接十进制计数器的同步设置或同步清零，输出连接到数码管或LED。然后以单个脉冲作为触发输入，观察数码管或发光二极管的变化，记录电路的计数过程和状态转换规律。根据电路图，用D触发器74ls7474构成一个六边形扭环计数器，输出端还连接到数码管或发光二极管上。然后用单个脉冲作为触发输入，观察数码管或LED的变化，记录电路计数过程和状态转换规律。注意观察电路是否能自动启动，否则不能将电路设置为有效状态。接下来，使用D触发器74ls7474形成自启动六边形扭环计数器，并重复上述操作。2分频实验根据实验原理图，由74ls163和74ls00组成方波输出六分频电路。选择合适的时钟输入方式和频率，用双轨示波器观察并记录时钟和分频输出信号的时序波形。5实验结果及数据分析1。同步清除十进制数加一。状态转换过程如下：分频实验成功实现了六频输出，输出波形为跟随：。实验总结和改进实验比较成功。通过这次测试，掌握了同步计数器的设计方法和