目录
1 引言 (1)
2 采样保持电路基本理论分析及主要设计考虑 (3)
2.1基本采样保持电路的分析 (3)
2.2采样保持电路的性能指标 (3)
2.3 采样保持电路结构分析及选择 (4)
2.3.1 采样保持的基本结构 (4)
2.3.3 电荷重分配式采样保持电路 (5)
2.3.4 电容翻转式采样保持电路 (5)
3 采样保持电路的设计与实现 (8)
3.1 采样保持电路的整体结构 (8)
3.2 采样保持运算放大器的设计 (10)
3.2.1 运算放大器的性能参数 (10)
3.2.2 几种运放的结构比较 (11)
3.2.3 采样保持放大器的设计与仿真 (12)
3.2.4 偏置电路的设计 (15)
3.3 开关电容的选取 (16)
3.4 采样开关的设计 (17)
3.4.1 MOS开关简介 (18)
3.4.2 MOS开关非理想因素的分析 (18)
3.4.3 栅压自举开关 (18)
3.4.4 时钟产生电路的设计 (20)
3.5 采样保持电路总体仿真 (23)
4 采样保持模块版图实现 (25)
4.1 版图设计基本原则 (25)
4.2 采样保持电路版图实现 (25)
4.2.1 整体设计布局 (25)
4.2.2 元器件版图设计 (26)
4.2.3 各个模块的版图设计 (27)
4.2.4 整体版图设计 (29)
5总结 (31)
谢辞 .................................................................................................. 错误！未定义书签。
参考文献 (32)
附录1 (33)
1 引言
近几年微电子技术发展十分迅速，数字信号技术已经十分广泛，在生产生活中变得越来越重要，很多模拟电路在数字领域也变得能够实现[1]。模数转换器（ADC）是数字信号和模拟信号的接口，已近成为各种数字系统中必不可少的一个模块，它对整个数字系统有着十分巨大的作用。模数转换电路的发展趋势是高分辨率、高转换速率、低功耗方向发展；采样保持电路，它与模数转换器有着相同的发展方向。低电压、高速、高精度的采样保持电路一直是一个设计难点，也是一个研究热点。研究主要从采样模式和保持模式两方面进行，采样模式包括栅压自举开关电路，MOS管电荷注入效应，时钟馈通效应，开关导通电阻的非线性和噪声；保持模式主要对运放的建立过程的研究。本设计讨论的就是模数转换器的一个最前端的模块——采样保持电路。
采样保持电路（sample hold devices)简称S/H，它是用在模拟/数字转换系统中的一种电路[2]。作用是采集模拟输入电压在某一时刻的瞬时值，并在模数转换器进行转换期间保持输出电压不变，以供模数转换。模数转换需要一定时间，在转换过程中，如果送给ADC的模拟量发生变化，则不能保证精度。采样保持电路有两种工作状态：采样状态和保持状态。采样状态：控制开关K闭合，输出跟随输入变化。保持状态：控制开关K断开，由保持电容Ch维持该电路的输出不变。
采样保持电路在流水线ADC电路中有重要应用，本文设计的就是流水线模数转换器中的采样保持电路。流水线结构是通过将高精度的模数转换分为多级低精度的模数转换，每级可以流水工作，互不影响，这样可以同时获得高速和高分辨率，在流水线ADC电路的设计中，由于整个转换器的动态范围不可能超越其前端采样保持电路，所以采样保持电路的性能将直接影响整个流水线ADC电路[3]。因此，流水线型模数转换器在高速高分辨率场合得到了最广泛的应用。
本课题结合现有条件,在0.13um CMOS工艺条件下，设计了适用流水线的模数转换器的采样保持电路。本文探讨位于整个模数转换器最前端的采样保持电路的研究和设计。采样保持电路位于整个A/D转换最前端，其性能高低决定了整个流水线ADC的精度与速度[4]。采样保持电路的增益、输入输出范围和噪声都直接影响到后面各个子ADC的工作；特别是噪声会被后级电路放大，这是流水线ADC研究的一个重点，对于高性能采样保持电路，主要是研究其速度和精度，速度主要与采样保持电路的结构、运算放大器的增益带宽积以及采样保持电路保持相位时的闭环相位裕度等有关。精度主要取决于采样开关的非线性、采样开关断开时的沟道电荷注入、运算放大器的直流增益、开关噪声以及运算放大器热噪声等。
本论文分为五章，其中：
第一章，提出研究的课题,介绍了课题研究的背景和意义，说明了采样保持电路的重要性。
第二章，介绍了基本理论知识，重点分析了采样保持电路的性能指标和结构选择。
第三章，详细具体介绍采样保持电路的设计与实现，首先给出采样保持电路的总体图，然后对电路各个模块分别进行电路得搭建，最后用Tanner进行仿真。
第四章，采样保持电路版图的设计。
第五章，总结与展望。
2 采样保持电路基本理论分析及主要设计考虑
2.1基本采样保持电路的分析
采样保持电路是对连续变化的模拟信号进行采样，利用电容的电荷不突变的作用，在输出端保持电压不变，再将模拟信号进行量化和编码，变成数字信号。所以必须在保持一定的时间，保证能够完成量化编码。根据采样的时间间隔可以确定采样的频率。采样保持电路有两个模式：采样模式和保持模式[5]。在采样模式下，输出随着输入的变化而变化，也就是说输出跟随输入。在保持模式下，电路的输出的结果是采样结束时刻的数值。
图2-1是采样保持电路的基本原理图。Vin 是输入信号，采样开关是一个简单的MOS 管。CLK 是控制信号，它控制采样电路工作模式的；V out 为输出信号。采样相时，CLK 为高电平MOS 管Q 导通，输入信号对保持电容充电，输出随输入的变化而变化；保持相时，CLK 为低电平，Q 截止，C H 将保持采样结束时刻的电压值Vin 采样结束。
2.2采样保持电路的性能指标
采样信号的范围（FS ）是输入信号的峰峰值V P-P 。
信噪比（SNR ）是指输出信号均方根值与总的噪声均方根值的比值。通常用它的分贝形式（dB ）来表示：
（2-1）
量化噪声是模数转换器主要的噪声来源，所以信噪比取决于转换器的精度[6]。根据量化噪声功率为V 2LSB /12可一计算，在输入正弦信号带宽是所选取采样频率的一半为的情况下，该有限分辨率
的理想量化ADC 近似具有信噪比SNR(dB)=6.02N+1.76。
信号噪声及失真比（SNDR ）是Signal-to-Noise-and-Distortion Ratio 的简写又称为信纳比,是指输出信号均方根值与总噪声及谐波均方根植的比值。
（2-2）
[][]dB 2
2/FS log 20)dB /log(10SNR ）噪声电压（噪声功率信号功率?=?=[]dB )/log(10SNDR 失真功率噪声功率信号功率+?=图2-1 基本采样保持电路
分辨率（resolution ）指电路所能分辨的最小量化信号的能力。当一个采样保持电路被用在模数转换器的前端时就产生分辨率这个量。数字分辨率是指采样保持电路处于保持相时，信号建立到误差容许的范围内所达到的位数。模拟分辨率是指所能分辨的模拟输入量的最小增量，指1LSB 所代表的模拟量[7]。
2.3 采样保持电路结构分析及选择
2.3.1 采样保持的基本结构
一个开关和一个采样电容就构成了一个简单的采样电路。采样模式下，开关φ闭合，电容上的电压跟随输入信号的变化而变化。保持模式下，开关φ打开，输入信号的瞬时值被采样到电容上。输入端的缓冲器A 1用来提高输入信号驱动能力，输出端需要增加一个缓冲器A 2来提高驱动负载能力。完整的采样保持电路如图2-2所示。
开环采样保持电路的主要优点是速度快，但是由于失真的原因，精度十分低。失真的主要是由于两个原因：其一是缓冲器的增益非线性，二是与输入信号相关的沟道电荷注入等效应导致的失真。
一个简单的闭环的采样保持电路如图2-3所示。在采样模式下，输出跟随输入。在保持模式下，开关处于断开的状态，整体的反馈环也会被断开，电容C H 上采样到此刻的输入电压，而且电容C H 一直利用第二个运算放大器构成反馈环。采用负反馈是改善非线性最常用的方法。
闭环结构的采样保持电路主要的优点是精度高，但是因为整个反馈环路中包含两个运放，导致电路工作不稳定，需要进行补偿，从而就降低了电路的速度。
图2-2 开环采样保持电路
图2-3 基本的闭环采样保持电路
在开关电容电路中，应用最广泛的结构是闭环结构。在做流水线型模数转换器的设计时，一般情况下都采用闭环的开关电容电路。
2.3.3 电荷重分配式采样保持电路
在采样保持电路中，常用的两种闭环结构是电荷重分配式和电容翻转式[6]。电荷重分配式结构如图2-4所示。电路中一共使用4个电容。在采样相时，两个采样电容采样到差分输入信号，然后在保持相时采样电容的下极板连在一起，所以只有差模电荷被转移到反馈电容（Cf ）上。如果取两个共模电平Vcm1和Vcm2都为Vcm ，同时假设运放的增益十分理想，输入端没有失调，则根据采样和保持相位的电荷守恒关系，若保持相时，Vx 表示采样电容的左极板电压，V ota 表示右极板电压，则：
V o t a )C
i -(V x V o t a )C f -(V o p V c m )C i n -(V i p += （2-3） V o t a )C i -(V x V o t a )C f -(V o n V c m )C i n -(V i n += （2-4） 由上面的两个式子，可得
V o t a )C i -(V x 2V c m )C i n -(V i n V c m )C i n -(V i p =+ （2-5）
如果得到Cf=Cin ，那么说明完成了差模采样。因为Cin 采样保持前后，两端电压悬空，由电荷守恒定律可知。
（2-6）
化简计算可得
（2-7）
由上述分析可知，如果知道Cin=Cf 而且，输入共模电平Vcm1与输出共模反馈电路的共模电平Vcm2一致，那么在采样相和保持相时，OTA 输入端的共模点就应该不会发生变化。
2.3.4 电容翻转式采样保持电路
电容翻转式采样保持电路如图2-5
所示。整个电路结构中只需要两个电容，比
图2-4 电荷分配式采样保持电路
Cin
Cf
2Von)(Vop Vota ?+=
Cf )Von Vop (Cin )Vcm -Vip (-=
电荷分配式结构少了一半，在采样相，输入电容采样到差分输入信号。但是在保持相时，输入电容会发生翻转，将它们的下极板与放大器的输出端连接到一起，此时采样到的共模和差模电荷就会同时发生转移。
在现在的高速高精度流水线ADC 的设计中，电容翻转式采样保持电路还是要比电荷重分配式采样保持电路应用广泛。原因在于翻转式采样保持电路的反馈系数大（β≈1），应用的电容个数少，该结构的采样保持电路具有尺寸小、噪声低的优点。
由于在采样相和保持相，遵循电荷守恒定律，可得下式：
V o t a
)-(V o p V c m )C i n -(V i p = （2-8）
Vota)-(Von Vcm)Cin -(Vin = （2-9） 式（2-8减去式（2-9），得
V o n )-(V o p V i n )-(V i p =
（2-10） 这种电路结构没有保留共模结构，所以也是一种差模信号采样，可得
（2-11）
由于共模反馈电路的作用运放输入端的直流电位变化为：
（2-12）
其中Vin)/2(Vip cm Vin,+=为输入共模，Vin)/2(Vip cm Vin,+=为输出共模。在采样相和保持相使用的两个电容都是Cin ，所以从采样相到保持相时，共模和差模的电荷同时发生了转移。共模负反馈电路的作用使运放输出共模点不会发生变化，输入端的共模点会发生改变，这需要OTA 的输入共模电位范围相对较大。
两种采样保持电路结构有各自的缺陷和优点，需要考虑应用的环境和所要求的性能指标综合考虑，选择合适的电路结构。在适应应用环境的灵活性上，电荷重分配式采样保持电路有明显优势[8]。因为它在保持相时仅传递差模部分到输出，可以各自选取不同的共模电平给输入和输出信号。
电容翻转式采样保持电路的优点是其反馈系数β大。反馈系数大的带来的好处就是电路的功耗和噪声小。尽管如此，在功耗和噪声上的优势还是十分小的。这是
因为在实际电路中，寄生电容大大降低了反馈系数的值；电容翻转式增加了运放的
图2-5 电容翻转式采样保持电路
Von)/2Vop
(Vcm -Vin)/2(Vip +=+cm Vout,-cm Vin,Vota -Vcm cm Vin,==?
设计难度，这会带来更多的麻烦。
综合以上的分析，本设计采用了电荷重分配式采样保持电路，既使模数转换系系统能较好地应用于单端输入和多共模电平的差分输入的情况。
电荷重分配式和电容翻转式采样保持电路的具体比较见表2-1所示。
表2-1电荷重分配式和电容翻转式采样保持电路
编号电荷重分配式电容翻转式
增益反馈系数
βA
Cf
Cin
/1
1
1
+βA/1
1
1
+
2
1
≈
+
+Cp
Cin
Cf
Cin1
≈
+
+Cp
Cin
Cf
Cin
3 采样保持电路的设计与实现
3.1 采样保持电路的整体设计
整体设计方案
1. 时钟电路
时钟控制整个自举开关的工作状态。时钟为低电平时，自举开关处于关断状态；时钟为高电平时，自举开关处于导通状态。
2. 自举开关电路
能很好地解决导通电阻非线性的问题，其基本原理是使开关的栅极电压跟随源极电压的变化，这样MOS 管的导通电阻就为一恒定值，与输入信号无关。
3. 开关电容
采样电容采样到输入信号的瞬时值，并保持一段时间，直到保持相将电压输出。
4. 运算放大器电路
运算放大器电路将差分输入信号放大后输出，决定采样保持电路的速度和精度。
本设计采用的是电荷重分配式采样保持电路结构。整体的采样保持电路具体结构如图3-2所示，它由全差分跨导运算放大器、栅压自举开关、MOS 开关、采样电容、反馈电容和时钟控制电路组成。
sw1和sw2是采样开关，精度要求高，所以sw1和sw2采用的是栅压自举开关，目的是为了提高采样的精度，抑制采样开关的非线性。后面的开关sw3～sw9采用的只是普通的NMOS 开关管。
sw3～sw9开关的栅极电压是输入的两相不交叠时钟经过电压自举后形成的，分别为clk1f 、clk1和clk2，它们的时序关系如图3-3所示。电路中的Cs 是采样电容，Cf 是反馈电容，OTA 是运算放大器。
时钟电路
自举开关电路
运算放大器电路
开关电容
图3-1 采样保持电路结构框图
采样保持电路的工作原理如下：在采样相时，clk1和clk1f 为高电平，clk2为低电平，sw1和sw2两个自举开关在clk1s 为低电平时，恰好处于采样输出状态。此时开关sw4、sw5和sw6的导通，使运放的输入端短接到输入共模电压。开关sw8导通，运放的输出通过sw8的导通短接在一起，并输出共模输出电压。此时，输入差分信号Vin 和Vip 通过开关sw1和sw2对采样电容Cs 的下极板即左极板充电，反馈电容的下极板即右极板连接运放的输出端。
保持相时，clk2和clk1s 为高电平，clk1和clk1f 为低电平，sw3导通，其余开关均关断，OTA 工作在闭环反馈状态，输出采样信号。
clk1、clk2和clk1f 的时序图如图3-3。
图3-2 实际采用的采样保持电路
图3-3 开关时序图
电荷重分配式采样保持电路在采样相和保持相电路的工作原理图，如图3-4所示。
图3-4所示的采样保持电路结合了全差分结构和下极板采样技术的优点。电路分别采用一对电容Cs 作为采样电容，一对电容Cf 为反馈电容。
当采样相时，采样电容下极板连接到差分输入信号上，同时OTA 输入连接理想输入共模电压Vicm ，反馈电容下极板连接到理想输出共模电压V ocm ；保持相时,反馈电容下极板连接到放大器输出，而两个采样电容的下极板短接，采样电容上的差分电荷完全转移到反馈电容上，开关电容的输出电压可表示为：
（3-1）
取Cs=Cf ，输出等于输入，这就是电荷重分配采样保持电路的工作过程。
3.2 采样保持运算放大器的设计
在设计采样保持运算放大器时，首先要考虑的是选择一种合适的电路结构，选择电路结构的依据是电路应用在什么场合和性能指标的的要求。本设计中设计的运放应用于高精度、低功耗的采样保持电路中，环路增益、单位增益带宽、相位裕度、输入输出摆幅等性能指标都是要重点考虑的因素。
为了能获得较大的输出摆幅和可消除偶数阶谐波，本设计中决定采用全差全差分结构的运算放大器。但是全差分结构运算跨导放大器的设计难度要比一般的运算放大器要大得多，因为需要加入稳定输出共模电平的共模负反馈电路，这会限制运算放大器的速度。
3.2.1 运算放大器的性能参数
在设计运放之前，先简单讨论一下运放的基本性能参数。 1.增益
运放的开环增益决定了使用运放的反馈系统的精度，通常的增益范围在100dB 左右。如果综合考虑输出电压摆幅这一类参数，必须知道的指标是最小电压增益。
图3-4 实际采用的采样保持电路
(Cs/Cf)Vin Vout ?=
高的开环增益抑制系统非线性有着非常重要的作用。
2.带宽
一般把运放的单位增益带宽作为衡量小信号带宽（GBW）的指标[9]。由放大器的单位增益带宽可以计算反馈系统的-3dB带宽。-3dB带宽对系统的建立速度有限制作用。所以可从速度或动态误差的指标求出带宽参数。
3.输出摆幅
开关电容系统的输入信号是较大范围的信号值，所以要求放大器有大的电压摆幅。利用全差分运放的办法，可以增加系统的输出摆幅。需要整体的优化考虑系统的性能指标，因为偏置电流和输出摆幅、速度等性能是互相影响的。
3.2.2 几种运放的结构比较
两级放大器、折叠式共源共栅运算放大器、套筒式共源共栅放大器是目前被应用最广泛的运算放大器结构。为了更好地设计适合于我所研究的采样保持电路，我要简单的分析和对比几种运算放大器的结构。在比较他们之间的优缺点过程中，增益、速度、输入输出摆幅、噪声和功耗是重点考虑的因素。
两级放大器最主要的的优点是可以在保证高增益的基础上，确保较大的输出摆幅。其中一个缺点是需要通过补偿来稳定电路来解决不稳定的问题，但这会大大增加设计难度，并且会降低了系统的速度；还有另外一个缺点是电源抑制比低。
折叠式共源共栅放大器相对于两级放大器的优势是适用的环境是更高速的环境。它的主极点为输出极点，次主极点与负载电容或补偿电容等较大电容无关，只由寄生电容决定，因此这也是单级放大器的主要优势。但是折叠式共源共栅放大器有较多的电流支路，会产生较大的功耗。
套筒式共源共栅主极点也为输出极点，次主极点处的寄生电容相对于折叠式结构更小，因此具有更高的次主极点频率，电流支路[10]。电路支路相对于折叠式也较少，因而功耗更低，同时具有最低的噪声，其噪声主要由输入对管和负载管提供。共模范围窄和输出摆幅较小都是它的劣势。
各种结构的运放性能比较如表3-1。
表3-1各种结构的运放性能比较
增益输出摆幅速度噪声功耗
套筒式共源共栅折叠式共源共栅
两级中等
中等
高
中等
较高
较高
高
高
低
低
中等
低
低
低
高
本设计中采用的是电荷重分配式采样保持电路结构。噪声、功耗、速度、输出
摆幅是要考虑的因素。为了解决套筒式结构中信号的输入范围和输出信号范围限制的缺陷，本设计采用了一种折叠式共源共栅的电路结构。另外两级运放结构的输出摆幅大。所以本设计采用两级运放结构。第一级为折叠共栅结构，第二级为共源级结构。
3.2.3 采样保持放大器的设计与仿真
运放设计的好坏直接影响着整个模数转换器的精度和速度。为了达到一定的要求，在设计过程中要综合考虑很多因素，尤其是本设计的ADC 要求实现低功耗，高精度和高速度的前提下，所以电路结构的选择对电路的好坏起了至关重要的作用。
根据模数转换器（ADC ）指标的要求确定该运算放大器的指标，然后再确定具体的电路。
1. 直流增益Av
采样保持电路分解为采样和保持两种工作状态。设运算放大器的流增益为Av ，由电荷守恒定理知：
（3-3）
β是反馈系数。通过计算可得，
由公式（3-3）可得，V out 与Vin 相差1/Av β。对于B bit 的模数转换器，误差值1/Av β要小于Fs/2B+1
。所以直流增益满足条件：
（3-4）
对于10bit 的模数转换器。反馈系数为0.5，直流增益为88.5dB 。所以留一定的余量，取Av=90dB.
2. 单位增益带宽
单位增益带宽是与运算放大器的速率息息相关的。当系统工作在保持相时，输入小信号电压Vin 的阶跃电压，输出的的阶跃响应为：
（3-5） P1是极点，所以建立时间产生的误差为：
（3-6）
对于ADC 系统，误差Verror 必须小于LSB/2。所以可得：
（3-7） 计算可得
（3-8）
得出闭环的带宽为BW=75MHz 。开环单位增益带宽为BW/β，即为2BW=150MHz 。
3. 相位裕度
ββA A 1
111Vin Vout -≈+=
β
)1(2Av +->B FS
Cp
Cf Cs Cf
++=β)1(V )(V 1step 0t
p e t --=)V out)V -V (V 1step step rror t
p e e -=4
/V V 1step
rror LSB e t p e <=-2
ln )22(21+=fs P
通过研究时域闭环系统响应可以更好的理解适当的相位裕度对于系统稳定度的重要性。相位裕度越大，系统可以快速稳定，但是对于过大的相位裕度，信号建立减慢了。相位裕量至少要45，60°的相位裕量对于闭环系统信号的建立速度最快，而且也不会出现过多的振铃。
本设计采用两级运放结构，第一级为折叠式共源共栅结构，以提供较高增益；第二级为共源级结构。具体电路结构如图 3-5所示。
电路中M1、M2为两个PMOS 差分对输入管，采用PMOS 管作为输入管是由于PMOS 管具有很高的的输入阻抗，两个PMOS 管的漏极分别连接与M3、M4的源级相连，M1、M2与M3、M4共同构成了折叠式的差分输入电路模块；M5和M6两个NMOS 管一起构成了运放电路的两条支路偏置电流源；M7、M8、M9、M10共同构成了主电路的部分，M0是尾电流源，采用了一个PMOS 管，产生的电流流入M1、M2的源级，输入信号加入输入级后就会正常工作。
Vbias1、Vbias2、Vbias3是偏置电压，其作用是保证各个管子导通之后产生相应的漏极电流，因为只有合适的漏极电流各个管子才会正常工作，并且产生相应的输出。Vbias1、Vbias2、Vbias3是由偏置电路提供。
主电路的设计采用的是两级级联的结构。
第一级差分放大电路是采用两个PMOS 管作为差分输入管的折叠式共源共栅结构，PMOS 管的使用可以大大提高运放的增益，与普通全差分结构和套筒式结构
图3-5 运算放大电路
相比，折叠式共源共栅结构的使用能够使设计得到一个比较合理的设计效果。在提高集成运放电路增益的同时，电路设计还需要考虑噪声对电路性能的影响，采用对称式的管子结构可以将电路的输出噪声影响降低到最小。折叠式结构功耗也相对较大，与其良好的输出摆幅相比还是可以接受的。
第二级采用共源级结构，这样就会有较低的输出阻抗同时还需要考虑输出摆幅的影响两级结构的一个好处是可以将运放的单位增益带宽和相位裕度基本上可以由两级分别实现，降低了设计难度，还需要说明的一点是，折叠结构还可以进一步的保证电路的匹配，使得失调进一步的减小。
(1)增益的计算 运放的增益表达式为：
（3-8） 式中的Au 为增益，Gm 为M 1、M 2的等效跨导，Rout 为输出阻抗。可以计算输出电阻Rout 的值为：
（3-9） 第一级运放的增益Av1为：
（3-10） 由此表达式可以看出来，这种结构能够实现较高的增益。
第二级运放的增益Av2为：
（3-11）
其中，Gm 表示晶体管M 11的跨导，Rout 是晶体管M 11和晶体管M 12的输出阻抗的并联值。
(2)输出摆幅的计算
先计算单边输出，其输出最大电压为
（3-12） 输出最小电压为
（3-13） 所以差分输出摆幅为：
（3-14） 在设计时V dsat-M11=V dsat-M12=0.4V ，那么可以得到输出摆幅为1V ，可见带电流源负载的共源级输出能够提供较大的摆幅，还能提供适当的增益。
首先调整每个MOS 管的栅端偏置电压，使运放工作在正常的直流工作点，然后对运放进行交流分析。在保持相时，运放工作在环模式，且闭环反馈系数为1/2，影响负反馈系统稳定的是环路增益βA(s)的频率特性。
下面对整个运放进行仿真，负载电容为4.5pF ，对环路增益A(s)进行分析，其
out m u R G A ?=)//(//050203309077r r r g r r g R m m out ????=)]//(//
[05020330907711r r r g r r g g A m m m v ?????=out m v R G A ?=2)()(12121111th gs th gs D D pp V V V V V V ----=)(1111max ,th gs D D o V V V V --=)(1212min ,th gs o V V V -=
输出幅频特性和相频特性如图3-6所示。
图3-6整体放大器电路的频率特性
由图中幅频特性可知主运放的环路直流增益为 A =93.4dB，环路增益带宽为95MHz，相位裕度为50°，满足设计指标。环路直流增益大于90dB,与理论计算值相当，但是单位增益带宽95MHz有点小，单位增益带宽是与运算放大器的速率息息相关的，这会导致运算放大器的速率较小，进而使整个采样保持电路的速率偏低，误差较大。
3.2.4偏置电路的设计
本设计应用了共源共栅结构的偏置电路，如图3-7所示。在偏置电路中，V bias3为M0提供偏置电流，V bias1为M3、M4提供偏置电压，V bias1为M5、M6、M12提供偏置电压。
M16管的漏极与偏置电流源Iref相连，M16管与M13管构成镜像电流源的结构，基准电流Iref通过镜像结构把Iref按M16管宽长比的比例镜像到M13管，在M13管的漏极产生一个与基准电流成比例的电流。M16管和M13管的栅极与偏置电流源Iref 相连，从而产生了偏置电压V bias3；M14管的栅极与电阻R2上端相连一起构成输出偏置电压V bias1，电流流过R2下端与M15管栅极相连一起构成输出偏置电压V bias2。
图3-7偏置电路
对偏置电路进行瞬态仿真，得到波形如图3-8。
图3-8偏置电路的仿真波形
有仿真结果可知，偏置电压V bias1为1.52V ,偏置电压V bias2为0.72V ,偏置电压V bias3为1.26V 。V bias3为M 0提供偏置电流，所以M 0的栅极电压Vg 为1.26V ，M 0是PMOS 管，源极电压为V s =1.8V ，过驱动电压V ds 。 （3-15）
由0.13um 工艺模型知，Vth=-0.7V ，由式3-15计算可知V ds =0.16V ,M 0正常工作。
3.3 开关电容的选取
热噪声直接限制开关电容中的电容取值。电容值越大，热噪声相对较小。但是
Vth -Vs -Vg Vth Vgs Vds =-=
大电容会消耗芯片面积和能量。所以，根据设计参数的需求，恰当的选取电容值是很必要的。采样相时，电容Cs 和电容Cf 上得到的热噪声能量分别为：
（3-16）
（3-17）
在保持相时，采样相时得到的噪声能量叠加到输出，外加放大器本身也贡献热噪声（和负载电容相关），因此体现在输出上的总热噪声能量为：
(3-18)
式（3-18）中的前两项为开关电容反馈网络所贡献的热噪声能量，后一项为放大器贡献的热噪声能量，其中C leff 为开关电容的有效负载电容，β为反馈数，表达式分别为（3-18）和（3-19）所示：
（3-19）
（3-20）
其中C f 为放大器的噪声系数。C l 为采样保持电路的输出，C p 为放大器的输入寄生电容。
一个 B bit 的ADC 量化噪声为：
（3-21） 因为假设余下每级MDAC 和本级采样保持器的噪声各贡献一半，所以有：
（3-22）
结合式（3-18）到（3-22）得到开关电容的值为： （3-23）
（3-23）式中各系数均选取比较保守的数值，可以得到开关电容的最小 值为 4.5pF 。最后设计中采样保持电路采用的Cs 和Cf 优化结果为 5pF 。
3.4 采样开关的设计
采样保持电路功能的实现，采样开关和电容是采样保持电路的非常重要的组成部分，所以采样开关对整个电路的采样精度和速率起到了非常重要的作用。采样开关的性能高低与否会直接影响ADC 的速率和精度，这就要求我们设计高精度的采样开关。
Cf KT V Cf =2
f
leff f f Cs on n C KT C KT C Cs V V ??++=β1)(222L f
L
s s leff C C C C C C +?+=p s f f
C C C C ++=
β12)1
2(
2
2-=B
FS on V V 2on
2sh n,V 21V ≤)1
2(56FS
B
s V KT C -≥Cs
KT V Cs
=2
3.4.1 MOS 开关简介
可以用简单的晶体管作为一个开关[11]。这是因为：（a ）当通过晶体管的电流为零时，晶体管依然是可以导通的；（b ）晶体管源极和漏极电压与栅极电压没有直接的关系。用晶体管做开关有两点特性：首先，MOS 开关的源极和漏极是可以互换的，可以双向传输传输电流；其次，当clk 为高电平时，输出可以跟随输入的变化。当clk 为低电平时，采样电容采样到输入信号的瞬时电压值。
3.4.2 MOS 开关非理想因素的分析
当然MOS 开关的非理想因素也是十分明显的，也是较多的，例如MOS 导通电阻的非线性；沟道电荷注入效应等。
输出电阻是非线性电阻，它是与一个与输入信号相关的，这种非线性电阻将在输出信号中带来谐波失真。如图3-9所示，可以看到NMOS 和PMOS 的导通电阻与输入信号的关系。
3.4.3
栅压自举开关
栅压自举开关很好地解决导通电阻非线性的问题，本文设计了栅压自举开关，其基本原理是使开关的栅极电压跟随源极电压的变化，MOS 管的导通电阻是与输入信号无关的一个恒定值。
图3-10利用栅压自举技术的NMOS 晶体管
图3-9 MOS 导通电阻
毕业设计文献综述 电子信息科学与技术 集成电路低功耗设计方法研究 摘要:随着IC制造工艺达到纳米级，功耗问题已经与面积、速度一样受到人们关注，并成为制约集成电路发展的关键因素之一。同时，由于电路特征尺寸的缩小，之前相比于电路动态功耗可以忽略的静态漏功耗正不断接近前者，给电路低功耗设计提出了新课题，即低漏功耗设计。本文将分析纳米工艺下芯片功耗的组成和对低漏功耗进行研究的重要性，然后介绍目前主要的低功耗设计方法。此外，由于ASIC技术是目前集成电路发展的趋势和技术主流，而标准单元是ASIC设计快速发展的重要支撑，本文在最后提出了标准单元包低漏功耗设计方法，结合电路级的功耗优化技术，从而拓宽ASIC功耗优化空间。 关键字：低功耗，标准单元，ASIC设计 前言： 自1958年德克萨斯仪器公司制造出第一块集成电路以来，集成电路产业一直以惊人的速度发展着，到目前为止，集成电路基本遵循着摩尔定律发展，即集成度几乎每18个月翻一番。 随着制造工艺的发展，IC设计已经进入了纳米级时代：目前国际上能够投入大规模量产的最先进工艺为40nm，国内的工艺水平正将进入65nm；2009年，Intel酷睿i系列创纪录采用了领先的32nm 工艺，并且下一代22nm工艺正在研发中。但伴随电路特征尺寸的减小，电路功耗数值正呈指数上升，集成电路的发展遭遇了功耗瓶颈。功耗问题已经同面积和速度一样受到人们重视，成为衡量IC设计成功与否的重要指标之一。若在设计时不考虑功耗而功利地追求集成度的提高，则可能会使电路某些部分因功耗过大引起温度过高而导致系统工作不稳定或失效。如Intel的1.5GHz Pentium Ⅳ处理器，拥有的晶体管数量高达4200万只，功率接近95瓦，整机生产商不得不为其配上了特大号风扇来维持其正常工作。功耗的增大不仅将导致器件的可靠性降低、芯片的稳定性下降，同时也给芯片的散热和封装带来问题。因此，功耗已经成为阻碍集成电路进一步发展的难题之一，低功耗设计也已成为集成电路的关键设计技术之一。 一、电路功耗的组成 CMOS电路中有两种主要的功耗来源，动态功耗和静态功耗。其中，动态功耗包括负载电容的充放电功耗(交流开关功耗)和短路电流引起的功耗；静态功耗主要是由漏电流引起的功耗，如图1所示。
电流采样电路的设计 文中研制了一套模拟并网发电系统，实现了频率跟踪、最大功率跟踪、相位跟踪、输入欠压保护、输出过流保护、反孤岛效应等功能；采用Atmega16高速单片机，实现了内部集成定时、计数器功能；利用定时器T／C2的快速PWM功能，实现SPWM信号的产生；采用T／C1的输入捕获功能，实现了频率相位监测和跟踪以及对失真度、输入电压、输出电流等物理量的检测与控制。 1 整体方案设计 设计采用Atmega16单片机为主体控制电路，工作过程为：与基准信号同频率、同相位正弦波经过SPWM调制后，输出正弦波脉宽调制信号，经驱动电胳放大，驱动H桥功率管工作，经过滤波器和工频变压器产生于基准信号通频率、同相位的正弦波电流。其中，过流、欠压保护由硬件实现，同步信号采集、频率的采集、控制信号的输出等功能，均由Atmega16完成。系统总体设计框图如图1所示。 2 硬件电路设计 分为DC／AC驱动电路、DC／AC电路和滤波电路3部分和平滑电容C1，电路原理如图2所示。 2．1 DC—AC驱动电路 是由R1、R2、R3、R4、R5、R6、Q3、Q4、P3和P4组成，其中P3和P4是控制信号输入
端，R3和R4为限流电阻。集电极的电流直接影响波形上升沿的陡峭度，集电极电流越大输出的波形越陡峭。因为R2和R1与集电极pn节的寄生电容形成了一个RC充放电的时间常数，集电极pn结的寄生电容无法改变，只有通过改变R1和R2的值来改变时间常数，所以R1和R2值越小，Q3和Q4的集电极电流就越大；RC的充电时间常数越小，波形的上升沿越陡峭，而增加集电极电流，会增加系统的功耗，权衡利弊选择一个合适的值。其次，射级pn 结的寄生电容也会影响Q3和Q4的关断时间和波形上升沿的陡峭度。所以在驱动电路中各加了一个放电回路，即拉地电阻R5和R6，R5和R6的引入，加快了Q3和Q4的关闭速度，这样就使集电极的波形更陡峭。同样在保证基极射极pn不损坏的条件下，基极的电流也是越大越好，但也会带来损耗问题，权衡利弊选择一个合适的值。关于两个电阻的取值，这里假设三极管的放大倍数为β，基极电流Ib，集电极电流Ic，流过R5的电流为I5，流过R3的电流为I3，R3的压降为V3，驱动信号为V，R5的压降为V5，有 实际中R3和R5应该比计算值小，这样是为了让三极管工作在饱和状态，提高系统稳定 性。 2．2 DC-AC电路 是由两只p沟道MOSFET。Q1、Q2和两只n沟道MOSFET Q5、Q6组成。在这里没有采用4只n沟道MOSFET，原因是驱动电路复杂，如果采用上面的驱动电路接近电源的两个导体管不能完全导通，发热量为接近地一侧导体管4倍以上，功耗增加，所以采用对管逆变即减小了功耗，而且驱动电路简单。通过控制4个导体管的开关速度再通过低通滤波器即可实 现DC／AC功能。 2．3 滤波电路 两个肖特基整流二极管1N5822为续流二极管，这里为防止产生负电压，C2、C3、C4、C5、L1、L2组成低通滤波器，其中C5、C6为瓷片电容，C2、C3用电解电容，充放电电流可以流进地，L1、L2为带铁芯的电感，带铁芯的电感对高频的抑制比空心电感更好，电感值 更高。关于参数的选取和截止频率的计算如下 3 采样电路 3．1 电流采样电路的设计 由于终端负载一定，所以电流采样实际等同于一个峰值检测的过程，此电路实际是一个峰值检测电路，P3为信号的2个输入端，调整R10，R11和R17、R18取值来实现峰值测功能，电路中的阻值并不准确，需要实际中根据信号的幅值来调整R10、R11和R17、R18阻值
采样—保持电路 采样一保持（S/H）电路具有采集某一瞬间的模拟输入信号，并根据需要保持并输出所采集的电压数值的功能。S/H电路广泛应用于多路快速数据检测系统。 一、采样—保持电路基本工作原理及性能 1、S/H电路基本工作原理 S/H电路的原理电路、电路符号及波形如图所示。 S/H电路的原理电路、电路符号及波形 电路中，SW为模拟电子开关，其状态由逻辑控制信号vc控制。CH为保持电容，其两端电压即为S/H电路输出电压vo。 当控制信号vc为高电平“1”时，模拟电子开关SW闭合S/H电路进入采样状态，输入信号vs(t)迅速对CH充电，vo(t)精确地跟踪输入信号；当vc为低电平“0”时，SW断开CH立即停止充电S/H电路进入保持状态，vo(t)保持SW断开瞬间的输入信号电压值不变。理想采样一保持特性如图（c）所示，其数学表达式为
式中，to为逻辑控制信号vc从“1”变为“0”的时间。 实际的采样一保持电路，常需设置缓冲级把模拟开关SW，保持电容CH与信号源及负载隔离开，以提高采样一保持电路的性能。 2、S/H电路性能指标 S/H电路的主要性能指标有采样时间、断开时间；采样精度、保持精度等。 （1）采样时间和断开时间 S/H电路由保持状态变为采样状态，或由采样状态变为保持状态并不是瞬间完 成，需要一定的时间。 从发出采样指令开始到输出信号达到所规定的误差范围内的数值为止，所需的 时间称为采样时间（又称捕捉时间），一般为0.1～10μs数量级。 从发出保持指令开始到模拟开关断开，输出稳定下来为止，所需的时间称为断 开时间（又称孔径时间），一般为10～150 ns数量级。 采样时间长，电路的跟踪特性差；断开时间长，电路的保持特性不好。两者都 限制了S/H电路工作频率的提高，即限制了电路工作速度。 （2）采样精度和保持精度 实际的S/H电路，采样期间，输出信号难于准确稳定地跟踪输入信号，两信号 间存在一定的偏差，称为采样偏移误差。保持期间，输出信号也不可能绝对维 持不变，总是有所下降，即实际保持值与理想保持值之间存在一定的误差。 采样精度和保持精度分别说明采样期和保持期实际特性与理想特性接近的程 度。精度越高，误差越小，说明实际特性就越接近理想特性。 一般来说，对快速变化信号，应采用高速S/H电路，其采样精度和保持精度相 应会比较高，而对于慢速变化信号，当要求保持期较长时，采用高速S/H电路， 则其保持精度不一定高。 二、反相型S/H电路 1、简单反相型S/H电路 图所示为简单的反相型S/H电路。它由场效应管T构成的模拟电子开关、保持 电容CH及反相工作的运放A组成。
数字集成电路物理设计阶段的低功耗技术 张小花（200XXXXXXXX） 2011年六月 摘要:通过一个图像处理SoC的设计实例,着重讨论在物理设计阶段降低CMOS功耗的方法。该方法首先调整 PAD摆放位置、调整宏单元摆放位置、优化电源规划,得到一个低电压压降版图,间接降低CMOS功耗;接着,通过规划开关活动率文件与设置功耗优化指令,直接降低CMOS功耗。最终实验结果表明此方法使CMOS功耗降低了 10.92%。基于该设计流程的图像处理SoC已经通过ATE设备的测试,并且其功耗满足预期目标。 关键词: 集成电路; 物理设计; 电压降; 低功耗 Digital integrated circuit physical design phase of the low power technology luo jiang nan（2008102041） June, 2011 Abstract: through a image processing of SoC design examples, the paper discuss the physical design stage reduce power consumption method. CMOS This method firstly PAD put the position, adjusting adjustment macro unit put the position, optimizing power planning, get a low voltage pressure drop, reduce the power consumption of the CMOS indirect territory; Then, through the planning activities rate documents and set switch power optimization, reduce the power consumption of the CMOS setup instructions directly. Finally the experimental results show that the method that CMOS power consumption was reduced by 10.92%. Based on the design process of the image processing has been through the ATE the SoC test equipment, and its power consumption to meet expectations. Keywords: IC; physical design; voltage drop; low power consumption 1 引言 随着集成电路规模的扩大以及便携式和嵌入式应用需求的增长,低功耗数字集成电路设计技术日益受到重视,已成为集成电路设计的研究热点.通常低功耗设计技术包括三个方面:设计中的低功耗技术、封装的低功耗技术和运行管理的低功耗技术.其中设计中的低功耗技术包括前端设计阶段的 体系结构级低功耗技术、RTL级低功耗技术、门级低功耗技术和物理设计阶段的低功耗 技术.
TMR 超低功耗全极磁开关 概述 是一款集成了隧道磁阻（TMR ）传感器和CMOS 技术，为高灵敏度、高速、低功耗、高精度应用而开发的全极磁开关。采用高精度推挽式半桥TMR 磁传感器和CMOS 集成电路，包括TMR 电压发生器、比较器、施密特触发器和CMOS 输出电路，能将变化的磁场信号转化为数字电压信号输出。通过内部电压稳压器来提供温度补偿电源，并允许宽的工作电压范围。以低电压工作、1微安级的供电电流、高响应频率、宽的工作温度范围、优越的抗外磁干扰特性成为众多低功耗、高性能应用的理想选择。采用两种封装形式：SOT23-3和TO-92S 。 功能框图 产品特性 ? 隧道磁电阻 (TMR) 技术 ? 1.5微安超低功耗 ? 高频率响应可达1kHz ? 全极磁开关 ? 高灵敏度，低开关点 ? 宽工作电压范围 ? 卓越的温度稳定性 ? 优越的抗外磁场性能 典型应用 ? 流量计，包括水表、气表和热量表 ? 接近开关 ? 速度检测 ? 线性及旋转位置检测 磁开关MRS201MRS201MRS201MRS201MRS201MRS201
管脚定义 TO-92S SOT23-3 极限参数 性能参数(V CC = 3.0V, T A = 25°C) 注：在以上测试中，电源和地之间需连接一个0.1μF的电容。
磁特性(V CC = 3.0V, T A = 25°C) 电压和温度特性 输出和磁场关系 注：上电时，在工作磁场为零时，输出信号为高电平。 磁场感应方向磁场强度
MRS201应用指南 封装尺寸 SOT23-3封装图： 平行于TMR 传感器敏感方向的磁场超过工作点门限︱B OPS ︱(︱B OPN ︱)时，输出低电平。当平行于TMR 传感器敏感方向的磁场低于释放点︱B RPS ︱(︱B RPN ︱)时，输出高电平。磁场工作点和释放点的差值就是传感器的回差B H 。 为了降低外部噪音，推荐在传感器电源和地之间增加一个滤波电容（靠近传感器）。如应用电路图所示，典型值为0.1μF 。 MRS201
常用采样电路设计方案比较 配电网静态同步补偿器（DSTATCOM）系统总体硬件结构框图如图2-1所示。由图2-1可知DSTATCOM的系统硬件大致可以分成三部分，即主电路部分、控制 电路部分、以及介于主电路和控制电路之间的检测与驱动电路。其中采样电路包括3路交流电压、6路交流电流、2路直流电压和2路直流电流、电网电压同步信号。3路交流电压采样电路即采样电网三相电压信号；6路交流电流采样电路分别为电网侧三相电流和补偿侧三相电流的电流采样信号；2路直流电压和2路直流电流的采样电路DSTATCOM的桥式换流电路的直流侧电压信号和电流信号；电网电压 同步信号采样电路即电网电压同步信号。 信号调 理 TMS320 LF2407A DSP 键盘显示 电路电压电流信号驱动电路保护电路 控制电路检测与驱动 电路主电路 图2-1 DSTATCOM系统总体硬件结构框图 1.1常用电网电压同步采样电路及其特点 1.1.1 常用电网电压采样电路 1 从D-STATCOM的工作原理可知，当逆变器的输出电压矢量与电网电压矢 量幅值大小相等，方向相同时，连接电抗器内没有电流流动，而D-STATCOM 工作在感性或容性状态都可由调节以上两矢量的夹角来进行控制，因此，逆变 器输出的电压矢量的幅值及方向的调节都是以电网电压的幅值和方向作为参考的，因此，系统电压与电网电压的同步问题就显得尤为重要。
图2-2 同步信号产生电路1 从图2-2所示同步电路由三部分组成，第一部分是由电阻、电容组成的RC滤波环节，为减小系统与电网的相位误差，该滤波环节的时间常数应远小于系统 的输出频率，即该误差可忽略不计。其中R5=1K，C4=15pF，则时间常数错误！未找到引用源。< 《大规模集成电路应用》论文姓名:谭宇 学号: 20104665 学院: 计算机与信息工程学院 专业班级: 自动化3班 大规模集成电路的体会 摘要：信息飞速发展时代，半导体、晶体管等已广泛应用，大规模集成电路也 成为必要性的技术，集成电路诞生以来，经历了小规模（SSI）、中规模（MSI）、大规模（LSI）的发展过程，目前已进入超大规模（VLSI）和甚大规模集成电路（ULSI）阶段，进入片上系统（SOC)的时代。 关键字：大规模集成；必要性；体会； 1 大规模集成的重要性 集成电路产业是衡量一个国家综合实力的重要重要指标。而这个庞大的产业主要由集成电路的设计、芯片、封装和测试构成。在这个集成电路生产的整个过程中，集成电路测试是惟一一个贯穿集成电路生产和应用全过程的产业。如：集成电路设计原型的验证测试、晶圆片测试、封装成品测试，只有通过了全部测试合格的集成电路才可能作为合格产品出厂，测试是保证产品质量的重要环节。 集成电路测试是伴随着集成电路的发展而发展的，它为集成电路的进步做出了巨大贡献。我国的集成电路自动测试系统起步较晚，虽有一定的发展，但与国外的同类产品相比技术水平上还有很大的差距，特别是在一些关键技术上难以实现突破。国内使用的高端大型自动测试系统，几乎是被国外产品垄断。市场上各种型号国产集成电路测试，中小规模占到80%。大规模集成电路测试系统由于稳定性、实用性、价格等因素导致没有实用化。大规模/超大规模集成电路测试系统主要依靠进口满足国内的科研、生产与应用测试，我国急需自主创新的大规模集成电路测试技术，因此，本文对集成电路测试技术进行了总结和分析。 2 集成电路测试的必要性 随着集成电路应用领域扩大，大量用于各种整机系统中。在系统中集成电路往往作为关键器件使用，其质量和性能的好坏直接影响到了系统稳定性和可靠性。 如何检测故障剔除次品是芯片生产厂商不得不面对的一个问题，良好的测试流程，可以使不良品在投放市场之前就已经被淘汰，这对于提高产品质量，建立生产销售的良性循环，树立企业的良好形象都是至关重要的。次品的损失成本可以在合格产品的售价里得到相应的补偿，所以应寻求的是质量和经济的相互制衡，以最小的成本满足用户的需要。 作为一种电子产品，所有的芯片不可避免的出现各类故障，可能包括：1.固定型故障；2.跳变故障；3.时延故障；4.开路短路故障；5桥接故障，等等。测试的作用是检验芯片是否存在问题，测试工程师进行失效分析，提出修改建议，从工程角度来讲，测试包括了验证测试和生产测试两个主要的阶段。 一款新的集成电路芯片被设计并生产出来，首先必须接受验证测试。在这一阶段，将会进行功能测试、以及全面的交流（AC）参数和直流(DC)参数的测试等，也可能会探测芯片的内部结构。通常会得出一个完整的验证测试信息，如芯片的工艺特征描述、电气特征（DC参数、AC参数、电容、漏电、温度等测试条件）、时序关系图等等。通过验证测试中的参数测试、功能性测试、结构性测试，可以诊断和修改系统设计、逻辑设计和物理设计中的设计错误，为最终规范(产品手册)测量出芯片的各种电气参数，并开发出测试流程。 当芯片的设计方案通过了验证测试，进入生产阶段之后，将利用前一阶段设 129 3.6.1 基于AD783的采样/保持电路 1. AD783的主要技术性能与特点 AD783是ADI 公司生产的一个高速的、单片采样/保持放大器电路，采样时间为250ns （0.01%），保持值下降速率为0.02mV/ms ，典型谐波失真为–85dB ，不需要连接外部元件，电源电压±5V ，功率消耗为95mW ，温度范围为–40℃～+85℃。 2. AD783的引脚功能和封装形式 AD783采用SOIC-8封装，引脚端1（V CC ）和5（V EE ）为电源电压正端和负端，引脚端2（IN ）和8（OUT ）为输入端和输出端，引脚端3（COMMON ）为公共地。 3. AD783的应用电路 （1）电源和接地连接方式 AD783可直接与AD671、AD7586、AD674B 、AD774B 、AD7572 和AD7672等高速ADC 连接使用，推荐的电源和接地连接方式如图3.6.1所示。 图3.6. 1 电源和接地连接方式 （2）与ADC 的连接电路例 AD783与AD670的连接电路如图3.6.2所示，AD783与AD671的连接电路如图3.6.3所示。 图3.6.2 AD783与AD670的连接电路 130 图3.6.3 AD783与AD671的连接电路 3.6.2基于SHC5320的采样/保持电路 1. SHC5320的主要技术性能与特点 SHC5320是TI 公司生产的（原BURR-BROWN 公司）是双极性单片采样／保持器电路，模拟输入范围为-10V ～+10V ，共模电压范围为-10V ～+10V ，输入阻抗大于1M Ω，失调电流小于±300nA ，输出电压范围为-10V ～+10V ，输出电流大于±10mA ，输出阻抗小于1Ω，输入漂移小于±20μV ／℃，共模抑制比大于72dB ，电源抑制比大于65dB ，压摆率典型值为45V ／μs ，采样时间小于1.5μs ，从采样到保持的切换时间为165～350ns ，下降速率典型值为0.5μV ／μs （在25℃时），差分输入，控制接口与TTL 逻辑电平兼容，工作电源电压±12V ～±18V ，电流消耗±13mA ，工作温度范围-40℃～+80℃，可广泛地应用于高精度数据采集系统、自动调零电路和D/A 转换等电路中。 SHC5320具有很高的速度和很低的漏电特性，其内部输入放大器是跨导型运放，可提供大量的电荷到保持电容，具有很快的采样时间。输出积分放大器具有最佳的偏置电流，确保低的下降速度。由于模拟开关总是在虚地驱动负载，所以电荷被注入到保持电容，并能很好地保持。保持电容既可使用内部的电容(100 pF)，也可外接电容，目的是改善输出电压的下降速度。 2. SHC5320的引脚功能和封装形式 SHC5320采用DIP-14或者SOIC-16封装，引脚端功能如表3.6.1所列。 3.6.1 SHC5320引脚端功能 集成电路的功耗优化和低功耗设计技术 摘要：现阶段各行业的发展离不开对能源的消耗，随着目前节能技术要求的不 断提升，降低功耗成为行业发展的重要工作之一。本文围绕集成电路的功耗优化 以及低功耗设计技术展开分析，针对现阶段常见的低功耗设计方式以及技术进行 探究，为集成电路功耗优化提供理论指导。 关键词：集成电路；功耗优化；低功耗 目前现代节能技术要求不断提升，针对设备的功耗控制成为当前发展的主要问题之一。 针对数字系统的功耗而言，决定了系统的使用性能能否得到提升。一般情况下，数字电路设 计方面，功耗的降低一直都是优先考虑的问题，并且通过对整个结构进行分段处理，同时进 行优化，最后总结出较为科学的设计方案，采用多种方式降低功耗，能够很大程度上提升设 备的使用性能。下面围绕数字电路的功耗优化以及低功耗设计展开分析。 一、设计与优化技术 集成电路的功耗优化和低功耗设计是相对系统的内容，一定要在设计的每个环节当中使 用科学且合理的技术手段，权衡并且综合考虑多方面的设计策略，才能够有效降低功耗并且 确保集成电路系统性能。因为集成电路系统的规模相对较大且具有一定的特殊性，想要完全 依靠人工或者手动的方式来达到这些目的并不现实且缺少可行性，一定要开发与之对应的电 路综合技术。 1 工艺级功耗优化 将工艺级功耗应用到设计当中，通常情况下采取以下两种方式进行功耗的降低： 首先，根据比例调整技术。进行低功耗设计过程中，为了能够实现功耗的有效降低会利 用工艺技术进行改善。在设计过程中，使用较为先进的工艺技术，能够让设备的电压消耗有 效缩减。现阶段电子技术水平不断提升，系统的集成度也随之提高，目前采用的零件的规格 也逐渐缩小，零件的电容也实现了良好的控制，进而能够很大程度上降低功耗。借助比例技术，除了能够将可见晶体管的比例进行调整，而且也能够缩小互连线的比例[1]。目前在晶体 管的比例缩小方面，能够依靠缩小零件的部分重要参数，进而在保持性能不被影响的情况下，通过较小的沟道长度，确保其他的参数不受影响的栅压缩方式，进而将零件的体积进行缩减，同时也缩短了延长的用时，使功耗能够有效降低。针对互连线缩小的方式主要将互连线的整 个结构进行调整，工作人员在进行尺寸缩减的过程中，会面临多方面的难题，比如系统噪音 无法控制，或者降低了电路使用的可靠性等等。 其次，采用封装技术进行降低。采用封装技术，能够让芯片与外部环境进行有效的隔离，进而避免了外部环境给电气设备造成一定的破坏与影响，在封装阶段，芯片的功耗会受到较 大的影响，因此需要使用更加有效的封装手段，才能够提升芯片的散热性，进而有效降低功 耗[2]。在多芯片的情况下，因为芯片与其他芯片之间的接口位置会产生大量的功耗，因此针 对多芯片采取封装技术，首先降低I/0接口的所有功能，接着解决电路延迟的问题，才能够 实现对集成电路的优化。 2 电路功耗优化 一般情况下，对电路级的功耗会选择动态的逻辑设计。在集成电路当中，往往会包含多 种电路逻辑结构，比如动态、静态等等，逻辑结构从本质上而言具有一定的差异性，这种差 异性也使得逻辑结构有着不同作用的功能。动态逻辑结构有着较为典型的特性[3]。静态的逻 辑结构当中所有的输入都会对接单独的MOS，因此逻辑结构功耗更大，动态的逻辑结构当中 电路通常具备N、M两个沟道，动态电路会利用时钟信号采取有效的控制，进而能够实现预 电压电流采样 前言：在学习这个主题的时候，上网查了大量的资料，但大多都是基于电网里的交流大电压和大电流的采样，我个人觉得关于交流的采样以下链接有非常详尽的介绍，而我自己也只是对其进行了较为细致的阅读 https://www.doczj.com/doc/881301851.html,/view/2d389e06a6c30c2259019e2f.html?from=search 因为我们队里用的直流电压最大为24V，所以接下来我就直流电压及电流的采样说一下自己的见解。 一、基本电路设计及原理学习 1、电压采集回路的设计 工作原理如下所述：从分压电阻取来的电压信号经滤波后，被单片机周期采样。将采样信号转化为0～5V的模拟电压量送给单片机的A/D采样通道，使单片机能采集到当时的电压，以便进行稳压、稳流或限压、限流调节，为控制算法的分析、处理，实现控制、保护、显示等功能提供依据。 （公式推导参见电气专业的模电书，不作详细介绍） 根据上述原理，设计电压采样电路如图下图所示 由于521－4的四个光耦制的电流放电倍数是相同的。即 即把输入电压从较大的直流电压衰减到0～5V。 2、电流采集回路的设计 电流采集的原理图如上图所示。其工作原理与电压采集的原理基本相同，区别主要在电流的输入信号为分流器输出的信号，信号范围为0－75mV，显然信号太弱，对于分辨率不高的A/D精度显然不够。通过LM324将其放大。根据放大器的工作原理，放大的倍数为β＝R63B/R61B=400K/10K=40。从而使得VI点的电压范围为0－3V，而VI点相对于AGNDW的电压与AC1点相对于AGND的电压的关系跟中，Vi点电压与AC0点电压的关系类似。在此处我们通过调节RW6，将0－75mV 的电压信号（分流器上的电压）放大到0－5V，供单片机采样。 二、自己设计（DIY） 经过一段时间的学习，我根据上述基本原理和所学知识设计了一款新的采样电路 一、采样保持电路结构的选择 常见的采样保持结构有以下两种： 图1、电荷传输型采样保持电路 图2、电容翻转型采样保持电路 图3、图1，图2所用的时钟信号工作原理：一、电荷传输型采样保持电路 首先Φ1、Φ1’为高电平，采样电容CS 对输入信号进行采样，然后Φ1’比Φ1提前0.4ns 进入下降沿，此时x 点为高阻状态，故当Φ1变为低电平，即ks1开关关断时，x 点不再导通，即抑制了开关ks1的电荷注入效应。当Φ2为高电平的时候，Φ1、Φ1’此时为低电平，电路进入保持状体。CS 上的差分电荷就传到了Cf 上，此时差分输出电压即为差分输入电压（CS=Cf ）。 二、电容翻转型采样保持电路 首先Φ1、Φ1’为高电平，采样电容CS 对输入信号进行采样，然后Φ1’比Φ1提前0.4ns 进入下降沿，此时x 点为高阻状态，故当Φ1变为低电平，即ks1开关关断时，x 点不再导通，即抑制了开关ks1的电荷注入效应。当Φ2为高定平时，采样电容C 的左端接放大器的输出端，因为输出共模电平等于输入共模电平，所以采样保持电路的输出等于采样保持电路的输入。 对两种结构进行对比。 1、 所需放大器的带宽。 为简化分析我们将其简化为单极点系统，则放大器的传输函数为： ()1A A S s ω= + (1) 式中：A 表示低频增益，0ω为3dB 带宽。 将放大器接成闭环后，其闭环传输函数为： 00 /(1/)/(1) ()1/(1)11/A s A fA Ac S Af s fA s ωωω++= =+++ + （2） 其中f 为反馈系数。 则该闭环系统的时间常数为： τ=01/fA ω= 1/n f ω (3) 其中n ω为运放的单位增益带宽 对于单位阶跃输入信号，闭环系统输出阶跃响应为： Vout （t ）= /1(1)()t e u t f -τ- （4） 同样我们要求输出的误差必须小于1/2LSB ，得 /t e -τ< 1 12N + (5) 从（3）、（5）我们可得 11 ln 2N n p ft ω+> （6） 其中p t 为信号建立时间，大约为3/8T 。 在电荷传输型的采样结构中，理想情况下f=Cf/(CS+Cf)=1/2;而在电容翻转型结构中f=1:；故从（6）式可以看出电荷传输型的采样结构中所需运放的带宽是电容翻转型结构所需运放带宽的2倍。 2、 噪声 电荷传输型采样保持电路的噪声为2KT/C,电容翻转型采样保持电路的噪声为KT/C （A 3-V 340-mW 14-b 75-Msample/s CMOS ADC With 85-dB SFDR at Nyquist Input ），而噪声的大小决定了我们采样电容的大小，采样电容的增大会增加放大器的负载电容，同样会增大功耗。 超低功耗电路的设计原则及设计分析 以手机为代表的电池供电电路的兴起,为便携式仪表开创了一个新的纪元。超低功耗电路系统(包括超低功耗的电源、单片机、放大器、液晶显示屏等)已经对电路设计人员形成了极大的诱惑。毫无疑问,超低功耗电路设计已经对低功耗电路提出了挑战,并将扩展成为电子电路中的一个重要应用领域。 虽然超低功耗设计仍然是在CMOS集成电路(IC)基础上发展起来的,但是因为用户众多,数千种专用或通用超低功耗IC不断涌现,使设计人员不再在传统的CMOS型IC上下功夫,转而选择新型超低功耗IC,致使近年来产生了多种超低功耗仪表。电池供电的水表、暖气表和煤气表近几年能够发展起来就是一个证明。目前,电池供电的单片机则是超低功耗IC的代表。 本文将对超低功耗电路设计原则进行分析,并就怎样设计成超低功耗的产品作一些论述,从而证明了这种电路在电路结构和性价比等方面对传统电路极具竞争力。 1 CMOS集成电路的功耗分析 无论是低功耗还是超低功耗IC,主要还是建立在CMOS电路基础上的。虽然超低功耗IC 对单元电路进行了新形式的设计,但作为功耗分析,仍然离不开CMOS电路基本原理。以74系列为代表的TTL集成电路,每门的平均功耗约为10mW;低功耗的TTL集成电路,每门平均功耗只有1mW。74系列高速CMOS电路,每门平均功耗约为10μW;而超低功耗CMOS 通用小规模IC,整片的静态平均功耗却可低于10μW。传统的单片机,休眠电流常在50μA～2mA范围内;而超低功耗的单片机休眠电流可达到1μA以下。 CMOS电路的动态功耗不仅取决于负载,而且就电路内部而言,功耗与电源电压、集成度、输出电平以及工作频率都有密切联系。因此设计超低功耗电路时不得不对全部元件的内外性质做仔细分析。 CHMOS或CMOS电路的功耗特性一般可以表示为: P=PD+PA 2常用采样电路设计方案比较 配电网静态同步补偿器（DSTATCOM ）系统总体硬件结构框图如图2-1所示。由图2-1可知DSTATCOM 的系统硬件大致可以分成三部分，即主电路部分、控制电路部分、以及介于主电路和控制电路之间的检测与驱动电路。其中采样电路包括3路交流电压、6路交流电流、2路直流电压和2路直流电流、电网电压同步信号。3路交流电压采样电路即采样电网三相电压信号；6路交流电流采样电路分别为电网侧三相电流和补偿侧三相电流的电流采样信号；2路直流电压和2路直流电流的采样电路DSTATCOM 的桥式换流电路的直流侧电压信号和电流信号；电网电压同步信号采样电路即电网电压同步信号。 图2-1 DSTATCOM 系统总体硬件结构框图 2.2.11 常用电网电压同步采样电路及其特点 .1 常用电网电压采样电路1 从D-STATCOM 的工作原理可知，当逆变器的输出电压矢量与电网电压矢量幅值大小相等，方向相同时，连接电抗器内没有电流流动，而D-STATCOM 工作在感性或容性状态都可由调节以上两矢量的夹角来进行控制，因此，逆变器输出的电压矢量的幅值及方向的调节都是以电网电压的幅值和方向作为参考的，因此，系统电压与电网电压的同步问题就显得尤为重要。 图2-2 同步信号产生电路1 从图2-2所示同步电路由三部分组成，第一部分是由电阻、电容组成的RC 滤波环节，为减小系统与电网的相位误差，该滤波环节的时间常数应远小于系统的输出频率，即该误差可忽略不计。其中R 5=1K Ω，5pF，则时间常数错误！未 因此符合设计要求;第二部分由电压比较器LM311构成， 实现过零比较;第三部分为上拉箝位电路，之后再经过两个非门，以增强驱动能力，满足TMS320LF2407的输入信号要求。 C 4=1找到引用源。< 中南大学大规模集成电路考试及答案合集 ————————————————————————————————作者：————————————————————————————————日期： ---○---○ --- 学 院 专业班级 学 号 姓 名 ………… 评卷密封线 ……………… 密封线内不要答题，密封线外不准填写考生信息，违者考试成绩按0分处理 ……………… 评卷密封 中南大学考试试卷 时间110分钟 题 号 一 二 三 合 计 得 分 评卷人 2013 ~2014 学年一学期大规模集成电路设计课程试题 32 学时，开卷，总分100分，占总评成绩70 % 一、填空题(本题40分，每个空格1分) 1. 所谓集成电路，是指采用 ，把一个电路中 所需的二极管、 、电阻、电容和电感等元件连同它们之间的电气连线在一块或几块很小的 或介质基片上一同制作出来，形成完整电路，然后 在一个管壳内，成为具有特定电路功能的微型结构。 2. 请写出以下与集成电路相关的专业术语缩写的英文全称： ASIC ： ASSP ： LSI ： 3. 同时减小 、 与 ，可在保持漏源间电流不变的前提下减小器件面积，提高电路集成度。因此，缩短MOSFET 尺寸是VLSI 发展的趋势。 4. 大规模集成电路的设计流程包括：需求分析、 设计、体系结构设计、功能设计、 设计、可测性设计、 设计等。 5. 需求规格详细描述系统顾客或用户所关心的内容，包括 及必须满足的 。系统规格定义系统边界及系统与环境相互作用的信息，在这个规格中，系统以 的方式体现出来。 6. 根据硬件化的目的（高性能化、小型化、低功耗化、降低成本、知识产权保护等）、系统规模/性能、 、 、 等确定实现方法。 7. 体系结构设计的三要素为： 、 、 。 8. 高位综合是指从 描述自动生成 描述的过程。与人工设计相比，高位综合不仅可以尽可能地缩短 ，而且可以生成在面积、性能、功耗等方面表现出色的电路。 9. 逻辑综合就是将 变换为 ，根据 或 进行最优化，并进行特定工艺单元库 的过程。 10. 逻辑综合在推断RTL 部品时，将值的变化通过时钟触发的信号推断为 ， 得 分 评卷人 随着半导体工艺的飞速发展和芯片工作频率的提高，芯片的功耗迅速增加，而功耗增加又将导致芯片发热量的增大和可靠性的下降。因此，功耗已经成为深亚微米集成电路设计中的一个非常重要的考虑因素。为了使产品更具有竞争力，工业界对芯片设计的要求已从单纯的追求高性能、小面积，转换为对性能、面积、功耗的综合要求。微处理器作为数字系统的核心部件，其低功耗设计对降低整个系统的功耗具有非常重要的意义。 本文首先介绍了微处理器的功耗来源，重点介绍了常用的低功耗设计技术，并对今后低功耗微处理器设计的研究方向进行了展望。 1 微处理器的功耗来源 研究微处理器的低功耗设计技术，首先必须了解其功耗来源。高层次仿真得出的结论如图1所示。 从图1中可以看出，时钟单元(Clock)功耗最高，因为时钟单元有时钟发生器、时钟驱动、时钟树和钟控单元的时钟负载;数据通路(Datapath)是仅次于时钟单元的部分，其功耗主要来自运算单元、总线和寄存器堆。除了上述两部分，还有存储单元(Mem ory)，控制部分和输入/输出 (Control，I/O)。存储单元的功耗与容量相关。 如图2所示，C MOS电路功耗主要由3部分组成：电路电容充放电引起的动态功耗，结反偏时漏电流引起的功耗和短路电流引起的功耗。其中，动态功耗是最主要的，占了总功耗的90%以上，表达式如下： 式中：f为时钟频率，C1为节点电容，α为节点的翻转概率，Vdd为工作电压。 2 常用的低功耗设计技术 低功耗设计足一个复杂的综合性课题。就流程而言，包括功耗建模、评估以及优化等;就设计抽象层次而言，包括自系统级至版图级的所有抽象层次。同时，功耗优化与系统速度和面积等指标的优化密切相关，需要折中考虑。下面讨论常用的低功耗设计技术。 2.1 动态电压调节 由式(1)可知，动态功耗与工作电压的平方成正比，功耗将随着工作电压的降低以二次方的速度降低，因此降低工作电压是降低功耗的有力措施。但是，仅仅降低工作电压会导致传播延迟加大，执行时间变长。然而，系统负载是随时间变化的，因此并不需要微处理器所有时刻都保持高性能。动态电压调节DVS (Dynarnic Voltage Scaling)技术降低功耗的主要思路是根据芯片工作状态改变功耗管理模式，从而在保证性能的基础上降低功耗。在不同模式下，工作电压可以进行调整。为了精确地控制DVS，需要采用电压调度模块来实时改变工作电压，电压调度模块通过分析当前和过去状态下系统工作情况的不同来预测电路的工作负荷。 2.2 门控时钟和可变频率时钟 如图1所示，在微处理器中，很大一部分功耗来自时钟。时钟是惟一在所有时间都充放电的信号，而且很多情况下引起不必要的门的翻转，因此降低时钟的开关活动性将对降低整个系统的功耗产牛很大的影响。门控时钟包括门控逻辑模块时钟和门控寄存器时钟。门控逻辑模块时钟对时钟网络进行划分，如果在当前的时钟周期内，系统没有用到某些逻辑模块，则暂时切断这些模块的时钟信号，从而明显地降低开关功耗。图3为采用“与”门实现的时钟控制电路。门控寄存器时钟的原理是当寄存器保持数据时，关闭寄存器时钟，以降低功耗。然而，门控时钟易引起毛刺，必须对信号的时序加以严格限制，并对其进行仔细的时序验证。 另一种常用的时钟技术就是可变频率时钟。根据系统性能要求，配置适当的时钟频率，避免不必要的功耗。门控时钟实际上是可变频率时钟的一种极限情况(即只有零和最高频率两种值)，因此，可变频率时钟比门控时钟技术更加有效，但需要系统内嵌时钟产生模块PLL，增加了设计复杂度。去年Intel公司推出的采用先进动态功耗控制技术的Montecito处理器，就利用了变频时钟系统。该芯片内嵌一个高精度数字电流表，利用封装上的微小电压降计算总电流;通过内嵌的一个32位微处理器来调整主频，达到64级动态功耗调整的目的，大大降低了功耗。 `CMOS反相器电路图、版图、剖面图 CMOS的广泛使用，是由于解决了latch-up效应 Latch-up效应解释、原理、解决方法（略） 避免栅锁效应方法：用金掺杂或中子辐射，降低少数载流子寿命；深阱结构或高能量注入形成倒退阱；将器件制作于高掺杂衬底上的低掺杂外延层中；沟槽隔离。 在基体（substrate)上改变金属的掺杂，降低BJT的增益 ?避免source和drain的正向偏压 ?增加一个轻掺杂的layer在重掺杂的基体上，阻止侧面电流从垂直BJT到低阻基体上的通路 ?使用Guard ring: P+ ring环绕nmos并接GND；N+ ring环绕pmos 并接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止栽子到达BJT的基极。如果可能，可再增加两圈ring。 ? Substrate contact和well contact应尽量靠近source,以降低Rwell和Rsub的阻值。?使nmos尽量靠近GND，pmos尽量靠近VDD,保持足够的距离在pmos 和nmos之间以降低引发SCR的可能 ?除在I/O处需采取防Latch up的措施外，凡接I/O的内部mos 也应圈guard ring。? I/O处尽量不使用pmos(nwell) 门级电路图（AOI221） AOI221=(AB+CD+E)’ 伪NMOS: 伪NMOS的下拉网络和静态门的下拉网络相似，上拉网络是用一个PMOS管，且此管输入接地，因此PMOS管总是导通的。 动态电路： 动态电路用一个时钟控制的PMOS管取代了总是导通的PMOS管，克服了有比电路的缺点。动态电路速度快，输入负载小，切换时不存在竞争电流，而且动态电路没有静态功耗。 动态电路存在的根本性问题就是对输入单调性的要求。 多米诺电路： 多米诺电路由一级动态门和一级静态CMOS反相器构成。典型结构： 下拉网络+上拉预充值网络+反相器构成 过程就是充值+求值的过程 在多米诺电路中，所有门的预充、求值都可以用一个时钟控制。求值期间，动态门的输出单调下降，所以静态反相器的输出单调上升。多米诺电路是同时进行预充，但求值是串行的。逻辑功效（logic effort） 逻辑功效定义为门的输入电容与能够提供相同输出电流的反相器的输入电容的比值。也就是说逻辑功效表示某个门在产生输出电流时相比反相器的糟糕程度。逻辑功效不仅使我们能容易计算时延，它也向我们展示了如何确定晶体管的尺寸以优化路径中的延时。大规模集成电路应用
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