数字电子钟设计实验报告
实验项目名称：数字电子钟的设计
实验项目性质：普通试验
所属课程名称：VHDL程序设计
实验计划学时：4学时
一、实验目的
掌握VHDL程序设计方法
二、实验内容和要求
能够实现小时（24进制）、分钟和秒钟（60进制）的计数功能
具有复位功能
功能扩展：具有复位、整点报时提示、定时闹钟等功能
在软件工具平台上，进行VHDL语言的各模块编程输入、编译实现和仿真验证。
三、实验主要仪器设备和材料
计算机
四．设计思想
1、计数模块：
Q0为六十进制计数，代表秒计数，当Q0<59时，每逢一个时钟上升沿Q0增加1，直到当Q0=59时，再逢一个时钟上升沿，立即输出高电平至进位CLK1。
使得CLK1为一个60秒为周期的时钟，作为六十进制分计数Q1时钟。同理，当Q1<59时，每逢一个时钟上升沿Q1加1，直到当Q1=59，再逢一个时钟上升沿，立即输出高电平到进位CLK2。
CLK2是一个60分钟为周期的时钟，作为二十四进制时计数Q2的时钟。
2、复位模块：
分别在秒，分，时计数模块语句之前加入一个判断语句IF RST=‘0'，如果复位输入RST为0则跳过计数模块，不为0则运行计数模块。
3、整点报时模块：
判断秒，分计数是否都为0，【Q1=("000000")AND(Q0="000000")】，如果是，则令报时ALM0输出为1，不是则输出为0。
4、定时闹钟模块：
用户设定闹钟DS（秒）,DF（分）,DM（秒）的输入，当它们都等于输出的Q1(分)，Q2（时）数值时，则令闹钟ALM1输出为1，否则输出为0。
五、源程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY clock IS
PORT (CLK,RST:IN STD_LOGIC;
CLK1,CLK2:INOUT STD_LOGIC;
CLK3:OUT STD_LOGIC;
S:OUT STD_LOGIC_VECTOR(4 DOWNTO 0);
F,M:OUT STD_LOGIC_VECTOR(5 DOWNTO 0);
DS:IN STD_LOGIC_VECTOR(4 DOWNTO 0);
DF,DM:IN STD_LOGIC_VECTOR(5 DOWNTO 0);
ALM0,ALM1:OUT STD_LOGIC);
END clock;
ARCHITECTURE one OF clock IS
BEGIN
PROCESS(CLK,RST)
VARIABLE Q0: STD_LOGIC_VECTOR(5 DOWNTO 0);
VARIABLE Q1: STD_LOGIC_VECTOR(5 DOWNTO 0);
VARIABLE Q2: STD_LOGIC_VECTOR(4 DOWNTO 0);
BEGIN
IF RST='0' THEN Q0:=(OTHERS=>'0');
ELSIF CLK'EVENT AND CLK='1' THEN
IF Q0="111011" THEN CLK1 <= '1' ;
ELSE CLK1<='0';
END IF ;
IF Q0<59 THEN Q0:=Q0+1;
ELSE Q0:=(OTHERS=>'0') ;
END IF;
END IF;
IF RST='0' THEN Q1:=(OTHERS=>'0');
ELSIF CLK1'EVENT AND CLK1='1' THEN
IF Q1="111011" THEN CLK2 <= '1' ;
ELSE CLK2<='0';
END IF ;
IF Q1<59 THEN Q1:=Q1+1;
ELSE Q1:=(OTHERS=>'0') ;
END IF;
END IF;
IF RST='0' THEN Q2:=(OTHERS=>'0');
ELSIF CLK2'EVENT AND CLK2='1' THEN
IF Q2="011101" THEN CLK3 <= '1' ;
ELSE CLK3<='0';
END IF ;
IF Q2<23 THEN Q2:=Q2+1;
ELSE Q2:=(OTHERS=>'0') ;
END IF;
END IF;
M<=Q0;
F<=Q1;
S<=Q2;
IF Q1=("000000")AND(Q0="000000") THEN ALM0<='1'; ELSE ALM0<='0';
END IF ;
IF (Q0=DM)AND (Q1=DF)AND(Q2=DS) THEN ALM1<='1'; ELSE ALM1<='0';
END IF;
END PROCESS;
END one;
六、仿真图
秒到分进位：
分到时进位：
23时59分59秒进位：
复位：
整点报时：
闹钟报时（闹钟时间设定为7时16分4秒）：
七、总结
经过这次实验，让我更加熟悉了VHDL的编程实现。从此次实验中，我总结出了几点比较容易错误的地方。
1.在使用IF语句时，就注意如果IF语句不完整时，可能会出现的情况。
2.变量是局部的，信号是全局的。
3.在多重嵌套IF语句时，就注意不要产生逻辑混乱。
数字钟设计实验报告 专业:工程技术系 班级:电信0901班 姓名:XX 学号:XXXXXX
数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) 七、附录 (10)
一、前言 数字钟是采用数字电路实现对时、分、秒数字显示的计时装置，以其显示的直观性、走时准确稳定而受到人们的欢迎，广泛用于个人家庭、车站、码头、办公室等公共场所，给人们的生活、学习、工作、娱乐带来了极大的方便，已成为人们日常生活中不可少的必需品，由于数字集成电路的发展和石英晶体与 555 振荡器的广泛应用，使得数字钟的精度远远超过老式钟表，钟表的数字化给人们生产生活带来了极人的方便，而目大大地扩展了钟表原先的报时功能。诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、通断动力设备、以及各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用，有着非常现实的意义。 二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示时、分、秒的数字钟。要求： 1、24小时为一个计数周期； 2、具有校时功能； 3、具有整点报时功能； 4、主要采用中小规模集成电路完成设计； 5、电源电压+5V。 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生器、“时、分、秒、”计数器、译码器及显示器、电路组成。 首先构成一个由32768Hz的石英晶体振荡器和由CD4060构成的分频器构成的产生震荡周期为一秒的标准秒脉冲，由74LS161采用清零法分别组成六十进制的秒计数器、六十进制分计数器、二十四进制时计数器和七进制的周计数器。使用由32768Hz
目录 第一章数字电子钟系统设计摘要 数字电子钟摘要 (3) 本文关键词 (3) 第二章数字电子中系统具体设计过程与实现 .技术指标 (4) 系统设计 (4) 系统框图 (6) 方案论证 (7) 单元电路 (8) 分频器 (8) 60进制计数器 (9) 24进制计数器 (10) 12与24小时转换器 (11) 四位动态显示器 (17) 整点与学号报时 (18) 闹钟 (22) 校时校分 (24)
整体电路图 (25) 单元电路功能测试 (26) 整体电路功能测试 (32) 实验完成情况 (37) 第三章实验原件清单 (38) 第四章结束语 (39) 参考文献 (43) 附录(预习电路图与正式电路图)
第一章数字电子钟系统设计摘要 数字电子钟课题设计摘要 课程题目：数字电子钟 设计摘要： 数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。 数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。通过数字电路的技术使用，分频器、计数器、译码与显示器以及各种选择控制端实现数字钟准确计时，校时，设定闹钟，整点报时，12与24小时转换，以及整点报时的功能。本次课程设计采用了Xilinx公司的设计软件，通过电脑仿真来设计电路图，然后下载到芯片95108，再通过硬件具体显示数字钟，
并测试其各个模块的功能。 本文关键词 60进制计数器，24进制计数器，译码与显示电路 第二章数字电子中系统具体设计过程与实现 技术指标 整体功能 数字电子钟能以秒为最小时间单位计时，同时应能用数字直观显示当前的时与分，通过一个放光二极管显示秒，用两个发光二极管指示上、下午，可以手动校时，可以设定闹钟时间，以及事项整点报时和学号报时的功能。 系统结构 数字电子钟的系统结构方框图如图2-1所示。图中的秒信号电路产生1Hz的标准计时信号，计时电路记录当前的时，分值，数字显示以数字的方式显示出当前的时间值，闹钟电路用与设定闹钟，报时电路用于整点报时以及学号报时，时分调校电路用于校正当前的时间。
目录 一、设计目的、意义 (1) 二、设计内容 (1) 1总体设计方案简介 (1) 2单元电路设计 (2) 3总电路图 (6) 4仿真结果 (7) 三、结果分析 (8) 四、设计总结 (8) 五、设计心得 (9) 参考文献 (10) 附录 (11)
一、设计目的、意义 1．巩固和加深对电子线路基本知识的理解，提高综合运用课程知识的能力。 2．培养学生根据课程需要自学参考书籍，查阅手册、图表和文献资料的能力。 3．通过实际电路方案的分析比较、设计计算、元件选取、安装调试等环节，初步掌握简单实用电路的分析方法和工程设计方法。 4．掌握常用仪器设备的正确使用方法，学会简单电路的调试和整机指标测试方法，提高动手能力。 5．了解与课程有关的电子线路及元器件工程技术规范，按课程设计任务书的要求编写设计说明书，能正确反映设计的实验结果，能正确绘制电路图。 二、设计内容 1.总体设计方案简介 电路总体框图如图2.1所示： 图2.1 数字钟原理框图 电路由振荡器、分频器、“时”“分”“秒”对应的计数器、译码显示器、校时电路、整点报时电路和闹钟电路等构成。
电路的工作原理是：振荡器产生稳定的高频脉冲信号，作为数字钟的时间基准，再经分频器输出标准秒脉冲。秒计数器计满60后向分计数器进位，分计数器计满60后向时计数器进位，时计数器设置成24进制计数器。计数器的输出送译码显示器显示。计时出现误差时可以用校时电路进行校时、校分、校秒。由分计数器、秒计数器的结果控制整点报时电路。当时计数器、分计数器计数到与闹钟设置电路设置的时间相同时实现闹钟功能，蜂鸣器响一分钟。 2．单元电路设计 1). 振荡器 由555定时器构成的多谐振荡器 产生1kHz的脉冲信号，电路参数如图 2.2。通过调节R3在输出端得到比较精 准的1kHz脉冲信号。 2). 分频器 分频器的功能有两个：一是产生标 准脉冲信号，二是提供整点报时电路用 的1kHz的高音频信号和500Hz的低音 频信号。选用三片74LS90完成上述功 能。第一片的Q A端输出频率为500Hz， 第二片的Q D端输出为10Hz，第三片的 Q D端输出为1Hz。电路如图2.3。 图2.2 振荡器 图2.3 分频器
数字电路电子钟设计实验报告 目录 1．实验目的 2．实验题目描述和要求 3．设计报告内容 3.1实验名称 3.2实验目的 3.3实验器材及主要器件 3.4数字电子钟基本原理 3.5数字电子钟制作与调试 3.6数字电子钟电路图 3.7数字电子钟的组装与调试 4．实验结论 5．实验心得
1．实验目的 ※掌握组合逻辑电路、时序逻辑电路及数字逻辑电路系统的设计、安装、测试方法； ※进一步巩固所学的理论知识，提高运用所学知识分析和解决实际问题的能力； ※提高电路布局﹑布线及检查和排除故障的能力； ※培养书写综合实验报告的能力。 2．实验题目描述和要求 （1）数字电子钟基本功能 数字电子钟是一个大众化产品，一般来讲应具有以下基本功能。 ①能进行小时、分、秒显示。 ②能进行小时、分、秒设置。 ③能实现整点报时。 ④能通过设置，实现任意时间报时。 （2）数字电子钟基本性能 一个实用的数字电子钟应满足三个“度”：精度、亮度和响度。 ①精度是指显示的时间必须准确。 ②亮度是指显示的时间必须让人看得清楚。 ③响度是指报时的声音必须清脆有力。 （3）数字电子钟用于教学设计时必须考虑的因素 从教学角度来看，数字电子钟的设计应考虑以下几点。 ①数字电路可由多种不同方案实现，在方案比较时应着重考虑所选
用的方案在设计时能否把数字电路包含的主要知识全部囊括进去。 ②应把数字电子钟分解成若干个模块，并在印制电路板设计时把各 模块固定在不同的区域。 ③应确保大多数学生能在规定时间内完成制作与调试。 ④数字电子钟印制电路板（PCB）设计时除留下足够的训练内容让学 生完成外，应设计一标准印制电路板设计示范区。 （4）本教材设计的数字电子钟总体方案 根据以上分析，本教材把数字电子钟分解为信号电路、显示电路、计时电路、校时电路和报时电路五个功能相对独立的模块（如图8-1 所示），采用如图8-2所示的设计方案，并按要求实施时参照一下规定进行。 ①各模块的制作、调试按显示电路、信号电路、计时电路、校时电 路和报时电路的顺序进行。 ②计时电路中的小时计数器为24进制或12进制。 ③校时电路设计为校时信号统一从计时电路的秒输入端输入，这样
数字电子时钟实验报告 HEN system office room 【HEN16H-HENS2AHENS8Q8-HENH1688】
华大计科学院 数字逻辑课程设计说明书题目：多功能数字钟 专业：计算机科学与技术 班级：网络工程1班 姓名：刘群 学号： 完成日期： 2013-9 一、设计题目与要求 设计题目：多功能数字钟 设计要求： 1.准确计时，以数字形式显示时、分、秒的时间。 2.小时的计时可以为“12翻1”或“23翻0”的形式。 3.可以进行时、分、秒时间的校正。 二、设计原理及其框图 1.数字钟的构成 数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路。图 1 所示为数字钟的一般构成框图。 图1 数字电子时钟方案框图 ⑴多谐振荡器电路 多谐振荡器电路给数字钟提供一个频率1Hz 的信号，可保证数字钟的走时准确及稳定。
⑵时间计数器电路 时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成。其中秒个位和秒十位计数器、分个位和分十位计数器为60 进制计数器。而根据设计要求，时个位和时十位计数器为24 进制计数器。 ⑶译码驱动电路 译码驱动电路将计数器输出的8421BCD 码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。 ⑷数码管 数码管通常有发光二极管（LED）数码管和液晶（LCD）数码管。本设计提供的为LED数码管。 2.数字钟的工作原理 ⑴多谐振荡器电路 555 定时器与电阻R1、R2，电容C1、C2 构成一个多谐振荡器，利用电容的充放电来调节输出V0，产生矩形脉冲波作为时钟信号，因为是数字钟，所以应选择的电阻电容值使频率为1HZ。 ⑵时间计数单元 六片74LS90 芯片构成计数电路，按时间进制从右到左构成从低位向高位的进位电路，并通过译码显示。在六位LED 七段显示起上显示对应的数值。 ⑶校时电源电路 当重新接通电源或走时出现误差时都需要对时间进行校正。通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工出触发
数字电子钟设计实验报告 实验项目名称：数字电子钟的设计 实验项目性质：普通试验 所属课程名称：VHDL程序设计 实验计划学时：4学时 一、实验目的 掌握VHDL程序设计方法 二、实验内容和要求 能够实现小时（24进制）、分钟和秒钟（60进制）的计数功能 具有复位功能 功能扩展：具有复位、整点报时提示、定时闹钟等功能 在软件工具平台上，进行VHDL语言的各模块编程输入、编译实现和仿真验证。 三、实验主要仪器设备和材料 计算机 四．设计思想 1、计数模块： Q0为六十进制计数，代表秒计数，当Q0<59时，每逢一个时钟上升沿Q0增加1，直到当Q0=59时，再逢一个时钟上升沿，立即输出高电平至进位CLK1。 使得CLK1为一个60秒为周期的时钟，作为六十进制分计数Q1时钟。同理，当Q1<59时，每逢一个时钟上升沿Q1加1，直到当Q1=59，再逢一个时钟上升沿，立即输出高电平到进位CLK2。 CLK2是一个60分钟为周期的时钟，作为二十四进制时计数Q2的时钟。
2、复位模块： 分别在秒，分，时计数模块语句之前加入一个判断语句IF RST=‘0'，如果复位输入RST为0则跳过计数模块，不为0则运行计数模块。 3、整点报时模块： 判断秒，分计数是否都为0，【Q1=("000000")AND(Q0="000000")】，如果是，则令报时ALM0输出为1，不是则输出为0。 4、定时闹钟模块： 用户设定闹钟DS（秒）,DF（分）,DM（秒）的输入，当它们都等于输出的Q1(分)，Q2（时）数值时，则令闹钟ALM1输出为1，否则输出为0。 五、源程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY clock IS PORT (CLK,RST:IN STD_LOGIC; CLK1,CLK2:INOUT STD_LOGIC; CLK3:OUT STD_LOGIC; S:OUT STD_LOGIC_VECTOR(4 DOWNTO 0); F,M:OUT STD_LOGIC_VECTOR(5 DOWNTO 0); DS:IN STD_LOGIC_VECTOR(4 DOWNTO 0); DF,DM:IN STD_LOGIC_VECTOR(5 DOWNTO 0); ALM0,ALM1:OUT STD_LOGIC); END clock; ARCHITECTURE one OF clock IS BEGIN PROCESS(CLK,RST) VARIABLE Q0: STD_LOGIC_VECTOR(5 DOWNTO 0); VARIABLE Q1: STD_LOGIC_VECTOR(5 DOWNTO 0); VARIABLE Q2: STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN IF RST='0' THEN Q0:=(OTHERS=>'0'); ELSIF CLK'EVENT AND CLK='1' THEN IF Q0="111011" THEN CLK1 <= '1' ; ELSE CLK1<='0'; END IF ; IF Q0<59 THEN Q0:=Q0+1; ELSE Q0:=(OTHERS=>'0') ; END IF; END IF; IF RST='0' THEN Q1:=(OTHERS=>'0');
数电课程设计 实 验 报 告 班级：通信工程1001班 姓名：XX 学号：、、、、、、、、
数字钟的设计与制作 一、设计任务 本次课程设计要求以中规模集成电路为主，利用所学知识，设计一个数字钟。通过本次课程设计，进一步加强数字电路综合应用能力，掌握数字电路的设计技巧，增强实践能力，以及熟练掌握数字钟的系统设计、组装、调试及故障排除的方法。 二、设计要求 1.设计一台可以显示时、分、秒的数字钟。 2.具有校时功能，可以对时、分秒单独校时。 3.具有整点报时功能。 3.要求电路主要采用中小规模数字集成电路来实现。 三、工作原理 数字电子钟由秒信号发生器。“时、分、秒”计数器、译码显示器、校时电路、整点报时电路等组成。秒信号发生器主要由555振荡器分频后得到；秒、分都是60进制，故由60进制计数器构成；时为24进制，即由24进制计数器构成；显示部分由译码和数码显示构成，将“时、分、秒”计数器的输出状态经七段显示译码器译码，通过六位数码管显示出来。校时电路和整点报时电路由门电路和开关等构成。 1、秒脉冲信号发生器 秒脉冲信号发生器是数字电子钟的核心部分，它的精度和稳定度决定了数字钟的质量。由振荡器与分频器组合产生秒脉冲信号。 ●振荡器: 通常用555定时器与RC构成的多谐振荡器，输出2KHz脉冲。 ●分频器: 分频器功能主要有两个，一是产生标准秒脉冲信号，一是提供功能扩展电路所需要的信号，选用六片进行CC4518，因为每片为1/10分频器，三片级联刚好获得2Hz脉冲，再经过二分频得到标准1HZ脉冲，其余两片构成两个二分频得到1KHZ和500HZ脉冲供整点报时用，其电路图如下：
一、设计题目与要求 设计题目：多功能数字钟 设计要求： 1.准确计时，以数字形式显示机器人行走的时、分、秒的时间。 二、设计原理 1数字钟的组成部分 ⑴555定时器组成的方波发生电路 多谐振荡器电路给数字钟提供一个频率1Hz 的信号，可保证数字钟的走时准确及稳定。 ⑵时间计数器电路 时间计数电路分成三个模块，时，分，秒：时用24进制计数器实现；分，秒用60进制计数器实现。 ⑶译码显示电路 译码驱动电路将计数器输出的8421BCD 码转换为数码管需要的逻辑状态，并在显示电路显示相应系数。 2.数字钟的工作原理 ⑴多谐振荡器电路 555 定时器与电阻R1、R2，电容C1、C2 构成一个多谐振荡器，利用电容的充放电来调节输出V0，产生矩形脉冲波作为时钟信号，因为是数字钟，所以应选择的电阻电容值使频率为1HZ。 ⑵时间计数单元
六片74LS90 芯片构成计数电路，按时间进制从右到左构成从低位向高位的进位电路，并通过译码显示。在六位LED 七段显示起上显示对应的数值。 三、元器件 1.实验中所需的器材. Vcc 5V 电源. 共阴七段数码管 6 个. 74LS90D 集成块 6 块. 74HC00D 6个以及其他元件 LM555CM 1个 电阻 6个 10uF 电容 2个 2.芯片内部结构及引脚图
图2 LM555ＣＭ集成块 图374LS90D集成块 五、各功能块电路图 1秒脉冲发生器主要由555 定时器和一些电阻电容构成，原理是利用555 定时器的特性，通过电容的充放电使VC 在高、低电平之间转换。其中555 定时器的高、低电平的门阀电压分别是2/3VCC 和1/3VCC 电容器充电使VC 的电压大于2/3VCC 则VC 就为高电平，然 而由于反馈作用又会使电容放电。当VC 小于1/3VCC 时，VC 就为低电平。同样由于反馈作用又会使电容充电。通过555 定时器的这一性质我们就可以通过计算使他充放电的周期刚好为1S这样我们就会得到1HZ 的信号。其中555 定时器的一些功能对照后面目录。其中555 定时器组成的脉冲发生器电路见：方波发生器的部分。
电子课程设计题目：数字时钟
数字时钟设计实验报告 一、设计要求： 设计一个24小时制的数字时钟。 要求：计时、显示精度到秒；有校时功能。采用中小规模集成电路设计。 发挥：增加闹钟功能。 二、设计方案： 由秒时钟信号发生器、计时电路和校时电路构成电路。 秒时钟信号发生器可由振荡器和分频器构成。 计时电路中采用两个60进制计数器分别完成秒计时和分计时；24进制计数器完成时计时；采用译码器将计数器的输出译码后送七段数码管显示。 校时电路采用开关控制时、分、秒计数器的时钟信号为校时脉冲以完成校时。 三、电路框图： 图一 数字时钟电路框图 四、电路原理图： （一）秒脉冲信号发生器 秒脉冲信号发生器是数字电子钟的核心部分，它的精度和稳定度决定了数字钟的质量。由振荡器与分频器组合产生秒脉冲信号。 振荡器: 通常用555定时器与RC 构成的多谐振荡器，经过调整输出1000Hz 脉冲。 分频器: 分频器功能主要有两个，一是产生标准秒脉冲信号，一是提供功能 扩展电路所需要的信号，选用三片74LS290进行级联，因为每片为1/10分频器，三片级联好获得1Hz 标准秒脉冲。其电路图如下： 译码器 译码器 译码器 时计数器 (24进制) 分计数器 (60进制) 秒计数器 (60进制) 校 时 电 路 秒信号发生器
图二秒脉冲信号发生器 （二）秒、分、时计时器电路设计 秒、分计数器为60进制计数器，小时计数器为24进制计数器。 60进制——秒计数器 秒的个位部分为逢十进一，十位部分为逢六进一，从而共同完成60进制计数器。当计数到59时清零并重新开始计数。秒的个位部分的设计：利用十进制计数器CD40110设计10进制计数器显示秒的个位。个位计数器由0增加到9时产生进位，连在十位部计数器脉冲输入端CP，从而实现10进制计数和进位功能。利用74LS161和74LS11设计6进制计数器显示秒的十位，当十位计数器由0增加到5时利用74LS11与门产生一个高电平接到个位、十位的CD40110的清零端，同时产生一个脉冲给分的个位。其电路图如下： 图三60进制--秒计数电路
数字电子时钟实验心得5篇 _数字电子时钟实验心得1_ 基于AVR单片机Mega_的电子时钟设计摘要】 Mega_是一款采用先进RISC精简指令,内置A/D的8位单片机,可支持低电压联机Flash和EEPROM写入功能;同时还支持Basic和C等高级语言编程. 用它设计电子时钟不仅成本低,硬件简单,. 基于AVR单片机Mega_的电子时钟设计 摘要】 Mega_是一款采用先进RISC精简指令,内置A/D的8位单片机,可支持低电压联机Flash和EEPROM写入功能;同时还支持Basic和C等高级语言编程. 用它设计电子时钟不仅成本低,硬件简单,而且很容易实现系统移植. 介绍了如何利用AVR系列单片机Mega_及__字符液晶来设计电子时钟的方法,同时给出了相应的电路原理及部分语言程序. 数字电路课程设计的心得体会 为什么没人啊?都在忙本科教育评估去了. 最核心的是时序逻辑电路的设计,要培养出良好的空间想象能力. 高性能的数字信号处理芯片,不用标准单片机和标准嵌入系统,那速度慢,要缴纳知识产权许可费用,发达国家都是专门有针对性设计的时序逻辑电路的独立设计. 例如上个世纪80年代的苹果牌个人计算机,就是用许多通用中小规模数字集成电路搭建的时序逻辑电路,国内以此仿照了中华学习机. 现在的CPU设计复杂,时序逻辑电路都集成在芯片里面,集成度高,要靠高等院校的教材和实验课程,实在没法设计出低端的CPU. 所以一般都是购买国外集成电路系统的构架,以此为基础设计,这就有知识产权的费用,到了流片的时候,人家要统计你的生产数量,要收费的.
这就是基础教育关系的国家安全的一个例子. 电子时钟课程设计报告 我们刚刚做完的课程设计. 给你啦__ 数字钟设计报告设计者: _2_3 _2_6 目录 1 设计目的 3 2 设计要求指标 3 2. 1 基本功能 3 2. 2 扩展功能 4 3. 方案论证与比较 4 4 总体框图设计 4 5 电路原理分析 4 5. 1数字钟的构成 4 5. 1. 1 分频器电路 5 5. 1. 2 时间计数器电路 5 5. 1. 3分频器电路 6 5. 1. 4振荡器电路 6 5. 1. 5数字时钟的计数显示电路 6 5. 2 校时电路 7 5. 3 整点报时电路 8 6系统仿真与调试 8 7. 结论 8 参考文献 9 实验作品附图 10 数字钟摘要: 数字钟是一种用数字电路技术实现时.分.秒计时的装置,与机械式时钟相比具有更高的准确性和直观性,且无机械装置,具有更更长的使用寿命,因此得到了广泛的使用. 数字钟从原理上讲是一种典型的数字电路,其中包括了组合逻辑电路和时序电路.
华大计科学院之宇文皓月创作 数字逻辑课程设计说明书 题目：多功能数字钟 专业：计算机科学与技术 班级：网络工程1班 姓名：刘群 学号： 1125111023 完成日期： 2013-9 一、设计题目与要求 设计题目：多功能数字钟 设计要求： 1.准确计时，以数字形式显示时、分、秒的时间。 2.小时的计时可以为“12翻1”或“23翻0”的形式。 3.可以进行时、分、秒时间的校正。 二、设计原理及其框图 1.数字钟的构成 数字钟实际上是一个对尺度频率�（1HZ）进行计数的计数电路。由于计数的起始时间不成能与尺度时间（如北京时间）一致，故需要在电路上加一个校时电路。图 1 所示为数字钟的一般构成框图。 图1 数字电子时钟方案框图 ⑴多谐振荡器电路
多谐振荡器电路给数字钟提供一个频率1Hz 的信号，可包管数字钟的走时准确及稳定。 ⑵时间计数器电路 时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成。其中秒个位和秒十位计数器、分个位和分十位计数器为60 进制计数器。而根据设计要求，时个位和时十位计数器为24 进制计数器。 ⑶译码驱动电路 译码驱动电路将计数器输出的8421BCD 码转换为数码管需要的逻辑状态，而且为包管数码管正常工作提供足够的工作电流。 ⑷数码管 数码管通常有发光二极管（LED）数码管和液晶（LCD）数码管。本设计提供的为LED数码管。 2.数字钟的工作原理 ⑴多谐振荡器电路 555 定时器与电阻R1、R2，电容C1、C2 构成一个多谐振荡器，利用电容的充放电来调节输出V0，发生矩形脉冲波作为时钟信号，因为是数字钟，所以应选择的电阻电容值使频率为1HZ。 ⑵时间计数单元 六片74LS90 芯片构成计数电路，按时间进制从右到左构成
数字电子时钟设计实验报告 一、设计指标 （1）数字电子时钟以一昼夜24小时为一个周期。即00时00分00秒至23时59分59秒。 （2）具有“时”、“分”、“秒”的数字显示。 二、设计总框图 三、电路设计原理 1、555脉冲产生电路设计 数字电子时钟具有标准的时间源，用它产生稳定的1Hz 脉冲信号，成为秒脉冲，因此采用555多谐振荡器来产生源脉冲。 设计要求：振荡频率为2000Hz ；占空比为50% 电路设计图如下：
GND 根据实验室提供的器件可得理想频率与占空比为： Hz C R R f o 19842 ln *)(1 221=+= %6022 1 2 1 =++= R R R R q 2、分频电路 该电路通过CD4518把555多谐振荡器产生的2000Hz 频率进行分频，最后得到稳定的秒脉冲信号。分频电路由四部分组成，一，二，三级为10分频，最后一级为2分频。 电路设计图如下： 3、计数电路 计数电路由CD4518与74SL00构成。在分频电路中得到的秒脉冲信号通过CD4518与74LS00组成的60进制计数器成为秒针，然后再通过一个60进制计数器成为分针，最后再通过一个24进制计数器成为时针。 电路设计图如下：
4显示电路 显示电路由74LS47与LED显示管构成。 电路设计图如下： 四、设计总电路图 见最后一页 五、设计过程中遇到的问题及解决办法 1、在设计电路时，对该电路所需芯片CD4518不了解。 通过书本和网络，我们了解到CD4518的功能 CD4518是一个双BCD同步加计数器，由两个相同的同步4级计数器组成。CD4518引脚功能(管脚功能)如下： 1CP、2CP：时钟输入端。 1CR、2CR：清除端。 1EN、2EN：计数允许控制端。 1Q0～1Q3：计数器输出端。 2Q0～2Q3：计数器输出端。 Vdd：正电源。Vss：地。
华大计科学院 数字逻辑课程设计说明书 题目：多功能数字钟 专业：计算机科学与技术 班级：网络工程1班 姓名：刘群 学号： 完成日期：2013-9
一、设计题目与要求 设计题目：多功能数字钟 设计要求： 1.准确计时，以数字形式显示时、分、秒的时间。 2.小时的计时可以为“12翻1”或“23翻0”的形式。 3.可以进行时、分、秒时间的校正。 二、设计原理及其框图 1.数字钟的构成 数字钟实际上是一个对标准频率�（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路。图 1 所示为数字钟的一般构成框图。 图1 数字电子时钟方案框图
⑴多谐振荡器电路 多谐振荡器电路给数字钟提供一个频率1Hz 的信号，可保证数字钟的走时准确及稳定。 ⑵时间计数器电路 时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成。其中秒个位和秒十位计数器、分个位和分十位计数器为60 进制计数器。而根据设计要求，时个位和时十位计数器为24 进制计数器。 ⑶译码驱动电路 译码驱动电路将计数器输出的8421BCD 码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。 ⑷数码管 数码管通常有发光二极管（LED）数码管和液晶（LCD）数码管。本设计提供的为LED数码管。 2.数字钟的工作原理 ⑴多谐振荡器电路 555 定时器与电阻R1、R2，电容C1、C2 构成一个多谐振荡器，利用电容的充放电来调节输出V0，产生矩形脉冲波作为时钟信号，因为是数字钟，所以应选择的电阻电容值使频率为1HZ。 ⑵时间计数单元 六片74LS90 芯片构成计数电路，按时间进制从右到左构成从低位向高位的进位电路，并通过译码显示。在六位LED 七段显示起上显示
数字时钟设计实验报告 一、设计要求： 设计一个24小时制的数字时钟。 要求：计时、显示精度到秒；有校时功能。采用中小规模集成电路设计。 发挥：增加闹钟功能。 二、设计方案： 由秒时钟信号发生器、计时电路和校时电路构成电路。 秒时钟信号发生器可由振荡器和分频器构成。 计时电路中采用两个60进制计数器分别完成秒计时和分计时；24进制计数器完成时计时；采用译码器将计数器的输出译码后送七段数码管显示。 校时电路采用开关控制时、分、秒计数器的时钟信号为校时脉冲以完成校时。 三、电路框图： 图一数字时钟电路框图 四、电路原理图： （一）秒脉冲信号发生器 秒脉冲信号发生器是数字电子钟的核心部分，它的精度和稳定度决定了数字钟的质量。由振荡器与分频器组合产生秒脉冲信号。 振荡器: 通常用555定时器与RC构成的多谐振荡器，经过调整输出1000Hz 脉冲。 分频器: 分频器功能主要有两个，一是产生标准秒脉冲信号，一是提供功能 扩展电路所需要的信号，选用三片74LS290进行级联，因为每片为1/10分频器，三片级联好获得1Hz标准秒脉冲。其电路图如下： 译码器译码器译码器时计数器分计数器秒计数器校时电路 秒信号发生器
图二秒脉冲信号发生器 （二）秒、分、时计时器电路设计 秒、分计数器为60进制计数器，小时计数器为24进制计数器。 60进制——秒计数器 秒的个位部分为逢十进一，十位部分为逢六进一，从而共同完成60进制计数器。当计数到59时清零并重新开始计数。秒的个位部分的设计：利用十进制计数器CD40110设计10进制计数器显示秒的个位。个位计数器由0增加到9时产生进位，连在十位部计数器脉冲输入端CP，从而实现10进制计数和进位功能。利用74LS161和74LS11设计6进制计数器显示秒的十位，当十位计数器由0增加到5时利用74LS11与门产生一个高电平接到个位、十位的CD40110的清零端，同时产生一个脉冲给分的个位。其电路图如下： 图三 60进制--秒计数电路 60进制——分计数电路 分的个位部分为逢十进一，十位部分为逢六进一，从而共同完成60进制计数器。当计数到59时清零并重新开始计数。秒的个位部分的设计：来自秒计数电路的进位脉冲使分的个位加1，利用十进制计数器CD40110设计10进制计数器显示秒的个位。个位计数器由0增加到9时产生进位，连在十位部计数器脉冲输入端CP，从而实现10进制计数和进位功能。利用74LS161和74LS11设计6进制计数器显示秒的十位，当十位计数器由0增加到5时利用74LS11与门产生一个高电平接到个位、十位的CD40110的清零端，同时产生一个脉冲给时的个位。其电路图如下： 图四 60进制--分计数电路 24进制——时计数电路 来自分计数电路的进位脉冲使时的个位加，个位计数器由0增加到9是产生进位，连在十位计数器脉冲输入端CP，当十位计到2且个位计到3是经过74LS11与门产生一个清零信号，将所有CD40110清零。其电路图如下：
课题一数字电子钟 电子钟是一种高精度的计时工具，它采用了集成电路和石英技术，因此走时精度高，稳定性能好，使用方便，且不需要经常调校。电子钟根据显示方式不同，分为指针式电子钟和数字式电子钟。指针式电子钟采用机械传动带动指针显示；而数字式电子钟则是采用译码电路驱动数码显示器件，以数字形式显示。这些译码显示器件，利用集成技术可以做的非常小巧，也可以另加一定的驱动电路，推动霓红灯或白炽灯显示系统，制做成大型电子钟表。因此，数字式电子钟用途非常广泛。 一、课程设计(综合实验)的目的与要求 设计一个具有如下功能的数字电子钟： 1．基本功能 （1）能直接显示时、分、秒； （2）能正确计时，小时采用二十四进制，分和秒采用60进制； （3）有校时功能，手动调整时、分； 2．扩展功能 （1）能进行24小时整点报时，要求从59分50秒开始，每2秒钟响一声，共响5次； 每响一次声音持续0.5秒。 （2）要求只在6--22点之间每整点报时，23--5点之间整点不报时； （3）具有任意几点几分均可响铃的闹钟控制电路。响铃1分钟，可人为通过开关使响铃提前终止； 二、设计（实验）正文 数字电子钟实际上是一个对标准频率（1HZ）进行计数并通过数码管显示的计数电路，由于计数的起始时间与标准时间（如北京时间）不一致，故需要在电路上加一个校时电路。标准的1HZ时间信号必须准确稳定，可以使用555定时器设计1HZ的振荡电路。 时间计数电路由秒计数器（个位，十位）、分计数器（个位，十位）电路构成，秒个位和秒十位计数器、分个位和分十位计数器均为60进制计数器，而根据设计要求，时个位
和时十位计数器为24进制计数器。 1．系统原理框图如下： 2.1 分、秒计时器 分、秒计时器均为60进制计数器，当秒计时器接受到一个秒脉冲时，秒计数器个位开始从1计数到9，同时在个位计数产生进位时将进位接秒计数器的十位计数器CLK，此时秒显示器将显示00、01、02、...、59、00；每当秒计数器数到00时，就会产生一个脉冲输出送至分计时器，此时分计数器数值在原有基础上加1，其显示器将显示00、01、02、...、59、00，当分计数器产生进位时，将会在进位端产生高电平，进而触发电路，驱动蜂鸣器，起到整点报时的功能。 2.2 校时电路 校时电路采用标准时钟频率作为输入信号，当需要进行校正时间时，按住校正自锁开关，分计数器对标准频率进行计数，当校正到正确时间时，松开校时开关，校时结束。
一．指标要求： 1.显示时、分、秒。.采用24小时制。 2.具有校时功能，可以对小时和分单独校时，对分校时的时候，停止分向小 时进位。校时时钟源可以手动输入或借用电路中的时钟。 3.为了保证计时准确、稳定，由晶体振荡器提供标准时间的基准信号。二．设计计算： 1．总体方案设计：数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。用六片74LS248D和六片74LS161D芯片实现数字电子时钟的设计。 具体设计如下： 首先秒的设计，它为六十进制 , 即显示 00—59 秒，它的个位为十进制，十位为六进制。对于个位而言，当信号从0000—1001时采用反馈清0法进行清0，同时向十位产生一个进位。与此同时，当十位从0000—0101时，也采用反馈清零法清0，然后重新开始下一循环。分的设计同秒相同，通过级联（用与非门的输出结果控制分的时钟信号）实现秒向分的进位。小时的设计为二十四进制计数器 ,显示为 00—23, 个位仍为十进制，但当十进位计到 2,而个位计到4时清零，就为二十四进制了，也同样通过级联(同秒向分的进位)实现分向时的进位。整个过程通过而实现显示秒向分进位，分向时进位，从时、分、秒。
2．单元电路设计： 1、秒脉冲发生器 数字钟实际上是一个对标准频率（1HZ）迚行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。秒脉冲发生器是数字钟的核心部分，它的精度和稳定度决定了数字钟的质量，本实验为了得到稳定的连续脉冲，我们选用了有极高的频率稳定性的石英晶体多谐振荡器。采用石英晶体多谐振荡器发出频率很大的脉冲。当今不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。
数字电子技术课程设计 实验报告 实习课题:数字电子时钟设计 学院：通信与信息工程学院班 专业：电子信息工程 学号： 姓名： 实习时间：2013-1-7 ~ 2013-1-9
一、方案论证选择 1.1设计目的 设计一种多功能数字钟，该数字钟具有基本功能和扩展功能两部分。其中，基本功能部分的有准确计时，以数字形式显示时、分、秒的时间和校时功能。扩展功能部分则具有：定时控制、仿广播电台正点报时、自动报整点时数和触摸报正点的功能。数字钟的电路也是由主体电路和扩展电路两部分构成，在电路中，基本功能部分由主体电路实现，而扩展功能部电路实现。这两部分都有一个共同特点就是它们都要用到振荡电路提供的1Hz脉冲信号。在计时出现误差时电路还可以进行校时和校分，为了使电路简单所设计的电路不具备校秒的功能。并且要用数码管显示时、分、秒，各位均为两位显示，扩展部分要有相应的响应电路。 1.2设计要求 1.用秒脉冲作信号源，构成数字钟，显示秒、分、时. 数字钟是一个将“时”，“分”，“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时，显示满刻度为23时59分59秒。一个基本的数字钟电路主要由秒信号发生器、“时、分、秒、”计数器、译码器及显示器组成。由于采用纯数字硬件设计制作，与传统的机械表相比，它具有走时准，显示直观，无机械传动装置等特点。 本设计中的数字时钟采用数字电路实现对“时”、“分”、“秒”的显示和调整。通过采用各种集成数字芯片搭建电路来实现相应
的功能。具体用到了555震荡器，CD4518及与非门集成芯片等。该电路具有计时的功能。 设计要求 （1）、时钟的“时”要求用两位显示并用二十四小时制显示；（2）、时钟的“时”“分”、“秒”要求各用两位显示； 1.21 单元电路 数字电子钟的设计方法很多种，例如，可用中小规模集成电路组成电子钟；也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟；还可以利用单片机来实现电子钟等。 在本次设计，电路是由许多单元电路组成的，因此首先必须对各个单元电路进行设计。 1.22 主体电路部分 电路部分的电路主要由振荡电路、计数电路、显示电路这几大块组成。 一数字电子钟的基本组成框图