简单差分放大器设计报告
摘要 (22)
一、设计要求 (22)
二、设计原理 (44)
2.1 MOS管工艺参数 (44)
2.2 相关计算公式 (44)
2.2.1 电流D I (5)
2.2.2 跨导m g (5)
2.2.3 电阻0r (5)
2.2.4 电导及增益 (66)
2.3 确定MOS管尺寸 (66)
三、电路仿真 (88)
3.1 差分放大器仿真电路图 (88)
3.2 差分放大电路静态仿真 (99)
3.3 差分放大电路动态仿真 (1111)
3.4 MOS管不同宽度对比 (1313)
四、版图设计 (1414)
4.1 版图设计优化 (1414)
4.2 版图绘制 (1717)
4.3 版图DRC检测 (1919)
4.4 版图LVS检测 (2020)
4.5 版图PEX仿真 (2222)
五、总结 (2323)
简单差分放大器设计报告
摘要
作为普通单端输入放大器推广的差分放大器用于处理两个输入信号的差值，而及输入信号的绝对值无关，其把两个输入信号的差值以一个固定的增益进行放大，通常作为功率放大器和发射极耦合逻辑电路的输入级使用。两个参数完全相同的晶体管以直接耦合的方式构成放大器，若两个输入端输入大小相位完全相同的信号电压，则放大器的输出为零，可以通过这一特点来抑制零点漂移，使放大器用作于直流放大器。在集成电路中，差分放大器可用于去除两个信号源中不需要的共模信号，仅放大差分信号，可有效抑制随时间变化的电源电压波动、衬底电压波动、温度变化产生的共模噪声。在差分放大电路中，电流镜可以精确的复制电流而不被工艺和温度影响，因而差分对的尾电流源用NMOS来镜像，负载电流源用PMOS来镜像，且电流镜中采用相同参数的MOS管来减小边缘扩散。MOS管的沟道长度对阈值电压影响较大，因此，电流的比值可通过宽度来调整，从而使整个放大电路达到最佳性能。一、设计要求
设计一个简单差分放大器（五管放大器），需知五管放大器结构简单，但增益小，通常增益在50dB以下，其基本电路图如下：
图1-1差分放大器电路图其仿真系统中电路图可设计如下：
图1-2电路原理图
电路性能参数要求如下：
二、设计原理
2.1 MOS管工艺参数
基于0.35umMOS工艺，查看model文件可知设计差分放大器电路所需MOS管主要参数：
NMOS管参数
PMOS管参数
2.2 相关计算公式
2.2.1 电流D I
（1）已知电流公式：
其中ox C 为单位面积栅氧化层电容，dsat V 为过驱动电压。且已知：
F t C ox ox 3-9-11-sio
10629.41046.710453.32?≈??==ε
dsat GS th
V V V =- 其中2sio ε二氧化硅介电系数约为3.453cm F /1013-?。
（2）以输出摆率求总电流
因输出摆率，且设计要求输出摆率SR 为200V/us ，负载电容L C 为5pF 则：
由此计算得出总电流D I 为A m 1。
2.2.2 跨导m g
(1)跨导m g 公式如下：
(2)以带宽求跨导
因带宽，且设计要求单位增益带宽为100MHz 则：
ms
fC C L
L u m 14.310
51010014.322g 126=?????==?=-πω
由此计算得出输入管跨导3.14ms 。
2.2.3 电阻0r
电阻0r 可通过如下公式计算：
2.2.4 电导及增益
因放大倍数V A 满足
()3
121//g ds ds m ds ds m V g g g r r A +==
其中电压放大倍数及增益()dB 之间换算公式为：
()V i o V A V V g G lg 20l 20=???? ??=
由前面设计要求可知V G 为45()dB ，则
us A g V m ds ds 7.17101014.3g g 2045341=?==+-
由此计算得出电导41g ds ds g +为17.7us 。
2.3 确定MOS 管尺寸
因本设计基于0.35umMOS 工艺，则MOS 管沟道最小长度可至0.35um 。考虑到短沟效应和器件匹配性等实际情况，模拟电路一般不使用最小尺寸，这里综合衡量各方面因素，本设计中的差分放大器MOS 管沟道长度设为2um 较为理想。
为了使差分放大器的输入电压具有的较大范围，需要限制其尾管M3（NMOS 管）的过驱动电压，可设其不超过350mV 。
已知总电流
则推导得
V W
L C I V ox D dsat m 350u 2≤=
即
m C u L
I W ox N D N 636
-3-10026.1521225
.010629.40464.010********
.02--?≈??????=?≥
其中，由于电路中尾管为NMOS 管，则迁移率u 取463.674Vs cm /2，则最终计算结
果如上，电路中NMOS 管的沟道宽度大于152um 。
不得不顾虑输出电压的范围，负载管M4、M5（PMOS 管）的过驱动电压同样不应该太大，可设其不超过600mV ，且单个负载管电流为尾管电流即总电流D I 的一半，即0.5mA ，则：
V W L C I V ox P dsat m 600u 2≤=
m C u L
I W ox P p P 636
-3-10185.7036
.010629.40171.0102105.0236
.02--?≈???????=?≥
其中，由于电路中负载管为PMOS 管，则迁移率u 取170.9075Vs cm /2，则最终计
算结果如上，电路中NMOS 管的沟道宽度大于70um 。
输入管M1、M2（NMOS 管）沟道宽度主要考虑跨导，则由以下公式推导计算可得：
m
10812.91105.010629.40464.021*******.926-3
-3-6
-6-2?≈????????=≥N
ox N m I C u L g W
cm/2，则最终计算其中，由于电路中输入管为NMOS管，则迁移率u取463.674Vs
结果如上，电路中NMOS管的沟道宽度大于91um。
综合各个方面考虑，本设计中以NMOS管M1、M2、M3三管宽W取160um，长L取2um，PMOS管M4、M5两管宽W取100um，长L取2um为设定的MOS管宽长比，进行后续工作。
三、电路仿真
3.1 差分放大器仿真电路图
从上一节中知道，设计中所用的MOS管可以设置以下参数：
实验过程用以下电路图对所设计的差分放大器进行仿真，分析其静态工作及动态输出性能。其中电源电压设置为3.3V，输入管M1、M2分别接1.65V直流电压源vdc，使电路可以正常工作，再给M1一个1V交流振幅，以便分析电路交流特性。负载管M4、M5以对称的形式存在，衬底接高电位即电源电压。为尾管M3设置镜像管M6，构成镜像电流源，并在其上加一个电流源idc，赋值1mA。最后在输出端接设计要求的5pF的负载电容，构成完整的仿真电路。
图3-1电路仿真图
3.2 差分放大电路静态仿真
图3-2中每个MOS管两侧均标有其静态仿真结果，包括电路中各节点的电压及MOS管的静态工作点。
图3-2电路器件静态工作参数
以输入管M1为例，列出其全部静态工作参数如下图3-3。则：
mV V V V dsat ds 192.23925627.1=>=
因此，NMOS 管工作在饱和区。
其中m g 为3.32378ms ，及前面计算得出的跨导3.14ms 相差不多，已基本达到设计要求，其计算后误差约为5.85%。
%85.5%10014
.332378.3-14.3≈?=
误差
图3-3M1静态工作参数
图3-4M4静态工作参数
以负载管M4为例，列出其全部静态工作参数如上图3-4。
mV V V V dsat ds 957.55146892.1=>=
因此，PMOS 管工作在饱和区。
其中4g ds 为10.1022us ，且图3-3中1g ds 为7.82519us ，则us g ds ds 92739.17g 41=+及前面计算得出的电导17.7us 相近，已基本达到设计要求，其计算后误差约为5.85%。
%28.1%1007.177.927391-7.71≈?=
误差
3.3 差分放大电路动态仿真 下列图中数据是差分放大电路在交流电压下的仿真结果，图3-4中是输出端的振幅及相位随频率变化而变化的图像。下方曲线表示差分放大电路中相位随频率变化而变化，但是存在相位失真，这是由于放大器对输入信号的不同频率的分量滞后时间不相等造成的波形失真。
图3-5电路增益
我们主要应用图3-4中振幅随频率变化的曲线，其代表了差分放大电路的幅频特性，通过曲线的平缓处可以测试出电路的增益，如图3-5中所示，曲线的平缓处即最高处A 点，其值为45.3157dB ，这及设计要求45dB 基本相符，其误差如下：
%70.0%10045
3157.45-45≈?=
误差
图3-6电路带宽
图3-6中，同样的，在幅频特性曲线上的B 点处，即为所测试的单位增益带宽。在幅度为-3dB 处，其对应的频率即是单位增益带宽，由图中可知其为118.796MHz ，这及设计要求的100MHz 很接近，其误差为：
%
796.18%100100796
.118-100≈?=误差
因为单位增益带宽越大，电路适用于的输入信号频率范围越大，故而比设计带宽100Hz 大的实验带宽是更优的。
3.4 MOS 管不同宽度对比
为了观察MOS 管不同宽度对差分放大电路的影响，设置如下表格进行不同参数电路工作性能的对比.其中MOS 管长度始终保持2um 。
如上面表格中所示，3组增益最大为45.364dB，带宽最宽为122.064MHz，4组增益最小为43.828dB，带宽最窄为97.797MHz。再者，3组跨导及电导最小，最接近理论计算值，则此比较中3组差分放大器电路性能更优。但是，因各个数据相差不是很大，对电路性能的优化不是很多，故而采用原定设计尺寸不变。
四、版图设计
MOS器件的特征尺寸越来越小，相应的集成电路中可用的电压和信号摆幅相对减小，对于最小线宽的MOS管，失配相对增加，则模拟电路的工作区间减小，适用范
围缩小，数字电路的噪声门限相对下降，抗干扰能力下降。因此，电路中MOS管的
匹配性尤为重要。
前面已经提到过，本设计中所有MOS管的宽及长如下表格：
这一表格中的宽长，也是上一节中对不同宽度的MOS管进行仿真对比之后的结果，是综合考虑各方面因素之后相对最优的选择。
4.1 版图设计优化
图4-1细长结构
图4-2叉指结构
图4-1中最初步的版图中MOS管宽长比较大，故而加以叉指结构如图4-2，避免细长结构，面积增大的同时使MOS管更易匹配。
如图4-3中所示，MOS管均采用叉指结构，同时M1及M2、M3及M4满足中心对称，且器件方向一致，具有一定的匹配度。此外，图4-3还考虑了MOS管之间金属走线的路程，M1、M2、M3、M4、M5都旋转了90度，以便M1及M2、M3及M4栅极相对，M1、M2漏极及M3、M4漏极靠近，使金属走线路程更短，减小寄生效应。
图4-3中心对称匹配
M1、M2是差分放大器的输入管，中心对称满足不了输入管的匹配度，因而进一步选择图4-4中的四方交叉匹配，其匹配性更好。图4-3中仍然存在着地线过窄的问题，总电流需要通过地线流过尾管M3，则地线过窄存在隐患，不尽合理，需要加宽金属线，如图4-5。再者，图4-3中M1及M2管输入及输出线的平行距离过长，会产生信号自反馈，影响放大器增益，这是我们不想看到的。
图4-4四方交叉匹配
图4-5版图最终版
图4-5是版图布局优化的最终版本，不仅实现了输入管M1及M2的四方交叉匹配，而且将尾管M3拆分成两个相同的叉指结构的MOS管，实现M3的交叉匹配。重新布局后加宽了金属走线，满足漏极电流的需求，并通过MOS管摆放方向的选转，实现了输入管栅极连接和漏极连接的交叉匹配，保证了电流方向的一致性，更解决了图4-3中缺少阱接触和衬底接触的问题。图4-5中的阱接触及衬底接触降低了阱及衬底的电阻值，同时使阱接触尽量连接靠近VDD，衬底接触尽量连接靠近GND，相对增大NMOS管及PMOS管间距离，有利于减小闩锁效应对电路的影响。
4.2 版图绘制
如图4-6为candence系统下绘制的版图，其中NMOS及PMOS叉指结构器件源自器件库chrt035sg_rf,其他MOS管间连线，电位VDD、GND均利用版图绘制系统中的
rectangle 、polygon 和path 画出。特别地，保护环guardRing 需要分出衬底接触PguardRing 及WellguardRing 阱接触。由于NMOS 管宽长比u u 2:160，PMOS 管的宽长比为u u 2:100，则其叉指结构参数如下表：
绘制图4-6时，主要采用坐标的方式，使版图趋于绝对对称，更好地符合MOS 管匹配特性。如图，初始时以管M1最左多晶栅的左下端为原点，则M1坐标为（0，3），M2（40,3）、M1b （63，-3）、M2b （23，-3）管以相对M1的距离计算坐标及M1成中心对称分布。其中八指且长为2um 的MOS 管左侧多晶左边界到右侧多晶右边界长为23。其余MOS 管M3（0，-32），M3b(40,-32),M4（-5,30），M5（45,30）以其相对于原点的坐标合理分布，总体布局成左右两侧沿中轴线5.31 x 对称，经过调整，左右NMOS 管之间距离设置为17，两侧分别距中轴线8.5，左右PMOS 管之间距离为27，两侧距中轴线13.5，为阱接触留出适当的空间。本着尽量节省面积的原则，使MOS 管合理的紧凑分布。
图4-6candence绘制版图
4.3 版图DRC检测
版图的DRC（design rule check）检测是依据系统工艺文件中设计规则的要求，检测所绘制的版图是否存在工艺上的不合理处，即是该工艺标准下技术无法达到。DRC最终检测结果如下图4-7、图4-8所示，遗留的4个问题为金属密度问题，这里主要进行实验设计，故而没有解决。在DRC检测过程中遇到的问题可主要归于以下几类：
1、金属布线之间、金属布线及多晶之间距离小于工艺要求。
2、通孔、金属孔四周甚至四角及临近金属、多晶之间过近。
3、保护环guardRing没有闭合或完全相连使得相互之间不满足工艺最小距离。
对于出现的以上几类问题，通过调整金属走线位置和宽度，修改通孔、金属孔位置及个数，精确计算保护环坐标使之闭合，最终只遗留金属密度问题以待解决。
图4-7DRC检测结果
图4-8DRC检测结果
4.4 版图LVS检测