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EDA考试题目及答案一、单项选择题（每题2分，共10题）1. EDA技术中，用于描述数字电路的硬件描述语言是：A. VHDLB. VerilogC. C语言D. Python答案：A2. 在VHDL中，用于定义信号的关键字是：A. variableB. constantC. signalD. type答案：C3. 下列哪个不是Verilog中的测试平台（testbench）组件？A. initial块B. always块C. moduleD. function答案：D4. 在EDA设计中，用于模拟电路行为的软件工具是：A. 仿真器B. 编译器C. 综合器D. 布局器答案：A5. 以下哪个选项不是EDA工具的主要功能？A. 电路设计B. 电路仿真C. 电路测试D. 电路维修答案：D6. 在VHDL中，用于实现组合逻辑的构造块是：A. processB. if语句C. case语句D. all of the above答案：D7. Verilog中，用于描述时序逻辑的关键字是：A. alwaysB. initialC. moduleD. assign答案：A8. 在EDA设计流程中，电路综合通常发生在哪个阶段之后？A. 电路设计B. 电路仿真C. 电路测试D. 电路验证答案：B9. 下列哪个不是VHDL中的并发语句？A. ifB. caseC. loopD. procedure答案：D10. 在Verilog中，用于描述模块间连接的关键字是：A. inputB. outputC. wireD. module答案：C二、多项选择题（每题3分，共5题）1. EDA技术可以应用于以下哪些领域？A. 集成电路设计B. 软件工程C. 电子系统设计D. 机械工程答案：A, C2. VHDL中的哪些构造可以用来描述时序逻辑？A. processB. ifC. whileD. after答案：A, D3. 在Verilog中，哪些关键字用于定义模块的端口？A. inputB. outputC. inoutD. module答案：A, B, C4. EDA工具在设计流程中可以提供哪些辅助功能？A. 设计验证B. 设计优化C. 设计转换D. 设计维护答案：A, B, C5. 在EDA设计中，哪些因素会影响电路的性能？A. 电路复杂度B. 电源电压C. 温度变化D. 材料特性答案：A, B, C, D三、简答题（每题5分，共2题）1. 描述一下在EDA设计中，为什么需要进行电路仿真？答案：在EDA设计中，电路仿真是为了在实际制造电路之前，通过软件模拟电路的行为和性能。
eda技术及应用考试及答案一、单选题（每题2分，共20分）1. EDA技术的核心是（）。
A. 电子设计自动化B. 电子制造自动化C. 电子测试自动化D. 电子组装自动化答案：A2. 在EDA技术中，HDL指的是（）。
A. 高级设计语言B. 硬件描述语言C. 硬件描述逻辑D. 高级描述语言答案：B3. 以下哪个不是EDA软件的主要功能（）。
A. 逻辑综合B. 电路仿真C. 布线D. 机械加工答案：D4. 在EDA技术中，FPGA指的是（）。
A. 现场可编程门阵列B. 固定可编程门阵列C. 现场可配置逻辑阵列D. 固定可配置逻辑阵列答案：A5. 以下哪个不是EDA技术中常用的仿真工具（）。
A. ModelSimB. QuartusC. MATLABD. ISE答案：C6. 在EDA技术中，ASIC指的是（）。
A. 应用特定集成电路B. 应用通用集成电路C. 应用特定逻辑阵列D. 应用通用逻辑阵列答案：A7. 在EDA技术中，以下哪个不是硬件描述语言（）。
A. VHDLB. VerilogC. C语言D. SystemVerilog答案：C8. 在EDA技术中，以下哪个不是逻辑综合的主要任务（）。
A. 优化逻辑B. 布局C. 布线D. 时序分析答案：C9. 在EDA技术中，以下哪个不是FPGA的主要优点（）。
A. 可重构性B. 可编程性C. 低成本D. 高性能答案：C10. 在EDA技术中，以下哪个不是ASIC的主要优点（）。
A. 高性能B. 低成本C. 低功耗D. 高可靠性答案：B二、多选题（每题3分，共15分）11. EDA技术的主要应用领域包括（）。
A. 通信B. 计算机C. 消费电子D. 军事答案：ABCD12. 在EDA技术中，以下哪些是硬件描述语言的特点（）。
A. 层次性B. 并行性C. 抽象性D. 可读性答案：ABC13. 在EDA技术中，以下哪些是FPGA的主要缺点（）。
A. 成本高B. 速度慢C. 功耗大D. 灵活性差答案：ABC14. 在EDA技术中，以下哪些是ASIC的主要缺点（）。
电子科技大学2010 -2011学年第二学期期末考试 A 卷课程名称：_数字逻辑设计及应用__ 考试形式：闭卷考试日期：20 11 年7 月7 日考试时长：_120___分钟课程成绩构成：平时30 %，期中30 %，实验0 %，期末40 %本试卷试题由__六___部分构成，共__6___页。
I. Fill your answers in the blanks(2’ X 10=20’)1. A parity circuit with N inputs need N-1XOR gate s. If the number of “1” in an N logic variables set, such as A、B、C、…W, is even number, then__________A B C W⊕⊕⊕⋅⋅⋅⋅⊕=0 .2. A circuit with 4 flip-flops can store 4bit binary numbers, that is, include 16 states at most.3. A modulo-20 counter circuit needs 5 D filp-flops at least. A modulo-288 counter circuit needs 3 4-bit counters of 74x163 at least.4. A 8-bit ring counter has 8 normal states. If we want to realize the same number normal states, we need a 4bit twisted-ring counter.5. If the input is 10000000 of an 8 bit DAC, the corresponding output is 5v. Then an input is 00000001 to the DAC, the corresponding output is 5/128 (0.0391) V; if an input is 10001000, the corresponding DAC output is 5.3125V.II. Please select the only one correct answer in the following questions.(2’ X 5=10)B ) chips of 4K ⨯4 bits RAM to form a 16 K ⨯ 8 bits RAM.A) 2 B) 8 C) 4 D) 162. To design a "01101100" serial sequence generator by shift registers, we need a( A)-bit shift register as least.A) 5 B) 4 C) 3 D) 63. For the following latches or flip-flops, ( B) can be used to form shift register.A) S-R latch B) master-slave flip-flop C) S-R latch with enable D) S’-R’ latch4. Which of the following statements is correct? ( C )A) The outputs of a Moore machine depend on inputs as well as the states.B) The outputs of a Mealy machine depend only on the states.C) The outputs of a Mealy machine depend on inputs as well as the states. D) A), B), C) are wrong.5. There is a state/output table of a sequential machine as the table 1, what the input sequences isdetected? ( D )A) 11110 B) 11010 C) 10010 D) 10110Table 1III.Analyze the sequential-circuit as shown in figure 1. [15’]1. Write out the excitation equations, transitionequations and output equation. [5’]2. Assume the initial state is Q 2Q 1=00, complete thetiming diagram for Q 2 ,Q 1 and Z.( Don ’t need consider propagation delay of each component)[10’]Figure-1解答：激励方程: D 1=Q 1⊕Q 2，D 2= Q /1+ Q /2转移方程：Q 1 *= D 1=Q 1⊕Q 2，Q 2 *=D 2= Q /1+ Q /2 输出方程：Z= Q 1•Q 2IV. Design a Mealy sequential detector with one input x and one output z. If and only if xdescribe the state meaning and finish the state/output table. [15] Example ： x ：0 1 0 1 1 1 1 0 0 1 1 0 0 1 1 1 1 1 z ：0 0 0 0 0 0 1 0 0 1 0 0 0 1 0 0 1 1XState meaningS 0 1 Initial A A,0 B,0 Received 1 B C,0 D,0 Received 10 C E,0 B,0 Received 11 D C,0 F,0 Received 100 E A,0 B,1 Received 111 F C,0F,1S*,ZV. Analyze the circuit as shown below, which contains a 74x163 4-bit binary counter, a 74x138[15’] ’ output F. [5’]2. Write out the sequence of states for the 74x161 in the circuit. [7’]3. Describe the modulus(模) of the circuit. [3’]解答：F=D2=Y6/=(QDQCQBQA /)/ 状态序列：0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,0,1,2，… M=15VI.the state transition sequence is 0→2→4→1→3→0→…with the binary code. 1. Fill out the transition/output table. [8’]2. Write out the excitation equations and output equation. [4’]3. List the complete transition/output table, and check the self-correct. [3’] transition/output table ： 74X161的功能表输入 当前状态 下一状态 输出CLR_L LD_L ENT ENP QD QC QB QA QD* QC* QB* QA* RCO 0 X X X X X X X 0 0 0 0 1 0 X X X X X X D C B A 1 1 0 X X X X X QD QC QB QA 1 1 X 0 X X X X QD QC QB QA 1 1 1 1 0 0 0 0 0 0 0 1 1 1 1 1 0 0 0 1 0 0 1 0 1 1 1 1 0 0 1 0 0 0 1 1 1 1 1 1 0 0 1 1 0 1 0 0complete transition/output table:输出方程：Z=Q1Q0检查自启动：当Q2Q1Q0=101，可得下一状态为001；当Q2Q1Q0=110，可得下一状态为101；当Q2Q1Q0=111，可得下一状态为001。
1、用状态机设计方法设计一个汽车尾灯控制器。
该控制器共有4种状态：状态A 代表正常直行或静止；状态B 代表左转弯；状态C 代表右转弯；状态D 代表刹车；三个控制信号：LH 左转弯控制；RH 右转弯控制；JWH 刹车控制。
两个输出控制：LD 点亮左尾灯控制输出；RD 点亮右尾灯控制输出。
其状态转移图如下：LH=’0’ RH=’0’ ’ ’ ’0’2、用结构描述的方法实现多功能数字钟的计时功能：计时采用12小时制，计时分为小时、分、秒。
计时结果由六位七段数码管显示。
3、设计两位BCD （8421码）到十六进制数的转换器。
结果由共阴极数码管显示。
4、设计一个9人表决电路，参加表决者为9人，同意为1，不同意为0，同意者过半则表决通过，绿指示灯亮，表决不通过则红指示灯亮。
译码显示赞成人数。
5、设计一个正负脉宽可控的16分频的分频器。
6、设计一个带计数使能、同步复位、带进位输出的增1二十进制计数器，结果由共阴极七段数码管显示。
7、模为16的计数器，控制信号为MA 和MB 。
MA 和MB 为00时不计数，01时加法计数器，10时减法，11时置数功能。
（数码管显示）8、有四路数据输入，每路数据为4位二进制数，根据不同的控制信号，输出相应的输入数据。
同时用数码管显示输出数据的路号。
9、用状态机的设计方法设计一个串行数据检测器。
要求检测器连续收到3个或3个以上的1或0状态时输出为1状态，其它输入情况下输出为0状态。
其状态转移图如下：10、用结构的描述方法设计一个跑表，计时范围为59.99秒，有计时开始和停止计时控制，复位控制可以对所有计时进行异步复位。
计时结果由四位数码管显示。
11、设计一个15分频电路，要求输出信号的占空比14：1。
12、血型配对指示器：供血血型和受血血型分别有A、B、AB、O四种。
当供血血型和受血血型符合要求时，T指示灯亮，否则F指示灯亮。
13、有16个开关，编号为0到15，编号0的优先级最高。
EDA应用技术期末考试卷一、单项选择题（2分×15=30分）1. 一个项目的输入输出端口是定义在。
A. 实体中B. 结构体中C. 任何位置D. 进程体2. MAXPLUSII中编译VHDL源程序时要求。
A.文件名和实体可不同名B.文件名和实体名无关C. 文件名和实体名要相同D. 不确定3. 关于1987标准的VHDL语言中，标识符描述正确的是。
A. 下划线可以连用B. 下划线不能连用C. 不能使用下划线D. 可以使用任何字符4. VHDL语言中变量定义的位置是。
A. 实体中中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置5. 变量和信号的描述正确的是。
A. 变量可以带出进程B. 信号可以带出进程C. 信号不能带出进程D. 二者没有区别6. 关于VHDL数据类型，正确的是。
A. 数据类型不同不能进行运算B. 数据类型相同才能进行运算C. 数据类型相同或相符就可以运算D. 运算与数据类型无关7. 可以不必声明而直接引用的数据类型是。
A. STD_LOGICB. STD_LOGIC_VECTORC. BITD. 前面三个答案都是错误的8. VHDL运算符优先级的说法正确的是。
A. 逻辑运算的优先级最高B. 关系运算的优先级最高C. 逻辑运算的优先级最低D. 关系运算的优先级最低9. 如果a=1,b=1，则逻辑表达式（a XOR b）OR（NOT b AND a）的值是。
A. 0B. 1C. 2D. 不确定10. VHDL文本编辑中编译时出现如下的报错信息Error: VHDL syntax error: signal declaration must have ‘；’，but found begin instead. 其错误原因是。
A. 信号声明缺少分号。
B. 错将设计文件存入了根目录，并将其设定成工程。
C. 设计文件的文件名与实体名不一致。
D. 程序中缺少关键词。
11电子信息本科EDA操作试题1.十二进制计数器，复位RST为同步清零控制，加载信号LOAD为异步控制方式。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT12 ISPORT(CLK,RST,EN,LOAD : IN STD_LOGIC;DATA : IN STD_LOGIC_VECTOR(3 DOWNTO 0); --4位预置数DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);--计数值输出COUT : OUT STD_LOGIC); --计数进位输出END CNT12;ARCHITECTURE behav OF CNT12 ISSIGNAL Q : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINREG: PROCESS(CLK,RST,EN,LOAD,Q)BEGINIF LOAD='0' THEN Q<=DATA; --允许加载ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿IF RST='0' THEN Q<=(OTHERS =>'0'); --计数器异步复位ELSEIF EN='1' THEN --检测是否允许计数或加载（同步使能）IF LOAD='0' THEN Q<=DATA; --允许加载ELSEIF Q<12 THEN Q<=Q+1; --允许计数,检测是否小于9ELSE Q<=(OTHERS=>'0'); --大于等于9时，计数值清零END IF;END IF;END IF;END IF;END IF;END PROCESS;COM: PROCESS(Q)BEGINIF Q=12 THEN COUT<='1'; --计数大于9，输出进位信号ELSE COUT<='0';END IF;DOUT<=Q; --将计数值向端口输出END PROCESS;END behav;2.设计含有异步清零和计数使能的16位二进制加减可控计数器。
密 封 线 内 不 得 答题班级 学号姓名赣 南 师 范 学 院2010—2011学年第一学期期末考试试卷（A 卷）（闭卷）年级 2008 专业 电子科学与技术 （本）课程名称 EDA 技术基础2、学生答题前将密封线外的内容填写清楚，答题不得超出密封线；3、答题请用蓝、黑钢笔或圆珠笔。
一、单项选择题（30分，每题2分） 1．以下关于适配描述错误的是 BA ．适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件B ．适配所选定的目标器件可以不属于原综合器指定的目标器件系列C ．适配完成后可以利用适配所产生的仿真文件作精确的时序仿真D ．通常，EDAL 软件中的综合器可由专业的第三方EDA 公司提供，而适配器则需由FPGA/CPLD 供应商提供2．VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。
A ．器件外部特性B ．器件的综合约束C ．器件外部特性与内部功能D ．器件的内部功能 3．下列标识符中， B 是不合法的标识符。
A ．State0B ．9moonC ．Not_Ack_0D ．signall 4．以下工具中属于FPGA/CPLD 集成化开发工具的是 DA ．ModelSimB ．Synplify ProC ．MATLABD ．QuartusII5．进程中的变量赋值语句，其变量更新是 A 。
A ．立即完成B ．按顺序完成C ．在进程的最后完成D ．都不对 6．以下关于CASE 语句描述中错误的是 AA ．CASE 语句执行中可以不必选中所列条件名的一条B ．除非所有条件句的选择值能完整覆盖CASE 语句中表达式的取值，否则最末一个条件句的选择必须加上最后一句“WHEN OTHERS=><顺序语句>”C ．CASE 语句中的选择值只能出现一次D ． WHEN 条件句中的选择值或标识符所代表的值必须在表达式的取值范围7．以下哪个程序包是数字系统设计中最重要最常用的程序包 B A ．STD_LOGIC_ARITHB ．STD_LOGIC_1164C ．STD_LOGIC_UNSIGNEDD ．STD_LOGIC_SIGNED 8．基于EDA 软件的FPGA / CPLD 设计流程为：原理图/HDL 文本输入→ A →综合→适配→时序仿真→编程下载→硬件测试。
一、填空题（每空1分，共12分）1、在Max_plusII中，保存( 原理图 )输入方式的文件名可以是任意的，而保存（文本）输入的文件名必须与文件的实体名一致。
2、在VHDL的（ IEEE ）库中的（ STD_LOGIC_UNSIGEND ）程序包中对“+”“-”等操作符做了重载设定。
3、定义x := （“11 ”） & （‘ 0 ’） & （“01 ”）;则x的值为 11001 。
4、若有type temp is array(0 to 23)of bit; 且经过如下操作a<=temp’high; b<=temp’low, c<=temp’length; 则a<=( temp(0) )，b<=( temp(23) )，c<=( 24 )。
5、若在结构体中定义信号：signal e,d1,f1: std_logic_vector(6 downto 0);且执行语句e<=”0011011”; d1<=(2=>e(6),5=>e(4),others=>e(1)); f1<=‘1’&‘1’&d1(2)&‘1’&d1(0)&‘0’&‘0’; 则运行结果d1<=( “1111011”)， f1<=( “1101100” )。
二、单项选择题（每题1分，共10分）1．在EDA工具中，能完成在目标系统器件上布局布线软件称为（C ）A.仿真器B.综合器C.适配器D.下载器2. 现场可编程门阵列的英文简称是（ A ）。
A. FPGAB. PLAC. PALD. PLD3. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为（ A ）。
A. 软IPB. 固IPC. 硬IPD. 全对4. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，（B ）是错误的。
EDA试卷一、选择题：1．下列是EDA技术应用时涉及的步骤：A. 原理图/HDL文本输入;B. 适配;C. 时序仿真;D. 编程下载;E. 硬件测试;F. 综合请选择合适的项构成基于EDA软件的FPGA / CPLD设计流程：A →_________ →_________ →_________ →_________ →E2．PLD的可编程主要基于A. LUT结构或者B. 乘积项结构：请指出下列两种可编程逻辑基于的可编程结构：FPGA 基于___________CPLD 基于____________3．在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。
对于A. FPGA B. CPLD 两类器件：一位热码状态机编码方式适合于_________ 器件；顺序编码状态机编码方式适合于_________ 器件；4．下列优化方法中那两种是速度优化方法：______________、______A. 资源共享B. 流水线C. 串行化D. 关键路径优化单项选择题：5．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_________是错误的。
A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。
D.综合是纯软件的转换过程，与器件硬件结构无关；6．不完整的IF语句，其综合结果可实现________。
A. 时序电路B. 双向控制电路C. 条件相或的逻辑电路D. 三态控制电路7．在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。
A. idata <= "00001111";B. idata <= b"0000_1111";C. idata <= X"AB";D. idata <= 16"01";8．在VHDL语言中，下列对时钟边沿检测描述中，错误的是_______。
全国计算机技术与软件专业技术资格（水平）考试2011年下半年软件设计师下午试卷（考试时间14:00～16:30 共150分钟）1. 在答题纸的指定位置填写你所在的省、自治区、直辖市、计划单列市的名称。
2. 在答题纸的指定位置填写准考证号、证件类型、证件号码和姓名。
3. 答题纸上除填写上述内容外只能写解答。
4. 本试卷共6道题，试题一至试题四是必答题，试题五和试题六选答1道。
每题15分，满分75分。
5. 解答时字迹务必清楚，字迹不清时，将不评分。
6. 仿照下面例题，将解答写在答题纸的对应栏内。
例题2011年下半年全国计算机技术与软件专业技术资格（水平）考试日期是（1）月（2）日。
因为正确的解答是“11月12日”，故在答题纸的对应栏内写上“11”和“12”（参看下表）。
试题一（共15分）阅读下列说明和图，回答问题1至问题4，将解答填入答题纸的对应栏内。
【说明】某公司欲开发招聘系统以提高招聘效率，其主要功能如下：（1）接受申请验证应聘者所提供的自身信息是否完整，是否说明了应聘职位，受理验证合格的申请，给应聘者发送致谢信息。
（2）评估应聘者根据部门经理设置的职位要求，审查已经受理的申请；对未被录用的应聘者进行谢绝处理，将未被录用的应聘者信息存入未录用的应聘者表，并给其发送谢绝决策；对录用的应聘者进行职位安排评价，将评价结果存入评价结果表，并给其发送录用决策，发送录用职位和录用者信息给工资系统。
现采用结构化方法对招聘系统进行分析与设计，获得如图1-1所示的顶层数据流图、图1-2所示0层数据流图和图1-3所示1层数据流图。
图1-1 顶层数据流图图1-2 0层数据流图图1-3 1层数据流图【问题1】（3分）使用说明中的术语，给出图中E1~E3所对应的实体名称。
【问题2】（2分）使用说明中的术语，给出图中D1~D2所对应的数据存储名称。
【问题3】（6分）使用说明和图中的术语，给出图1-3中加工P1～P3的名称。
填空题1,、硬件描述语言（HDL）是EDA技术的重要组成部分，是电子系统硬件行为描述、结构描述、数据流描述的语言。
它的种类很多，如VHDL、Verilog HDL、AHDL。
2、CPLD是寄语乘积项的可编程结构，即由可编程的与阵列和固定的或阵列来完成功能。
面FPGA采用查找表LUT结构的可编程结构。
3、Verilog HDL的数字可以用二进制、十进制、八进制和十六进制4仲不同数制来表示。
4、在Verilog HDL中还存在两种特殊的取值，高阻态(Z或者z)和不定态（X或者x）。
5、Verilog HDL模块的I/O声明模块端口定义中各端口数据流动方向，包括输入（input）、输出（output）和双向（inout）。
6、FPGA由可编程逻辑块（CLB）、可编程互连单元（I/O）和可编程互连三种可编程电路和一个SRAM结构的配置存储单元组成。
7、摩尔状态机中，其输出只是当前状态值的函数，并且仅在时（）（）沿到来时才发生变化。
8、EDA数字系统工程设计流程包括：设计准备、设计输入、设计实现、器件编程与配置、设计验证。
9、对综合而言，Verilog HDL的wire型变量的取值可以是0、1、x和z。
10、如果Verilog HDL操作符的操作数只有1个，称为单目操作；如果操作符的操作数有2个，称为双目操作；如果操作符的操作数有3个，称为三目操作。
11、Quartus Ⅱ的编程系在设计文件包括引脚锁定和编程下载两个部分。
12、Verilog HDL中，register型变量有reg、integer、rea和time 4种。
13、Verilog HDL的模块短空定义用来声明电路设计模块的输入端口和输出端口。
14、Verilog HDL的功能描述是用来描述设计模块的内部结构和模块端口间的逻辑关系。
15、在Verilog HDL中，赋值语句有门基元、连续赋值、过程赋值和非阻塞赋值4种。
16、Verilog HDL的连续赋值语句的关键字是assign，赋值符号是= 。
17、在Verilog HDL中，结构描述包括门级（Gate Level）和开关级（Switch Level）两种抽象级别。
18、Verilog HDL的always块语句中的语句是顺序语句，always块本身却是并行语句。
19、在Verilog HDL模块中，任务用来单独完成某项具体任务，并被模块或其他任务调用。
20、在Verilog HDL的语句中，系统对表达式的值进行判断，若值为0，则按假处理；若为1，则按真处理。
21、一个完整的Verilog HDL设计模块包括：端口定义、I/O声明、信号类型声明和功能描述4个部分。
22、Verilog模块可以非为两种类型：一种是未了让模块最终能生成电路的结构，另一种只是为了测试所设计电路的逻辑功能是否正确。
23、在Verilog HDL中，使用posedge关键字声明事件是由输入信号的上升沿触发的；使用negedge关键字声明事件是由输入信号的下降沿触发的。
简单题1.元件例化语句的作用是什么？答：元件例化语句作用：把已经设计好的设计实体称为一个元件成个模块，它可以被高层次的设计引用，是使Verilog HDL设计构成自上而下层次设计的重要途径。
2.Verilog HDL的操作符有哪几类？答：Verilog HDL提供了丰富的运算操作符，其中包括逻辑操作符、算术操作符、关系操作符、等式操作符、条件操作符、位操作符、缩位操作符、移位操作符和拼接操作符等9类。
3.简述层次结构设计的优点。
答：层次化设计是一种模块化的设计方法，设计人员对设计的描述由上而下逐步展开，符合常规的思维习惯；由于顶层设计与具体的器件和工艺无关，因此易于在个种可编程逻辑器件中间进行移植。
层次化的设计方法可以使多个设计人员同时进行操作，有利于对设计任务进行合理的分配并用系统工程的方法对设计进行管理。
4.在数字系统设计中锁定引脚的作用是什么？5.简述自顶而下的设计指思想。
答：自顶而下的设计指的是将一个大规模的数字电路系统从功能上化为若干个不相交的子模块，每个子模块又可以根据需要在功能上化为若干个二级子模块，依此类推，直到功能模块小到比较容易实现为止。
6.简述使用always描述组合逻辑电路的规则答：在描述组合逻辑电路时，always在使用上有以下几个特点（或者说是规则）；1）在敏感列表中使用电平敏感事件，不要使用边沿敏感。
2）为变量赋值的使用阻塞赋值，不要使用非阻塞赋值。
另外，在always块内被赋值的变量必须为寄存器型变量。
因此尽管在组合逻辑中不包含任何记忆单元，但是如果变量需要在always块内被赋值，就必须定义为寄存器型，这并不表示所描述的数字电路系统中包含有记忆元件。
7.系统任务$stop和$finish的区别是什么?答：系统任务$stop和$finish的区别是，系统任务$stop用于暂停仿真，系统任务$finish用于结束仿真。
$stop使仿真进入一种交互模式，设计者可以在此模式下对设计进行调试。
当设计者想要暂停仿真来检查信号的值时，可以使用这个系统函数。
系统任务$finish用于结束仿真。
8. Verilog HDL的基本单元——模块主要包括哪些内容？主要作用是什么？答:模块(module)是Verilog HDL对数字电路系统建模的基本单元，每个模块包括模块名称、端口列表、端口类型列表、内部变量定义以及逻辑功能描述等几个部分。
模块名称:模块取一个和其功能相关的名字端口列表:模块的输入和输出端口端口类型列表:定义各个端口的方向如（输入端口、输出端口和双向端口）内部变量定义:内部变量可以使程序变得更有条理逻辑功能描述:是一个模块的主体，它描述了模块的输出信号和输入信号的逻辑关系。
9.使用timescale编译器指令的目的是什么?举出一个实例答: timescale 1ns/100ps此语句说明时延时间单位为1ns并且时间精度为100ps (时间精度是指所有的时延必须被限定在0.1ns内)。
如果此编译器指令所在的模块包含上面的连续赋值语句, #2 代表2ns。
10.UDP代表什么?答:用户定义原语(UDP)。
创建的灵活性：用户定义的原语既可以是组合逻辑原语,也可以是时序逻辑原语。
11.写出两个基本逻辑门的名称。
答：基本逻辑门，例如and、or和nand等都内置在语言中12.VerilogHDL中的两类主要数据类型是什么？答：Verilog HDL中有两类数据类型：线网数据类型和寄存器数据类型。
线网类型表示构件间的物理连线，而寄存器类型表示抽象的数据存储元件。
13.阻塞性赋值和非阻塞性赋值有何区别？答：阻塞赋值使用“=”为变量赋值，在赋值结束以前不可以进行其他操作，在赋值结束后继续后面的操作。
这个过程就好像阻断了程序的运行，因而被成为阻塞赋值。
连续的阻塞赋值操作是顺序完成的。
非阻塞赋值使用“<=”为变量赋值，在执行到赋值语句时，仅仅对“<=”右侧的表达式的值进行评估，但并不马上执行赋值，然后继续执行后面的操作。
这个过程就好像没有阻断程序的运行，因而被成为非阻塞赋值。
连续的非阻塞赋值操作是同时完成的。
多条阻塞赋值语句是顺序执行的，而多条非阻塞语句是并行执行的，这就是两者的区别。
14.VerilogHDL支持哪三种基本描述方式？答：行为描述方式（过程化结构建模），数据流方式（连续赋值语句方式），结构化方式（使用门和模块实例语句描述建模）。
15.可以使用Verilog HDL描述一个设计的时序吗？答：Verilog HDL可以清晰的建立时序模型，故可以使用Verilog HDL描述一个设计的时序。
16. 在数据流描述方式中使用什么语句描述一个设计？17. 什么是硬件描述语言?它的主要作用是什么?答：硬件描述语言HDL(Hardware Description Language)是一种用形式化方法来描述数字电路和系统的语言。
数字电路系统的设计者利用这种语言可以从上层到下层(从抽象到具体)，逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。
18.目前常用的HDL硬件描述语言有几种，各有什么特点？答：目前常用的HDL主要有：VHDL、Verilog HDL、System Verilog、System C；Verilog HDL成为某层电路建模与设计中最流行的硬件描述语言；VHDL是在高层次上描述系统和元件的行为建模工具；System Verilog主要定位于集成电路的实现和验证流程，并为系统级设计流程提供了强大的链接能力；System C主要用于ESL （电子系统级）建模与验证。
19.什么是综合？有哪些类型？综合在电子设计自动化中的地位是什么？答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有以下几种类型：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。
(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。
(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。
综合在电子设计自动化中的地位是核心地位。
综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。
20.IP是什么？IP与EDA技术的关系是什么？答：IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块，在EDA 技术开发中具有十分重要的地位。
美国著名的Dataquest咨询公司将半导体产业的IP定义为：“用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块”。
IP分为软IP、固IP、硬IP：软IP：用VHDL等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能；软IP通常是以硬件描述语言HDL源文件的形式出现。
固IP：完成了综合的功能块，具有较大的设计深度，以网表文件的形式提交客户使用。
硬IP：提供设计的最终阶段产品：掩模21.wire型变量与reg型变量有什么本质区别,它们可用于什么类型语句中?答:书上P261~262线网(wire)表示硬件单元之间的连接,就像在真实的电路中一样,线网由其连接器件的输出端连续驱动。
线网不能储存值，而且它必须受到驱动器（例如门或连续赋值语句，assign）的驱动。
