多功能数字电子钟_VHDL

可编辑修改精选全文完整版数字时钟设计一、题目分析1、功能介绍1）具有时、分、秒计数显示功能，以24小时循环计时。

2）时钟计数显示时有LED灯的花样显示。

3）具有调节小时、分钟及清零的功能。

4）具有整点报时功能。

2、总体方框图3、性能指标及功能设计1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。

2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。

我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。

3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。

可以根据我们自己任意时间的复位。

4）蜂鸣器在整点时有报时信号产生，蜂鸣器报警。

产生“滴答.滴答”的报警声音。

5）LED灯在时钟显示时有花样显示信号产生。

即根据进位情况，LED不停的闪烁，从而产生“花样”信号。

二、选择方案1、方案选择方案一：根据总体方框图及各部分分配的功能可知，本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。

采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。

显示：小时采用24进制，而分钟均是采用6进制和10进制的组合。

方案二：根据总体方框图及各部分分配的功能可知，本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。

采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。

显示：小时采用24进制，而分钟和秒均60进制。

终上所述，考虑到试验时的简单性，故我选择了方案二。

三、细化框图根据自顶向下的方法以及各功能模块的的功能实现上述设计方案应系统细化框图：四、编写程序、仿真和分析1、秒计数器1）VHDL 语言描述程序见附录 2）秒计数器的仿真波形图3）波形分析数字时钟控制单元 时调整 分调整使能端信号 CLK 信号时显示 分显示 秒显示24进制 60进制 60进制LED 显示整点报花样显利用60进制计数器完成00到59的循环计数功能，当秒计数至59时，再来一个时钟脉冲则产生进位输出，即enmin=1；reset作为复位信号低电平有效，即高电平时正常循环计数，低电平清零。

基于VHDL数字电子钟的设计与实现摘要：本课程设计完成了数字电子钟的设计，数字电子钟是一种用数字显示秒、分、时的计时装置，由于数字集成电路技术的发展和采用了先进的石英技术，它使数字钟具有走时准确、性能稳定、携带方便等优点。

数字钟已成为人们日常生活中必不可少的必需品，广泛用于个人家庭以及办公室等公共场所，给人们的生活带来极大的方便。

在这里我们将已学过的比较零散的数字电路的知识有机的、系统的联系起来用于实际，来培养我们的综合分析和设计电路的能力。

关键词：电子钟；门电路及单次按键；琴键开关目录第一章引言----------------------------------------------------------------11.1 课题的背景、目的------------------------------------------11.2 课程设计的内容------------------------------------------1 第二章EDA与VHDL简介--------------------------------------------------22.1 EDA的介绍---------------------------------------------22.2 VHDL的介绍--------------------------------------------32.2.1 VHDL的用途与优点-----------------------------------------------------------------32.2.2 VHDL的主要特点----------------------------------------------------------------------2.2.3 用VHDL语言开发的流程------------------------------------------------------------ 第三章数字电子钟的设计方案------------------------------------------63.1秒脉冲发生器--------------------------------------------73.2可调时钟模块--------------------------------------------83.3校正电路------------------------------------------------83.4闹铃功能------------------------------------------------103.5日历系统------------------------------------------------11 第四章结束语---------------------------------------------------------------134.1致谢----------------------------------------------------144.2参考文献------------------------------------------------151引言随着科学技术的不断发展，人们对时间计量的精度要求越来越高。

VHDL数字时钟设计序⾔这个是我在做FPGA界的HelloWorld——数字钟设计时随⼿写下的，再现了数字钟设计的过程⽬标分析1. 时钟具有时分秒的显⽰，需6个数码管。

为了减⼩功耗采⽤扫描法显⽰2. 按键设置时间，需要对按键进⾏消抖3. 时分秒即为2个60进制计数器，⼀个24进制计数器。

模块设计综上所述，我采⽤模块化设计⽅法进⾏设计，绘制框图如下。

1. 时钟分频产⽣各个模块所需频率时钟。

2. 按键处理模块对按键信号进⾏消抖、变长脉冲为短脉冲等处理。

3. 时间控制模块产⽣时间信号或对时间进⾏设置。

4. 数码管驱动模块负责对时间信号BCD码译码为数码管的段码并且扫描输出到数码管。

下⾯对各个模块分别详细叙述时钟分频模块我打算把时钟分频模块做成“数控N分频器”，通过给分频器传⼊数值N来对时钟信号进⾏N分频。

得到的信号频率为原时钟信号的频率/N,占空⽐为1/N。

稍微考虑下其他模块所需时钟：按键处理模块100Hz ，时间控制模块1Hz，数码管驱动50Hz。

⽽输⼊时钟为33.8688MHz。

我不想传⼊的N数值过⼤，我打算先对时钟进⾏两次：第⼀次调⽤时钟分频模块得到1Mhz，第⼆次得到1Khz。

这样N的位数为10可以满⾜需求。

代码如下library IEEE;use IEEE.STD_LOGIC_1164.all;use IEEE.STD_LOGIC_UNSIGNED.all;entity ClkDiv isport(clk_i:IN STD_LOGIC;N_i: IN STD_LOGIC_VECTOR(9 DOWNTO 0);clk_o:OUT STD_LOGIC);end ClkDiv;architecture behavior of ClkDiv issignal count:STD_LOGIC_VECTOR(9 DOWNTO 0):="0000000001";signal clk_temp:STD_LOGIC:='0';beginprocess(clk_i)beginif(clk_i'EVENT and clk_i='1')thenif (count=N_i)thencount<="0000000001";clk_temp<='1';elsecount<=count+1;clk_temp<='0';end if;end if;end process;clk_o<=clk_temp;end behavior;仿真结果如下：2分频：输出信号为f/2Hz，占空⽐1：23分频：输出信号为f/3Hz，占空⽐1：3按键处理模块去抖动根据以往的经验，按键按下弹起电平会有⼀⼩段⽑刺，可能会引起电路误操作，所以要对按键进⾏消抖处理使变为⼲净的矩形信号。

VHDL电子时钟的设计VHDL（Very High Speed Integrated Circuit Hardware Description Language）是一种硬件描述语言，用于设计和模拟数字电路和系统。

在这篇文章中，我们将探讨VHDL电子时钟的设计。

设计一个VHDL电子时钟需要考虑以下几个方面：时钟的显示方式、时钟的时钟源以及时钟的控制逻辑。

首先，我们需要确定时钟的显示方式。

常见的电子时钟显示方式有7段LED显示和LCD显示。

在这里，我们选择使用7段LED显示。

7段LED 显示由7个LED灯组成，可以显示0到9的数字。

此外，还需要考虑到显示小时和分钟的两个时钟。

接下来，我们需要确定时钟的时钟源。

时钟源决定了时钟的精度和稳定性。

在VHDL设计中，常用的时钟源有晶体振荡器和时钟发生器。

晶体振荡器由晶体和振荡电路组成，可以提供非常精确和稳定的时钟信号。

时钟发生器则基于计数器和除频器的原理产生时钟信号。

根据实际需求选择合适的时钟源。

最后，我们需要设计时钟的控制逻辑。

控制逻辑决定了时钟的功能和操作方式。

在这里，我们将设计一个简单的时钟，包括设置时间、调节时间、显示时间和闹钟功能。

我们可以使用按钮和开关控制时钟的功能。

下面是一个VHDL电子时钟的示例设计代码：```vhdl--时钟显示模块entity ClockDisplay isportclk : in std_logic;reset : in std_logic;hours : in integer range 0 to 23;minutes : in integer range 0 to 59;alarm : in std_logic;seg7 : out std_logic_vector(6 downto 0) end entity ClockDisplay;architecture Behavioral of ClockDisplay is signal count : integer := 0;signal sec : integer := 0;signal disp_hours : integer := 0;signal disp_minutes : integer := 0;beginprocess (clk, reset)beginif reset = '1' thencount <= 0;sec <= 0;disp_hours <= 0;disp_minutes <= 0;elsif rising_edge(clk) thencount <= 0;sec <= sec + 1;elsecount <= count + 1;end if;end if;end process;process (sec, reset, hours, minutes, alarm)beginif reset = '1' thendisp_hours <= 0;disp_minutes <= 0;elsif rising_edge(sec) thenif alarm = '1' and hours = disp_hours and minutes = disp_minutes then--闹钟触发逻辑elsif sec = 59 thenif minutes = 59 thenif hours = 23 thendisp_hours <= 0;disp_minutes <= 0;elsedisp_hours <= hours + 1; disp_minutes <= 0;end if;elsedisp_hours <= hours;disp_minutes <= minutes + 1; end if;elsedisp_hours <= hours;disp_minutes <= minutes;end if;end if;end process;process (disp_hours, disp_minutes)begincase disp_hours is...end case;case disp_minutes is...end case;end process;end architecture Behavioral;```这个代码中，我们使用了两个进程来处理时钟的计时和显示逻辑。

课程设计报告设计题目：用VHDL语言实现数字钟的设计班级：学号：姓名:指导老师：设计时间：摘要本设计是基于VHDL语言的数字钟，硬件平台是Xilinx的Virtex2系列FPGA 开发板。

该数字钟具备预置年月日时分秒的功能，通过按键还可以改变数字钟显示的内容和进入不同的设置状态，并通过加减按键调整系统时间。

在整个VHDl数字电路系统中，采用层次化设计方法，自顶向下进行设计。

设计中根据系统的功能要求合理划分出层次，进行分级设计和仿真验证，将较为复杂的数字系统逻辑简化为基本的模型从而降低实现的难度。

工程中底层实体实现了年月日、时分秒的双向计数器功能，另外还单独设计了系统的时钟模块，用来生成周期为125Hz的按键扫描时钟和周期为1Hz单位脉冲时钟。

为了消除按键的抖动，为此设计了按键消抖模块，采用了状态机来对按键进行消抖。

为了实现根据年份和月份对当前月的天数的判断逻辑，采用了函数对该逻辑进行分析，给出正确的判断结果。

为了提高利用率，在工程中建立了一个包集文件，对底层实体进行了统一封装，方便顶层的调用。

底层的所有实体系统的顶层主要完成了底层的元件例化，主控状态机对系统的状态转换进行控制，按键响应和时钟重新分配电路则完成了整个系统的控制逻辑。

关键词：层次化设计，元件例化，函数，状态机目录摘要 (2)一、课程设计目的 (4)二、课程设计内容及其要求 (4)三、VHDL程序设计 (5)1．设计方案论证 (5)2．设计思路与方法 (6)3．VHDL源代码及其仿真结果 (7)1、六进制可逆计数器 (7)2、十进制可逆计数器， (9)3、十二进制可逆计数器， (11)4、二十四进制可逆计数器 (13)5、天数计数器 (16)6、判断闰年和月份 (18)7、时钟分频模块 (22)8、按键消抖模块 (24)9、程序包 (27)10、顶层实体（主控状态机） (29)四、编程下载 (38)五、课程设计总结 (38)六、参考文献 (38)一、课程设计目的诞生于1983年的VHDL语言，在1987年被美国国防部和IEEE指定为标准硬件描述语言。

一、设计题目：基于VHDL语言的电子秒表设计（可调时，有闹钟、定时功能）二、设计目的：⑴掌握较复杂的逻辑设计和调试⑵学习用原理图+VHDL语言设计逻辑电路⑶学习数字电路模块层次设计⑷掌握QuartusII软件及Modelsim软件的使用方法三、设计内容：（一）设计要求1、具有以二十四小时计时、显示、整点报时、时间设置和闹钟的功能。

2、设计精度要求为1S。

（二）．系统功能描述1 . 系统输入：系统状态及校时、定时转换的控制信号为k、set、ds；时钟信号clk,采用实验箱的50MHz；系统复位信号为reset。

输入信号均由按键产生。

系统输出：8位LED七段数码管显示输出，蜂鸣器声音信号输出。

多功能数字钟系统功能的具体描述如下：2. 计时：set=1，ds=1工作状态下，每日按24h计时制计时并显示，蜂鸣器无声，逢整点报时。

3. 校时：在set=0,ds=0状态下，按下“k键”，进入“小时”校准状态，之后按下“k键”则进入“分”校准状态，继续按下“k键”则进入“秒校准”状态，之后如此循环。

1）“小时”校准状态：在“小时”校准状态下，显示“小时”数码管以1Hz的频率递增计数。

2）“分”校准状态：在“分”校准状态下，显示“分”的数码管以1Hz的频率递增计数。

3）“秒”复零状态：在“秒复零”状态下，显示“分”的数码管以1Hz的频率递增计数。

4. 整点报时：蜂鸣器在“59”分钟的第50—59，以1秒为间隔分别发出1000Hz，500Hz的声音。

5. 显示：采用扫描显示方式驱动8个LED数码管显示小时、分、秒。

闹钟：闹钟定时时间到，蜂鸣器发出交替周期为1s的1000Hz、500Hz的声音，持续时间为一分钟；6. 闹钟定时设置:在set=0,ds=1状态下，按下“k”，进入闹钟的“时”设置状态，之后按下“k键”进入闹钟的“分”设置状态，继续按下“k 键”则进入“秒”设置状态, 之后如此循环。

1）闹钟“小时”设置状态：在闹钟“小时”设置状态下，显示“小时”的数码管以1Hz 的频率递增计数。

数字钟的设计」、任务要求：(1) 设计一个数字钟。

(2) 具有时，分，秒计数显示功能，以24小时循环计时(3) 具有清零，调节小时、分钟功能。

(4) 具有整点报时功能，整LED灯花样显示。

1、系统框图：T荃点捱吋盘花畔亦,*5fS*.三、模块说明(含程序代码)1.秒模块程序清单library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_ un sig ned.all;en tity SECOND isport(clk,clr:in std_logic;----时钟/清零信号sec1,sec0:out std」ogic_vector(3 downto 0);----秒高位/低位co:out std」ogic); 输出/进位信号end SECOND;architecture SEC of SECOND isbeginprocess(clk,clr)variable cnt1,cnt0:std_logic_vector(3 downto 0);--- 计数beginif clr='1' then----当ckr为1时，高低位均为0cnt1:="0000";cnt0:="0000";elsif clk'eve nt and clk='1' the nif ent仁"0101" and cnt0="1000" then----当记数为58(实际是经过59个记时脉冲) co<='1';----进位cnt0:="1001";----低位为9elsif cnt0<"1001" then----小于9 时cnt0:=cnt0+1;----计数elsecntO:="OOOO";if cnt1<"0101" then----高位小于 5 时 cnt1:=cnt1+1; elsecnt1:="0000"; co<='0'; end if; end if; end if; sec1<=c ntl; sec0<=c ntO; end process; end SEC;秒模块仿真波形mwmnnmuuuumjumnmnnnnnmmjuuuuumnR秒模块原理图Ei i 1Jsecip. 0J «oD[3.4]coi insti. . 1 B 1. .iVW 召当clr=1时，秒的高低位清零；当 clr=0时，来一个时钟信号 sec0加1，当sec0加到九时清零，co=1, secl 加1。

VHDL实验报告一、实验目的1、设计一个24小时制数字钟，要求能显示时，分，秒，并且可以手动调整时和分。

2、通过复杂实验，进一步加深对VHDL语言的掌握程度。

二、实验原理数字钟的主体是计数器，它记录并显示接收到的秒脉冲个数，其中秒和分为模60计数器，小时是模24计数器，分别产生3位BCD码。

BCD码经译码，驱动后接数码管显示电路。

秒模60计数器的进位作为分模60计数器的时钟，分模60计数器的进位作为模24计数器的时钟。

为了实现手动调整时间，在外部增加了setm(调整分),seth(调整时)按键，当这两个按键为低电平时，电路正常计时，当为高电平时，分别调整分，时。

同时在外部还增加了一个清零按键clr.和消抖动电路。

三、实验步骤1、单元模块设计部分1）消抖动电路关键部分signal key_in1,key_in2:std_logic:='0';beginprocess(clk,key_in)beginif clk'event and clk='1' thenkey_in1<=key_in;key_in2<=key_in1;if key_in='1' and key_in1='1' and key_in2='1' then key_out<='1';else key_out<='0';end if;2) 模60计数器程序关键部分：signal md_temp,mg_temp:std_logic_vector(3 downto 0);beginprocess(clk,clr)beginif clr='1' thenmd_temp<="0000"; mg_temp<="0000";elsif set='1' thenmd_temp<=setl; mg_temp<=seth;elsif clk'event and clk='1' thenif md_temp="1001" thenmd_temp<="0000";mg_temp<=mg_temp+'1';else md_temp<=md_temp+'1';if md_temp="1001" and mg_temp="0101" thenmd_temp<="0000";mg_temp<="0000";2、模24计数器程序关键部分signal hd_temp,hg_temp:std_logic_vector(3 downto 0);beginprocess(clk,clr,set,setl,seth)isbeginif set='1' then hd_temp<=setl; hg_temp<=seth;elsif clr='1' then hd_temp<="0000"; hg_temp<="0000";elsif clk'event and clk='1' thenif hg_temp="0010" and hd_temp="0011" thenhd_temp<="0000"; hg_temp<="0000";elsif hd_temp="1001" thenhg_temp<=hg_temp+'1' hd_temp<="0000";else hd_temp<=hd_temp+'1';end if;end if;end process ;3、清零和调时部分显示部分关键程序process (sd,sg,md,mg,hd,hg)begincase sd iswhen "0000" =>sl<="1111110";when "0001" =>sl<="0110000";when "0010" =>sl<="1101101";when "0011" =>sl<="1111001";when "0100" =>sl<="0110011";when "0101" =>sl<="1011011";when "0110" =>sl<="1011111";when "0111" =>sl<="1110000";when "1000" =>sl<="1111111";when "1001" =>sl<="1111011";when others =>sl<="0000000";end case;if clk_g'event and clk_g='1' thenif sel="101" thensel<="000";else sel<=sel+'1';end if;end if;process(sel,sd,sl,sg,sh,md,ml,mg,mh,hd,hl,hg,hh)begincase sel iswhen"000"=>led<=sl;led_which<=sd;when"001"=>led<=sh;led_which<=sg;when"010"=>led<=ml;led_which<=md;when"011"=>led<=mh;led_which<=mg;when"100"=>led<=hl;led_which<=hd;when"101"=>led<=hh;led_which<=hg;when others=>led<="0000000";led_which<="0000";end case;4、顶层文件关键程序port(clk,clk_g:in std_logic;-----clk_g是用在数码管显示里面的信号clr: in std_logic;------clr=1时清零setm,seth:in std_logic;---------setm为1时调分，seth为1时调时setd,setg:in std_logic_vector(3 downto 0);----调整时间的时候，setd调整的是低位setg 调整高位led:out std_logic_vector(6 downto 0);sel_out: out std_logic_vector(2 downto 0);led_which: out std_logic_vector(3 downto 0));---输出的是秒分时的哪一个beginu1:de_shake port map (clk=>clk,key_in=>clr,key_out=>clro);u2:de_shake port map (clk=>clk,key_in=>setm,key_out=>setmo);u3:de_shake port map (clk=>clk,key_in=>seth,key_out=>setho);u4:s60 port map (clk=>clk,clr=>clro,sd=>sdl,sg=>sgh,fenmaichong=>fenmaichong o);u5:m60 port map (clk=>fenmaichongo,clr=>clro,md=>mdl,mg=>mgh,xiaoshimaichong=> xiaoshimaichongo,setl=>setd,seth=>setg,set=>setmo);u6:h24 port map (clk=>xiaoshimaichongo,clr=>clro,hd=>hdl,hg=>hgh,set=>setho,se tl=>setd,seth=>setg);u7:led_xs port map (clk_g=>clk_g,sd=>sdl,sg=>sgh,md=>mdl,mg=>mgh,hd=>hdl, hg=>hgh,led=>led,sel_out=>sel_out,led_which=>led_which);四、实验结果及分析本设计，满足了本次试验设计的任务要求，能显示时分秒，并且可以手动调节分和时。