集成电路设计与硅设计链概述
中关村益华软件技术学院陈春章艾霞李青青
摘要：当代计算机、电子通讯和各种多媒体技术需求的迅速发展，使得集成电路的设计规模已从几个晶体管发展到今天千万门的逻辑电路的设计，设计的复杂性也与日剧增，设计分工也渐趋明确。过去的五十年，集成电路产业经历了一次次的工艺技术革命和设计方法学的演变，逐渐形成了较为成熟的产业结构。以ASIC与SoC数字集成电路为例，芯片的设计往往依赖于IP厂商，晶圆生产商，设计库提供商及 EDA厂商的相互合作配合才能实现，本文拟对这样的合作配合模式-- 集成电路硅设计链和它的发展特点作一介绍。
IC Design and Silicon Design Chain
Abstract: The demand and their rapid development of computers, electronic communication, and variety consumer & multimedia products have led to the IC design sizes from a few tens of transistors to one hundred million gates. The IC design itself has become more complex, the classification of design methods is becoming clearer. Due to the advancement of process technology and design methodology in the past half centuries, the infrastructure of IC industry has become mature. For successful design of an ASIC/SoC chip, it may rely on the close collaboration between the foundry, the library vendor, the IP provider and the EDA support. This short article introduces such collaboration model, namely, the silicon design chain and its evolving features.
1． IC设计概述
集成电路（IC）的发展从小规模集成电路（晶体管级），中、大规模集成电路（LSI）设计，到含几十万门逻辑电路的超大规模集成电路（VLSI）设计，直至当代数百万至数千万门逻辑电路的ASIC或SoC设计。集成电路设计也逐渐演变成集成系统设计。IC规模的增大，速度的提高都是建立在工艺进步的基础之上，制造工艺从微米级快速发展到亚微米级（sub-micron，即< 1 um）、深亚微米级(deep sub-micron, DSM)，而今已实现了65纳米（nm）制造工艺及产品的实现。20世纪末先进的0.25um工艺到了21世纪将会逐渐被认为是过时的技术。由于复杂的IC从设计到实现会滞后于工艺的发展，所以工程技术人员奋力于研究先进的设计工具、设计平台和设计方法，尤其注重于与晶圆生产商，设计库提供商，IP厂商及EDA厂商的合作配合。
集成电路设计按照其处理信号的特征可分为数字集成电路、模拟集成电路和数模混合集成电路设计。数字集成电路首选代表为CPU芯片和当代的ASIC/SoC芯片等，数模电路则主要用于通讯和无线传输电路，模拟电路主要应用于传输接口部分以及射频电路。
本文系根据作者于2004年9月28日为北京工业大学电子信息与控制工程学院研究生演讲整理扩充而成。
集成电路的主流产品设计以计算机CPU芯片的设计为例，它们的典型技术特性有案可寻（图一）。ASIC通常包含称作“用户自有加工”即COT(custom owned tooling)模块，典型设计有用于PC的各种图像显示芯片，例如CGA/EGA/VGA/SVGA芯片等。ASIC的设计也被分为“经典”ASIC（80年代至90年代中期），“现代”ASIC及“结构式”（structured）ASIC。所谓“经典”ASIC一般认为其所设计的产品通常仅为单个用户而设计，设计风格通常由设计工程师负责“前端”设计，即芯片的规范定义至网表的逻辑综合结束；再由半导体厂商负责“后端”设计，即布局布线。所谓“现代”ASIC则不再以提交门级网表和时序数据作为IC“前端”与“后端”的分工，仅有功能设计而不涉及物理设计几乎是一种不可能实现的方案，因而“前端”与“后端”则分别扩展为系统至逻辑的设计验证和芯片的物理综合布局布线的实现。所谓“结构式”ASIC或称为ASIC平台是近两年根据SoC设计的需求提出的一种方案，这种设计发挥了标准库（standard cell）设计的优点，它是用FPGA查找表（LUT）的特点去实现的一种设计方法。例如LSI Logic 和Synplicity的合作就属于这样的模式。
图一：经典CPU芯片技术指标图例
对于SoC设计，人们把IP模块（也称作VC）在SoC中的复用（IP-reuse）设计作为专题进行研究。其重点是IP模块能在不同的设计平台和工艺上予以实现。集成电路设计和它名称的变更不仅仅体现工艺与技术的进展，更重要的是其设计流程和方法的革新，反映IC 设计的独立、合作与相互依靠的模式。
2. 超大规模集成电路设计流程
超大规模集成电路的设计复杂，类型繁多，它们在当代IC设计中有着广泛的应用。设
计类型包括前面介绍的CPU芯片，通讯、网络芯片，家电、汽车和多媒体等芯片的设计。
超大规模集成电路设计的发展从理论和概念上奠定了IC设计的基础，从方法和手段上形成了不同的流程，尤其是各种EDA工具的开发与竞争，使得VLSI的设计工作成为一种相对成熟的产业。和SoC设计相比，VLSI设计实现的系统一般功能单一，模块相对简单。而复杂的系统设计在PCB板级上实现，它由多个芯片组合而成。
超大规模集成电路设计大致可以分为：1）逻辑设计与验证（logic design & verification）；2）物理设计与验证(physical design and verification), 包括版图设计(layout)、设计规则检查（DRC）、版图原理图验证（LVS），以及器件建模（device modeling）、建库（library）等；
3) 物理实现（physical implementation，即synthesis place & route, 综合布局布线）。VLSI全部设计流程可以由下图表示。
图二：VLSI设计流程
从流程图中可以看出数字设计和模拟设计是两种不同的流程。左路数字设计方法表明，基本的单元库是由专门设计库的单位或者代工厂提供的标准的库，用户的设计都是基于使用标准库中的标准单元来实现设计，用户的主要任务是逻辑设计和布局布线。一般数字电路都采用这样的设计方法，当然用户也可以向代工厂申请工艺制造规则和制造参数建立自己的库。右路是主要应用于模拟电路设计中的全定制的设计方法，用户根据设计的网表，借助于版图设计工具直接画出所有的器件和连接线。
VLSI中的逻辑设计是先进行各个功能模块（module）的设计，再进行优化（optimization）和综合（synthesis）。过去物理实现设计由于受硬件（工作站）和EDA工具的限制，对于大
的设计，只能将每个模块单独处理，再拼砌而成。因此人们把它们称作自下而上（bottom-up）的多层次（hierarchical）设计途径。
3. 当代ASIC/SoC设计特点和方法
在当代纳米技术条件下，ASIC和SoC的设计从功能到实施有了很多相同之处，为简便起见，本文将它们一并讨论。所谓 SoC（片上系统）的芯片设计，指单一硅片上集成了现在称为模块、过去称为芯片的部件：中央处理器(CPU)、存储单元(RAM/ROM)、专用数字信号处理模块(DSP)、存储控制单元(MCU)、应用逻辑电路和模拟电路（如ADC、DAC、PLL）以及相应的接口(如PCI，USB)等，构成了一个完整的嵌入式操作系统，完成专业领域内某个特殊的功能。它的集成度一般在几百万门以上到几千万门或更大，其设计比传统的集成电路设计要复杂得多。
SoC设计也分为以数字（Digital）电路为主模拟(Analog)电路为辅的（“大D小A”） 数字SoC，或以模拟电路为主（“小D大A”）的数模SoC设计，见图三、图四。它们间的差别之一是其侧重点：前者以数字电路为主，例如CPU和DSP；后者以模拟电路为主，例如RFIC。数字SoC和模拟SoC设计的共同处是：由于设计越来越复杂，设计者并不必或并不可能设计每个模块，他们可以采取咨询的方案，或者直接购买一些模块通常称作IP核来实现。
图三：数字SoC设计芯片的可能含有的功能模块示意图
图四：数模SoC设计芯片的可能含有的功能模块示意图
SoC的逻辑设计从系统顶层实行多层次的（hierarchical）功能模块（module）的全局优化和物理综合设计，物理实现设计不再受硬件（工作站）和EDA工具的限制，对于千万逻辑门以上的设计，先进的EDA工具可以将全部数据一次读进来，并根据设计特点，进行“硅虚拟原型（SVP, silicon virtual proto-typing）”设计，也可以将设计重新切割（partition）。因此人们把它们称作自顶而下(top-down)的多层次（hierarchical）设计途径，如图五所示。软硬件的协同设计、IP核的设计核复用是SoC设计的两个重要特点，而纳米电路设计技术是SoC设计的难点。
图五：SoC芯片设计技术
IP核的设计包含了VLSI设计的全部工作或更多。IP核是指一个经过验证的IC设计，它有三种表现形式：软核、固核和硬核。为了促进IP使用并简化外部IP与内部设计之间的
接口，工业界成立了不同的组织（如VSIA协会、OpenMORE、RAPID和VCX组织等）以推动设计复用标准的发展口。从而IP设计公司也和设计库（library）公司构成了IC设计链的重要环节。
伴随着EDA工具的开发，逻辑设计和物理设计阶段的仿真与验证技术发展极大地提高了芯片的产出率，降低了设计迭代，节约了设计成本。仿真验证技术现在是集成电路设计的关键技术之一，所以EDA工具得到大家共同的认可和信赖。EDA厂商和晶圆生产商，设计库提供商的合作发展为集成电路产业中不可缺少的环节。
4. 集成电路硅设计链
纵观集成电路的发展，集成电路的设计链也在不断的完善和丰富。在SoC的系统设计中，软硬件协同设计从给定的系统任务出发，自顶向下通过有效分析系统任务和所需要的资源，采用一系列的变换方法并遵循特定准则自动生成符合系统功能要求、符合代码约束的软件和硬件架构。System C汇合了C＋＋语言面向对象和HDL语言描述硬件的双重优点，可实现软硬件设计间的无缝协调，从而将系统设计与逻辑电路设计与验证更加紧密地结合起来。
纳米工艺下的连线延时成为主要的延时，这要求在布局布线时要非常重视时序收敛设计，于是综合技术从逻辑综合发展到物理综合成为必然。随着设计门数的剧增，芯片的功耗也剧增，低功耗设计技术很必要，采用低工艺物理功耗的同时，还要结合门控时钟等逻辑低功耗设计。
图六：由晶圆生产商，设计库提供商，IP及 EDA厂商形成的硅设计链
如图六所示，IP厂商(ARM)，晶圆生产商(TSMC)，设计库提供商(Artisan)及 EDA厂商(Cadence)的一项90nm低功耗硅设计链项目，即展示了这种合作实例，更重要的是芯片的功
耗可以降低40％。
纳米工艺下互连线之间的干扰增强，串扰会产生毛刺，引起门的误翻转，造成逻辑错误。在纳米工艺中，交叉耦合电容、IR压降以及电感的影响都是致命的，这对EDA工具提出了更多的挑战，对于IP厂商(例如ARM)，晶圆生产商(例如TSMC)，设计库提供商(例如Artisan)及 EDA厂商(例如Cadence)的合作配合提出了迫切的要求。
参考文献：
1．Surviving the SOC Revolution. Henry Chang et al., 1999. Kluwer Academic Pubs. 2．System-on-a-chip Verification: Methodology and Techniques. Prakash Rashinkar, Peter Paterson and Leena Singh, 2001. Kluwer Academic Pubs.
3．Modern VLSI Design: System-on-Chip Design (3rd Ed.). Wayne Wolf, 2002. Pearson Education, Inc.
作者简介
陈春章，博士，Cadence（总部）资深技术经理，中关村益华软件技术学院（Zhongguancun-Cadence Institute of Software Technology, ZCIST：https://www.doczj.com/doc/789393728.html,)培训发展部主任，北京工业大学兼职教授，从事集成电路与电子产业专业人才的培训与发展项目。
艾霞，厦门大学硕士生，ZCIST培训发展部实习助教，从事ASIC与SoC设计的综合布局布线的研究。
李青青，硕士，ZCIST培训发展部教员，从事数模及全定制IC设计项目的研究。
VLSI复习 题型： 缩写5题10分 简答12题60分 计算3题30分 Chapter 01 1.How to evaluate performance ?Cost ?Reliability ?Speed (delay, operating frequency) ?Power dissipation
2.Regenerative property 3.Delay : Chapter 02 1.Inverter layout 2.Photolithography process 1)Oxidation layering(氧化层) 2)Pthotoresist coating（涂光刻胶） 3)Stepper exposure（光刻机曝光） 4)Photoresist development and bake(光刻胶的显影和烘干) 5)Acid etching（酸刻蚀） 6)Spin, rinse, and dry（旋转，清洗和干燥） 7)Various process steps： Ion implantation（离子注入） Plasma etching（等离子刻蚀） Metal deposition（金属沉淀） 8)Photoresist removal( or ashing) 去除光刻胶（即“沙洗”） Chapter 03 1.Linear/ Saturation mode 2.Long channel vs short channel
3.Capacitances= structure capacitances+channel capacitances+MOS diffusion capacitances 4.Resistance=MOS sructure resistance+source and drain resistance+cantact resistance+wiring resistance With silicidation R方块? is reduced to the range 1 to 4 Ω/方块（source and drain resistance） Chapter 04 1.C wire = C pp + C fringe + C interwire 2.Dealing with resistance: 1)Use better interconnect materials 2)More interconnect layers 3.RC Mode
1、解释基本概念：集成电路，集成度，特征尺寸 参考答案： A、集成电路（IC：integrated circuit）是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的集成块。 B、集成度是指在每个芯片中包含的元器件的数目。 C、特征尺寸是代表工艺光刻条件所能达到的最小栅长（L）尺寸。 2、写出下列英文缩写的全称：IC，MOS，VLSI，SOC，DRC，ERC，LVS，LPE 参考答案： IC：integrated circuit；MOS：metal oxide semiconductor；VLSI：very large scale integration；SOC：system on chip；DRC：design rule check；ERC：electrical rule check；LVS：layout versus schematic；LPE：layout parameter extraction 3、试述集成电路的几种主要分类方法 参考答案： 集成电路的分类方法大致有五种：器件结构类型、集成规模、使用的基片材料、电路功能以及应用领域。根据器件的结构类型，通常将其分为双极集成电路、MOS集成电路和Bi-MOS 集成电路。按集成规模可分为：小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、特大规模集成电路和巨大规模集成电路。按基片结构形式，可分为单片集成电路和混合集成电路两大类。按电路的功能将其分为数字集成电路、模拟集成电路和数模混合集成电路。按应用领域划分，集成电路又可分为标准通用集成电路和专用集成电路。 4、试述“自顶向下”集成电路设计步骤。 参考答案： “自顶向下”的设计步骤中，设计者首先需要进行行为设计以确定芯片的功能；其次进行结构设计；接着是把各子单元转换成逻辑图或电路图；最后将电路图转换成版图，并经各种验证后以标准版图数据格式输出。 5、比较标准单元法和门阵列法的差异。 参考答案：
1、MOS集成电路的加工包括哪些基本工艺？各有哪些方法和工序？ 答：（1）热氧化工艺：包括干氧化法和湿氧化法； （2）扩散工艺：包括扩散法和离子注入法； （3）淀积工艺：化学淀积方法：1 外延生长法；2 热CVD法；3 等离子CVD法； 物理淀积方法：1 溅射法；2 真空蒸发法 （4）光刻工艺：工序包括：1 涂光刻胶；2 预烘干；3 掩膜对准；4 曝光；5 显影； 6 后烘干； 7 腐蚀； 8 去胶。 2、简述光刻工艺过程及作用。 答：（1）涂光刻胶：为了增加光刻胶和硅片之间的粘附性，防止显影时光刻胶的脱落，以及防止湿法腐蚀产生侧向腐蚀； （2）预烘干：以便除去光刻胶中的溶剂； （3）掩膜对准：以保证掩模板上的图形与硅片上已加工的各层图形套准； （4）曝光：使光刻胶获得与掩模图形相同的感光图片； （5）显影：将曝光后的硅片浸泡在显影液中，使正光刻胶的曝光部分和负光刻胶的未曝光部分被溶解掉； （6）后烘干：使残留在光刻胶中的有机溶剂完全挥发掉，提高光刻胶和硅片的粘接性及光刻胶的耐腐蚀性； （7）腐蚀：以复制在光刻胶上图形作为掩膜，对下层材料进行腐蚀，将图形复制到下层材料中； （8）去胶：除去光刻胶。 3、说明MOS晶体管的工作原理 答：MOS晶体管有四种工作状态： （1）截止状态：即源漏之间不加电压时，沟道各电场强度相等，沟道厚度均匀，S、D之间没有电流I ds=0； （2）线性工作状态：漏源之间加电压Vds时，漏端接正，源端接负，沟道厚度不再均匀，在D端电位升为V d，栅漏极电位差为
Vgs-Vtn，电场强度变弱，反型层变薄，并在沟道上产生由D到S的电场E ds，使得多数载 流子由S端流向D端形成电流I ds，它与V ds变化呈线性关 系：I ds=βn[(V gs-V tn)-V ds/2]V ds （3）饱和工作状态：Vs继续增大到V gs-V tn时，D端栅极与衬底不足以形成反型层，出现沟道夹断，电子运动到夹断点V gs-V ds=V tn时，便进入耗尽区，在漂移作用下， 电子被漏极高电位吸引过去，便形成饱和电流，沟道夹断后，（V gs-V tn）不变，I ds也不 变，即MOS工作进入饱和状态，I ds=V gs-V tn/R c （4）击穿状态：当Vds增加到一定极限时，由于电压过高，晶体管D端得PN结发生雪崩击穿，电流急剧增加，晶体管不能正常工作。 4、MOS反相器有哪些种类？说明每种反相器的特性。 答：（1）电阻负载反相器（E/R）：该电路在集成电路中很少用，在分离原件中常用； （2）增强型负载反相器（E/E）：这种反相器的漏端始终处于夹断状态； （3）耗尽型负载反相器（E/D）：有较高的输出电平和较快的上升速度，其翻转时间短，电路工作速度快，是目前最常用的反相器；（4）CMOS反相器：1 静态功耗低；2 抗干扰能力强；3 电源利用率低；4 输入阻抗多，负载能力强。 5、简述Latch-up效应的产生原理及防治办法 答：产生原理：用CMOS晶体管的说明闸流效应 （1）在P阱内有一个纵向的NPN管，在P阱外有一个横向的NPN管，两个晶体管的集电极各驱动另一个晶体管的基极，构成正反馈回路； （2）P阱中纵向NPN管的电流放大倍数约为50到几百，P阱外的横向PNP管的电流放大倍数约为0.5到10； （3）R w和R s为基极的寄生电阻，阱电阻Rw的典型值为1K--10K欧姆，衬底电阻R s的典型值为500--700欧姆。 如果两个晶体管的电流放大倍数和基极寄生电阻Rw、Rs值太大，在外部噪声的影响下，很容易使输出端V o瞬间置于V ss之下约为0.7V，使得N+漏区（也有可能是N+]源区）向P
集成电路设计与硅设计链概述 中关村益华软件技术学院陈春章艾霞李青青 摘要：当代计算机、电子通讯和各种多媒体技术需求的迅速发展，使得集成电路的设计规模已从几个晶体管发展到今天千万门的逻辑电路的设计，设计的复杂性也与日剧增，设计分工也渐趋明确。过去的五十年，集成电路产业经历了一次次的工艺技术革命和设计方法学的演变，逐渐形成了较为成熟的产业结构。以ASIC与SoC数字集成电路为例，芯片的设计往往依赖于IP厂商，晶圆生产商，设计库提供商及 EDA厂商的相互合作配合才能实现，本文拟对这样的合作配合模式-- 集成电路硅设计链和它的发展特点作一介绍。 IC Design and Silicon Design Chain Abstract: The demand and their rapid development of computers, electronic communication, and variety consumer & multimedia products have led to the IC design sizes from a few tens of transistors to one hundred million gates. The IC design itself has become more complex, the classification of design methods is becoming clearer. Due to the advancement of process technology and design methodology in the past half centuries, the infrastructure of IC industry has become mature. For successful design of an ASIC/SoC chip, it may rely on the close collaboration between the foundry, the library vendor, the IP provider and the EDA support. This short article introduces such collaboration model, namely, the silicon design chain and its evolving features. 1． IC设计概述 集成电路（IC）的发展从小规模集成电路（晶体管级），中、大规模集成电路（LSI）设计，到含几十万门逻辑电路的超大规模集成电路（VLSI）设计，直至当代数百万至数千万门逻辑电路的ASIC或SoC设计。集成电路设计也逐渐演变成集成系统设计。IC规模的增大，速度的提高都是建立在工艺进步的基础之上，制造工艺从微米级快速发展到亚微米级（sub-micron，即< 1 um）、深亚微米级(deep sub-micron, DSM)，而今已实现了65纳米（nm）制造工艺及产品的实现。20世纪末先进的0.25um工艺到了21世纪将会逐渐被认为是过时的技术。由于复杂的IC从设计到实现会滞后于工艺的发展，所以工程技术人员奋力于研究先进的设计工具、设计平台和设计方法，尤其注重于与晶圆生产商，设计库提供商，IP厂商及EDA厂商的合作配合。 集成电路设计按照其处理信号的特征可分为数字集成电路、模拟集成电路和数模混合集成电路设计。数字集成电路首选代表为CPU芯片和当代的ASIC/SoC芯片等，数模电路则主要用于通讯和无线传输电路，模拟电路主要应用于传输接口部分以及射频电路。 本文系根据作者于2004年9月28日为北京工业大学电子信息与控制工程学院研究生演讲整理扩充而成。
班级：通信二班姓名：赵庆超学号：20071201297 7，版图设计中整体布局有哪些注意事项？ 答：1版图设计最基本满足版图设计准则，以提高电路的匹配性能，抗干扰性能和高频工作性能。 2 整体力求层次化设计，即按功能将版图划分为若干子单元，每个子单元又可能包含若干子单元，从最小的子单元进行设计，这些子单元又被调用完成较大单元的设计，这种方法大大减少了设计和修改的工作量，且结构严谨，层次清晰。 3 图形应尽量简洁，避免不必要的多边形，对连接在一起的同一层应尽量合并，这不仅可减小版图的数据存储量，而且版图一模了然。 4 在构思版图结构时，除要考虑版图所占的面积，输入和输出的合理分布，较小不必要的寄生效应外，还应力求版图与电路原理框图保持一致（必要时修改框图画法），并力求版图美观大方。 8，版图设计中元件布局布线方面有哪些注意事项？ 答：1 各不同布线层的性能各不相同，晶体管等效电阻应大大高于布线电阻。高速电路，电荷的分配效应会引起很多问题。 2 随器件尺寸的减小，线宽和线间距也在减小，多层布线层之间的介质层也在变薄，这将大大增加布线电阻和分布电阻。 3 电源线和地线应尽可能的避免用扩散区和多晶硅布线，特别是通过
较大电流的那部分电源线和地线。因此集成电路的版图设计电源线和地线多采用梳状布线，避免交叉，或者用多层金属工艺，提高设计布线的灵活性。 4 禁止在一条铝布线的长信号霞平行走过另一条用多晶硅或者扩散区布线的长信号线。因为长距离平行布线的两条信号线之间存在着较大的分布电容，一条信号线会在另一条信号线上产生较大的噪声，使电路不能正常工作。、 5 压点离开芯片内部图形的距离不应少于20um，以避免芯片键和时，因应力而造成电路损坏。
IC设计基础（流程、工艺、版图、器件）笔试集锦 1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路 相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA 等的概念）。（仕兰微面试题目） 什么是MCU？ MCU(Micro Controller Unit)，又称单片微型计算机(Single Chip Microcomputer)，简称单片机，是指随着大规模集成电路的出现及其发展，将计算机的CPU、RAM、ROM、定时数器和多种I/O接口集成在一片芯片上，形成芯片级的计算机。 MCU的分类 MCU按其存储器类型可分为MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASH ROM等类型。MASK ROM的MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；FALSH ROM的MCU程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途；OTP ROM的MCU价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。 RISC为Reduced Instruction Set Computing的缩写，中文翻译为精简执令运算集，好处是CPU核心 很容易就能提升效能且消耗功率低，但程式撰写较为复杂；常见的RISC处理器如Mac的Power PC 系列。 CISC就是Complex Instruction Set Computing的缩写,中文翻译为复杂指令运算集,它只是CPU分类的一种,好处是CPU所提供能用的指令较多、程式撰写容易,常见80X86相容的CPU即是此类。 DSP有两个意思，既可以指数字信号处理这门理论，此时它是Digital Signal Processing的缩写；也可以是Digital Signal Processor的缩写，表示数字信号处理器，有时也缩写为DSPs，以示与理论的区别。 2、FPGA和ASIC的概念，他们的区别。（未知） 答案：FPGA是可编程ASIC。 ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一 个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与 门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计 制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点 3、什么叫做OTP片、掩膜片，两者的区别何在？（仕兰微面试题目）otp是一次可编程（one time programme）,掩膜就是mcu出厂的时候程序已经固化到里面去了，不能在写程序进去！( 4、你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目） 5、描述你对集成电路设计流程的认识。（仕兰微面试题目） 6、简述FPGA等可编程逻辑器件设计流程。（仕兰微面试题目） 7、IC设计前端到后端的流程和eda工具。（未知） 8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.（未知） 9、Asic的design flow。（威盛VIA 2003.11.06 上海笔试试题） 10、写出asic前期设计的流程和相应的工具。（威盛） 11、集成电路前段设计流程，写出相关的工具。（扬智电子笔试） 先介绍下IC开发流程： 1.）代码输入（design input) 用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码 语言输入工具：SUMMIT VISUALHDL MENTOR RENIOR 图形输入: composer(cadence); viewlogic (viewdraw) 2.）电路仿真（circuit simulation) 将vhd代码进行先前逻辑仿真，验证功能描述是否正确 数字电路仿真工具： Verolog：CADENCE Verolig-XL SYNOPSYS VCS MENTOR Modle-sim VHDL : CADENCE NC-vhdl SYNOPSYS VSS MENTOR Modle-sim 模拟电路仿真工具： AVANTI HSpice pspice，spectre micro microwave: eesoft : hp 3.）逻辑综合（synthesis tools) 逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真 中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再 仿真。最终仿真结果生成的网表称为物理网表。 12、请简述一下设计后端的整个流程？（仕兰微面试题目） 13、是否接触过自动布局布线？请说出一两种工具软件。自动布局布线需要哪些基本元 素？（仕兰微面试题目） 14、描述你对集成电路工艺的认识。（仕兰微面试题目）
集成电路设计基础复习要点 第一章集成电路设计概述 1、哪一年在哪儿发明了晶体管？发明人哪一年获得了诺贝尔奖？ 2、世界上第一片集成电路是哪一年在哪儿制造出来的？发明人哪一 年为此获得诺贝尔奖？ 3、什么是晶圆？晶圆的材料是什么？ 4、晶圆的度量单位是什么？当前主流晶圆尺寸是多少？目前最大晶 圆尺寸是多少？ 5、摩尔是哪个公司的创始人？什么是摩尔定律？ 6、什么是SoC？英文全拼是什么？ 7、说出Foundry、Fabless和Chipless的中文含义。 8、什么是集成电路的一体化(IDM)实现模式？ 9、什么是集成电路的无生产线(Fabless)设计模式？ 10、目前集成电路技术发展的一个重要特征是什么？ 11、一个工艺设计文件(PDK)包含哪些内容？ 12、什么叫“流片”？ 13、什么叫多项目晶圆(MPW) ？MPW英文全拼是什么？ 14、集成电路设计需要哪些知识范围？ 15、著名的集成电路分析程序是什么？有哪些著名公司开发了集成电 路设计工具？
16、SSI、MSI、LSI、VLSI、ULDI的中文含义是什么？英文全拼是 什么？每个对应产品芯片上大约有多少晶体管数目？ 17、国内近几年成立的集成电路代工厂家或转向为代工的厂家主要有 哪些？ 18、境外主要代工厂家和主导工艺有哪些？ 第二章集成电路材料、结构与理论 1、电子系统特别是微电子系统应用的材料有哪些？ 2、常用的半导体材料有哪些？ 3、半导体材料得到广泛应用的原因是什么？ 4、为什么市场上90%的IC产品都是基于Si工艺的？ 5、砷化镓(GaAs) 和其它III/V族化合物器件的主要特点是什么？ 6、GaAs晶体管最高工作频率f T可达多少？最快的Si晶体管能达到多 少？ 7、GaAs集成电路主要有几种有源器件？ 8、为什么说InP适合做发光器件和OEIC？ 9、IC系统中常用的几种绝缘材料是什么？ 10、什么是欧姆接触和肖特基接触？ 11、多晶硅有什么特点？ 12、什么是材料系统？
1. 在P 衬底硅片上设计的PMOS 管可以分为n+层、SiO 2层、多晶硅层、金属层和N 井层。 2. 在集成电路设计中，制造厂商所给的工艺中有R □为它成为（方块电阻）。 3. MOS 管元件参数中的C ox 是栅极单位面积所具有的（电容值）。 4. 对于NMOS 而言，工作在饱和区中，其漏电流I D 等于（21()2D P ox GS TH W I C V V L μ= -），不能使用β或K 来表示。 5. 对于PMOS 而言，工作在饱和区中，其漏电流I D 等于 （21(||)2D P ox SG TH W I C V V L μ=--），不能使用β或K 来表示。 6. 对于工作在饱和区的NMOS 而言，其g m 等于（2D m GS TH I g V V =-），只能有I D 和过 驱动电压表示。 7. 对于工作在饱和区的NMOS 而言，其g m 等于（m g =），只能有I D 、W 、L 以及工艺参数表示。 8. 根据MOS 管特征曲线划分的四个工作区域，可以作为MOS 电阻的区域为（深度三极管区）。 9. 根据MOS 管特征曲线划分的四个工作区域中，可以作为电流源的区域为（饱和区）。 10. 对于NMOS 而言，导电沟道形成，但没有产生夹断的外部条件为（V DS 小于V GS -V TH ）。 11. 差动信号的优点，能（有效抑制共模噪声），增大输出电压摆幅，偏置电路更简单和输出线性度更高。 12. 分析MOS 共栅放大电路，其电流增益约等于（1）。 13. 差动信号的优点，能有效抑制共模噪声，增大输出电压摆幅，偏置电路更简单和（输出线性度更高）。 14. 共源共栅电流镜如下图所示，当V X 电压源由大变小的过程中，M2和M3管，（M3）先退出饱和区。
集成电路设计系列第2章集成电路发展史
本章概要 2.1 集成电路的发明 2.2 微处理器的发展 2.3 摩尔定律 2 2.4 今天的IC
年德国科学家Ferdinand 1874年，德国科学家Ferdinand Braun 发现在一定的条件下，晶体能够单向传导电流并将这种现象能够单向传导电流，并将这种现象称为“整流（rectification ）。 年意大利人G i l M i 3 1895年，意大利人Gugielmo Marconi 发明了利用电波传输信号的新技术，成为无线通信的开端晶体探测器首成为无线通信的开端。晶体探测器首次被用于无线电接收机中，用于从载波中提取有用信号称之为“检波”波中提取有用信号，称之为检波。
1904年，英国科学家John Ambrose Fleming，发明了第一只电子管，被称为 Fleming Valve。 “Fleming Valve” 4 这只电子管只有阴极和阳极两个电极。他通过研究 ，将个有用信号调制到从阴极到阳极的 Edison Effect，将一个有用信号调制到从阴极到阳极的 直流电流之上。
5 1906年，美国科学家Lee de Forest 给电子管加一个电极（称为栅极）， 从而使电子管具有了放大的能力， 可以视作为晶体管的前身。
机械计算装置 英国剑桥大学教授 Charles Babbage于1932 Ch l B bb 年设想，1934年开发 被称为差动引擎 （Difference Engines） 采用十进制 6 可完成加、减、乘、除 有25000个机械部件，总 成本17470英镑
第一次作业： 1、 为什么PN 结会有单向导电性？ 答PN 结是由P 型半导体和N 型半导体结合在一起形成的。P 型半导体多子是空穴，N 型半导体多子是电子。当形成PN 结后由于载流子的浓度差，电子会向P 型侧扩散，空穴会向N 型侧扩散。随着扩散的进行，会在接触处形成一定厚度的空间电荷区，电荷区中的正负离化中心形成内建电场。随着空间耗尽区的扩展和内建电场的增强，电场作用下的漂移得到加强，扩散随之减弱，最后漂移电流和扩散电流达到平衡。若给PN 结两端加上正电压，外加电场将会削弱内建电场从而加强扩散削弱漂移，此时扩散电流电流大于漂移电流从而形成正向导通电流。当PN 结加上反向偏压后，外加电场和内建电场同向，此时扩散进一步收到抑制，漂移得到加强。但漂移的少数载流子非常少，所以没能形成大的反向导通电流。这就是PN 结的单向导电性。 2、 为什么半导体掺杂后导电能力大大增强 答：本征半导体在常温情况下由于热激发产生的空穴电子对浓度大约在1010量级。而在常温下本征半导体的导电能力非常弱。当掺入B 或P 等杂质后，在常温下的掺杂杂质基本全部离化，杂质的离化而会在价带或导带产生大量的能做共有化运动的空穴或电子。在杂质没有补偿的情况下，载流子浓度近似等于杂质浓度，半导体掺杂后n,p 大大增加。根据电导率σ=nq μ(n)+pqμ(p)可知，掺杂半导体的电导率大大增加，即导电能力明显增强。 3、 为什么晶体管有放大作用？ 答：我们定义晶体管集电极电流和基极电流的比值为晶体管放大倍数。只有当晶体管处于放大状态时才具有线性放大能力。当BE 结正偏，BC 结反偏时管子处于放大状态。因为发射极高掺杂，在BE 正向导通时，发射极的大量电子（以NPN 管为例）扩散到基区。基区空穴扩散到发射极，而基区浓度远比发射极来得低，所以电子扩散电流占主要部分。因为基区很薄且载流子寿命很长，到达基区的电子只有一小部分和基区注入得空穴复合，绝大部分要在反偏的集电结内建电场作用下而漂移到集电极。所以集电极电流与基极电流的比值比较大，即放大倍数比较大。 第二次作业 1.3、题目略 解答： （1）①由图可知 ②由图可知 （2） (3) 各层版图如下 (不按次序排放) 1.5、题目略 设计条件如下： ①单条形基极，单条形发射极，单条形集电极 ②工艺允许最小宽度为2u ③外延层厚度和各图形的间距也是2u ④采用标准的PN 结隔离双极型工艺 ⑤要求管子占有面积最小 解答： 根据以上条件可以得到以下layout （1）根据以上版图可以计算一个NPN 管的版图面积为 （2）W W 65103.810 4.22-??＝每个管子的功耗＝ （3）当最小间距是5um 时，38400 5.25.2104.25≈??=N ，W W 51021.538400 2-?＝每个管子的功耗＝ 当最小间距是0.5um 时，6 51084.316104.2?=??=N ，
《集成电路设计导论》期末论文 题目：CMOS二输入与非门设计与仿真 学院：信息学院 专业：11级电子信息工程 姓名：袁大昌 学号：20111060162 指导老师：梁竹关 2014年6月22日
摘要 本文介绍了集成电路设计的相关思路、电路的实现、LTspice IV 电路模拟软件和Lasi集成电路工艺设计的相关用法。主要讲述CMOS 二输入与非门的设计目的、设计的思路、以及设计的过程，用LTspice IV电路设计软件来实现对二输入与非门的设计。集成电路与非门的实现用到NMOS和PMOS，两种MOS管各用到两个，所以涉及Lasi其在物理层的设计方法，在物理层的基础上实现电路的设计，最终实现二输入与非门的工业生产版图。 本次设计利用LTspice IV 软件对设计的CMOS二输入与非门进行仿真，以证实设计的正确性。LTspice IV 软件是一个仿真功能非常强大的软件，基本所有的器件和电路都可以用此软件进行设计和仿真。经过仿真，此设计的CMOS二输入与非门的功能得以实现，实现输入选择功能。 本次研究，还利用Lasi 软件设计出CMOS二输入与非门的版图，利用Lasi 软件，可以充分认识到，CMOS二输入与非门底层物质的构造，可以增加对其的了解，并且可以进一步完善对CMOS二输入与非门的参数的设计。最终利用现在已有的规则对设计的版图进行检测，看其是否满足现有的基本规则，经过检测此次设计基本满足设计规则。 关键字：LTspice IV Lasi MOS管 CMOS二输入与非门
目录 摘要 (1) 绪言 (3) (一)基本概述 (4) 1.1集成电路的概念 (4) 1.2集成电路分类 (4) 1.3半导体简介 (5) 1.4LTspice IV简介及用法 (6) （二）电路工作原理分析 (7) 2.1LTspice IV电路工作原理 (7) 2.2版图设计原理 (9) （三）与非门LTspice IV仿真和版图设计过程 (10) 3.1思路 (11) 3.2实现方案和LTspice IV电路仿真 (11) 1、实现方案 (1) 2、LTspice IV电路仿真 (13) 3.3Lasi版图设计 (15) 1．Lasi软件简介 (15) 2．Lasi的版图设计 (15) 3.完整版图 (17) （四）结束语 (19) （五）参考文献 (20)
课后习题答案 1.1 为什么经典物理无法准确描述电子的状态？在量子力学中又是用什么方法来描述的？ 解：在经典物理中，粒子和波是被区分的。然而，电子和光子是微观粒子，具有波粒二象性。因此，经典物理无法准确描述电子的状态。 在量子力学中，粒子具有波粒二象性，其能量和动量是通过这样一个常数来与物质波的频率 ω和波矢k 建立联系的，即 k n c h p h E ηη== ==υ ωυ 上述等式的左边描述的是粒子的能量和动量，右边描述的则是粒子波动性的频率ω和波矢 k 。 1.2 量子力学中用什么来描述波函数的时空变化规律？ 解：波函数ψ是空间和时间的复函数。与经典物理不同的是，它描述的不是实在的物理量的波动，而是粒子在空间的概率分布，是一种几率波。如果用()t r ,ψ表示粒子的德布洛意波的振幅，以()()()t r t r t r ,,,2 ψψψ* =表示波的强度，那么，t 时刻在r 附近的小体积元 z y x ???中检测到粒子的概率正比于()z y x t r ???2 ,ψ。 1.3 试从能带的角度说明导体、半导体和绝缘体在导电性能上的差异。 解：如图1.3所示，从能带的观点来看，半导体和绝缘体都存在着禁带，绝缘体因其禁带宽度较大(6~7eV)，室温下本征激发的载流子近乎为零，所以绝缘体室温下不能导电。半导体禁带宽度较小，只有1~2eV ，室温下已经有一定数量的电子从价带激发到导带。所以半导体在室温下就有一定的导电能力。而导体没有禁带，导带与价带重迭在一起，或者存在半满带，因此室温下导体就具有良好的导电能力。 1.4 为什么说本征载流子浓度与温度有关？ 解：本征半导体中所有载流子都来源于价带电子的本征激发。由此产生的载流子称为本征载流子。本征激发过程中电子和空穴是同时出现的，数量相等，i n p n ==00。对于某一确定的半导体材料，其本征载流子浓度为kT E V C i g e N N p n n ==002 式中，N C ，N V 以及Eg 都是随着温度变化的，所以，本征载流子浓度也是随着温度变化的。
使用手冊
Edited by 黄子龙、赵建胜、林庆钧(2002)
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Outline
Introduction 工作站使用初级入门 事前准备 Cadence A. Layout B. Schematic C. Symbol D. PDRACULA 5. Spice A. Hspice B. Awaves 1. 2. 3. 4.
Introduction
完整的 Full-Custom 设计系统环境 1. 设计数据库-Cadence Design Framework II 2. 电路编辑环境-Text editor / schematic editor 3. 电路仿真软件-spice 4. 布局编辑软件-Candence virtuoso 5. 布局验证软件-diva, Dracula/Inquery, Hercules 系统环境 1. 工作站 2. unix-based 操作系统
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工作站使用初级入门
基本指令简介： 1. ls：检视目录下所有档案。 2. clear：清除屏幕。 3. pwd：显示目前工作的目录。 4. cd：改变目录。 5. rm：删除档案。 6. cp：复制档案。 7. mv：移动档案。 8. mkdir：建立目录。 9. rmdir：删除目录。 10. find：寻找档案。 11. passwd：改变密码。 12. chfn：改变全名。 13. finger：显示使用者信息。 14. rusers：显示所有使用者。 指令再介绍： 1.登录步骤 login ：___________(输入 username) password：___________(输入密码) 2.注销步骤 logout 或
exit
3.在线指令说明 执行格式： man [command-name] 4.改变工作目录位置 执行格式： cd [name] Example： cd dir1 改变目录位置，至 dir1 之目录位置下。 5.复制档案 执行格式： cp [-r] source destination Example： cp file1 file2 将档案 file1 复制成 file2。 cp –r dir1 dir2 复制整个目录。
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科目代码: 3810 科目名称：数字集成电路设计基础 VDD GND IN1 IN2 IN3 IN4 OUT
科目代码: 3810 科目名称：数字集成电路设计基础
科目代码: 3810 科目名称：数字集成电路设计基础 5.说明如图5所示的静态CMOS反相器的总功耗由哪几部分组成，并列出每一项功耗的具体表达式。(10分) pmos nmos VDD C L 图5. 静态CMOS反相器 6.分析图6所示的电路，在不同时钟CLK输入下Q0、Q1、Q2与Q3的输出状态，并将状态量 填入表1。假设各个D触发器的初始输出状态皆为Q=0。(10分) 图6.D触发器构成的时序逻辑电路 表1.电路输出状态表 CLK的顺 序 输入D1 Q0Q1Q2Q3 0 0 0 0 0 0 1 1 2 0 3 1 4 1 5 0
科目代码: 3810 科目名称：数字集成电路设计基础 7.试用差分串联电压开关逻辑（DCVSL）与互补传输管逻辑（CPL）实现二输入的XOR/NXOR逻 辑门，要求画出其晶体管级电路图。(10分) 8.在图7所示电路中，已知CMOS集成施密特触发器的电源电压V DD=15V, V T+=10V，V T-=5V, R=100KΩ, C=10μF。试画出u c和u0的波形，并求出u0的频率以及占空比。(10分) 图7. 施密特触发器电路 9.叙述图8所示的单管动态CMOS存储单元读与写的工作原理与工作过程。(8分) T C1 C2 图8. 单管动态CMOS存储单元 10.试回答下列问题：（1）在标准CMOS工艺中，NMOS衬底（阱）通常与电路中最低电位相接， 若NMOS衬底（阱）与最高电位相接，会产生什么害处? （4分）（2）MOS管有三种主要漏电流（4分）（3）试分别说明: 在65nm以下工艺，哪两种漏电流起主要作用?（4分）
全部复习题均可在教材上找到参考答案！！！ 1.摩尔定律的内容：单位面积芯片上所能容纳的器件数量，每12-18个月翻一番。 2.摩尔定律得以保持的途径：特征尺寸不断缩小、增大芯片面积及单元结构的改进。 3.图形的加工是通过光刻和刻蚀工艺完成的。 4.在场区中，防止出现寄生沟道的措施：足够厚的场氧化层、场区注硼、合理的版图。 5.形成SOI材料的三种主要技术：注氧隔离技术、键合减薄技术、智能剥离技术。 6.实际的多路器和逆多路器中输入和输出一般是多位信息，如果对m个n位数据进行选 择，则需要n位m选一多路器。 7.在氧化层上形成所需要的图形的步骤：甩胶、曝光、显影、刻蚀、去胶。 8.版图设计规则可以用两种形式给出：微米规则和λ规则。 9.常规CMOS结构的闩锁效应严重地影响电路的可靠性，解决闩锁效应最有效的办法是 开发多晶硅技术。 10.要实现四选一多路器，应该用2位二进制变量组成4个控制信号，控制4个数据的选 择。 11.摩尔分析了集成电路迅速发展的原因，他指出集成度的提高主要是三方面的贡献：特 征尺寸不断缩小、芯片面积不断增大、器件和电路结构的不断改进。 12.缩小特征尺寸的目的：使集成电路继续遵循摩尔定律提高集成密度；提高集成度可以 使电子设备体积更小、速度更高、功耗更低；降低单位功能电路的成本，提高产品的性能/价格比，使产品更具竞争力。 13.N阱CMOS主要工艺步骤：衬底硅片的选择→制作n阱→场区氧化→制作硅栅→形成 源、漏区→形成金属互连线。 14.解决双极型晶体管纵向按比例缩小问题的最佳方案之一，就是采用多晶硅发射极结构， 避免发射区离子注入对硅表面的损伤。 15.n输入与非门设计考虑，根据直流特性设计：Kr=KN/KP=n3/2；根据瞬态特性设计： Kr=KN/KP=n。n输入或非门设计考虑，根据直流特性设计：Kr=KN/KP=n-3/2；根据瞬态特性设计：Kr= Kr=KN/KP=1/n. 16.CE等比例缩小定律要求器件的所有几何尺寸，包括横向和纵向尺寸，都缩小k倍；衬 底掺杂浓度增大K倍；电源电压下降K倍。CV等比例缩小定律要求器件的所有几何尺寸都缩小K倍；电源电压保持不变；衬底掺杂浓度增大αK倍，以便使内部的耗尽层宽度和外部尺寸一起缩小。QCE等比例缩小定律要求器件尺寸K倍缩小，电源电压减小α/K倍（1＜α＜K），衬底掺杂浓度增大αK倍，使耗尽层宽度和器件尺寸一样缩小。 17.正胶在曝光时被光照的光刻胶发生分解反应，在显影时很容易被去掉。 18.先进的双极晶体管结构的三个基本特征：自对准工艺、多晶硅发射极技术和深槽隔离 技术。 19.存储器的总体结构包括：存储单元阵列、译码器、输入/输出缓冲器、时钟和控制电路。 20.要使电路正常工作，时钟信号为低电平的时间必须大于电路的上升时间。 21.制作硅栅具体步骤：生长缓冲层、沟道区注入、离子注入、CVD工艺淀积多晶硅、多 晶硅掺杂、光刻和刻蚀形成多晶硅栅的图形。 22.BiCMOS技术的特点? 23.MOS存储器主要分为哪两大类? 随机存取存储器RAM的可分为：动态随机存取存储