Altera 增强MAX II 系列，进
Altera 增强MAX II 系列，进一步拓展其CPLD 应用
Altera 公司宣布，提供工业级温度范围以及功耗更低的MAX IIZ 器件，从
而进一步增强了MAX II CPLD 系列。MAX IIZ CPLD 完美的结合了逻辑密度、I/O 和小外形封装，静态功耗降低了55％，非常适合低成本和低功耗应用。这些新功能拓展了MAX IIZ CPLD 的市场应用，例如工业、计算机和办
公自动化、医疗和消费类等领域。
Altera 公司器件产品市场资深总监Luanne Schirrmeister 评论说：“Altera第一次在市场上推出MAX IIZ CPLD 时，主要是面向便携式和手持式设备。通
过提供工业级温度范围以及功耗更低的MAX IIZ CPLD，Altera 帮助设计人员减小了电路板面积和功耗，从而降低了实际应用的成本，而这些应用领域
是MAX IIZ 器件以前未曾涉足的。”
价格和供货信息
现在可以提供Altera 的MAX IIZ EPM240Z M68 器件，批量价格为1.25 美元。此外，还提供20 多个MAX IIZ 设计实例，帮助设计人员以高性价比迅
速开发、定制他们的设计，请访问altera/support/examples/max/exm-
max.html，获取这些设计实例。关于MAX IIZ 器件的详细信息，请访问altera/pr/maxiiz/20091012。
5.1.6 SelectIO模块 Virtex-6每个I/O片（I/O Tile）包含两个IOB、两个ILOGIC、两个OLOGIC 和两个IODELAY，如图5-24 所示。 图5-24 I/O 片结构图 本小节就以下几个方面介绍Virtex-6 的SelectIO 资源。 (1) SelectIO 的电气特性。 (2) SelectIO 的逻辑资源——ILOGIC 资源和OLOGIC 资源。 (3) SelectIO 的高级逻辑资源——ISERDES 资源、OSERDES 资源和Bitslip。 一、SelectIO IO 的电气特性 所有的Virtex-6 FPGA 有高性能的可配置SelectIO 驱动器与接收器，支持非常广泛的接口标准。强大的功能SelectIO 包括输出强度和斜率的可编程控制以及使用数控阻抗（DCI）的片上终端。
IOB 包含输入、输出和三态SelectIO 驱动器。支持单端I/O 标准（LVCMOS、 HSTL、SSTL）和差分I/O 标准（LVDS、HT、LVPECL、BLVDS、差分HSTL 和SSTL）。 注意：差分输入和VREF 相关输入由VCCAUX 供电。 IOB、引脚及内部逻辑的连接如图5-25 所示。 图5-25 IOB、引脚及内部逻辑连接图 IOB 直接连接ILOGIC/OLOGIC 对，该逻辑对包含输入和输出逻辑资源，可实现数据和三态控制。ILOGIC和OLOGIC可分别配置为ISERDES和OSERDES。Xilinx软件库提供了大量与I/O相关的原语，在例化这些原语时，可以指定I/O 标准。与单端I/O相关的原语包括IBUF（输入缓冲器）、IBUFG（时钟输入缓冲器）、OBUF（输出缓冲器）、OBUFT（三态输出缓冲器）和IOBUF（输入/输出缓冲器）。与差分I/O相关的原语包括IBUFDS（输入缓冲器）、IBUFGDS （时钟输入缓冲器）、OBUFDS（输出缓冲器）、OBUFTDS（三态输出缓冲器）、IOBUFDS（输入/输出缓冲器）、IBUFDS_DIFF_OUT（输入缓冲器）和IOBUFDS_DIFF_OUT（输入/输出缓冲器）。 二、SelectIO的逻辑资源 SelectIO的逻辑资源主要是指ILOGIC和OLOGIC资源，它们完成了FPGA引脚到内部逻辑的连接功能，包括组合输入/输出、三态输出控制、寄存器输入/输出、寄存器三态输出控制、DDR输入/输出、DDR输出三态控制、IODELAYE1高分辨率可调整延迟单元及其控制模块。 下面简要介绍ILOGIC和OLOGIC功能。
这个是我们平常用到的一个工具，刚开始也不太用，正好这次有项目，截图保留下来和大家分享，不妥的地方欢迎指点。 1.导入文件 (2) 2.填写商务部分?错误!未定义书签。 ３。填写技术部分6? 4．填写价格部分 (8) 5.导出包 (9) 6。放弃投标10? 7。默认值填充 (10) ８。完整性检查 ........................................................................................................................................ 错误!未定义书签。1．导入文件 使用离线投标工具制作标书时，需要先导入后缀名为ｓｇｃc的文件。 操作：在菜单栏中选择“文件”选择其子目录的“导入文件”，如下图。 上述操作后，出现如下界面。在查看中找到sｇcｃ文件存放的位置，选择要导入的sｇcc文件打开。为了方便后续操作说明，此时导入ups包1．sgｃc文件。 根据需要可以选择要导入的文件，需要导入的部分需要对应项目前选中复选框，建议全部导入,方便以后使用。下图为导入全部的选择.
导入文件后，依次展开离线投标工具左侧的目录中就可以看到本次导入包的招标批次、项目名称及导入包的信息。如下图所示。此时已成功把sｇcc文件导入到离线投标工具中,可以按照需要填写相应部分.左侧中显示的项目名称是招标中既定的，和导入的sgcc文件名称无关。 2。填写商务部分 离线投标工具中的三部分商务部分是最容易填写的，建议先填写商务部分。具体操作如下： 1．选中要填写的包，此时我们选择ups电源包1, 2．双击“商务部分”,在目录的右侧即可出现商务部分的内容。如下图所示。
手动工具安全使用规范 (一)一般要求 (1)使用工具人员,必须熟知工具的性能、特点、使用、保管和维修及保养方法。 (2)各种施工工具必须是正式厂家生产的合格产品。 (3)工作前必须对工具进行检查,严禁使用腐蚀、变形、松动、有故障、破损等不合格工具。 (4)电动或风动工具在使用中不得进行高速和修理。停止工作时,禁止把机件、工具放在机器或设备上。 (5)带有牙口、刃口尖锐的工具及转动部分应有防护装置。 (6)使用特殊工具时(如喷灯、冲头等),应有相应安全措施。 (7)小型工器具放在工具袋中妥善保管。 4.其他手动工具 (1)携带: 1)手工具携带时应放在专用的套带里或工具袋、工具桶中,不要放在衣裤的口袋里, 更不要插在腰带上。 2)对暂时不用的工具,存放位置要得当,安放应平稳,便其不易脱落伤人,不要放在脚手架上,架空的管道及机械的动部件上。 3)作业人员之间应手递手的传递工具,不要抛掷;传递带刃口锋利的工具时,要把柄部向着接受工具的人。 4)对于撬棍之类须用肩扛的工具,在携带时要注意前后左右,使之不与其他物体和 人员相碰,放下时要稳。 5)携带有软线的轻便动力工具时,要注意保护好软线,使其远离尖锐物、热源、油 或溶剂,以免损坏或软化绝缘。 (2)手工具的柄部: 1)受锤子击打的工具柄部,长期受击打易出现局部碎裂,碎块飞出难以防备,为此 因在如錾子、冲头、岩石钻等柄部端头安装金属箍(青铜环)。 2)对于需装木柄的手工工具,其木柄应采用有韧性的硬木(如柞木、榆木、胡桃木、 槐木、枫木等)制作。木柄应表面光滑,不应有节疤、裂口和其他疵病。 3)木柄与锤头、斧头的连接必须牢靠、坚固,以防使用时木柄折断或锤头飞出,在 使用中如发现有松动现象的手柄,必须立即楔紧;切不可只靠楔子紧固,木柄与装备孔配合好更重要。 4)为防止木柄在手中打转打滑,木柄宜做成椭圆形。 (3)金属切割工具: 1)錾子: ①錾子是錾削用的工具,通常是用碳素钢制作的,不可用高速钢作錾子。 热处理后的硬度为HRC(48-52);錾顶不准淬火,不准有裂纹和毛刺。 ②一般錾削毛 坯表面的毛刺,浇冒口和分割材料可用扁錾(阔錾);錾槽及分割曲线形板料可用尖錾 (狭錾);錾削油槽使用油槽錾。 ③握錾方式和操作要正确。錾子要用左手中指、无名指和小指握着,大拇指和食指自然合拢,錾子头部伸出20mm左右;如减少錾击对手的震动,錾子不要握的太紧。 ④錾削时,应从工作侧面的尖角处轻轻起錾,錾开缺口后再全刃工作,否则,錾子容易弹开或打滑;切削距工件尽头lOmmn处时,应掉头錾削。
Zynq器件XADC的使用(原创) 1．前言 赛灵思的7系列FPGA和Zynq器件创造性地在片上集成了模数转换器和相关的片上传感器（内置温度传感器和功耗传感器），这是相比赛灵思前一代产品来新增加的特性，可在系统设计中免去外置的ADC器件，有力地提高了系统的集成度。本文就这一新模块的使用进行简单介绍，希望对大家有所帮助，当然如有不当之处还请高手指正，以免误导大家，欢迎大家补充。 2．XADC模块介绍 2.1 XADC模块概述 Zynq器件XADC模块包括2个12比特1 MIPS的模数转换器和相关的片上传感器，模数转换器能为系统应用提供通用目的的高精度的模拟接口，下图是XADC模块的框图： XADC模块支持不同的操作模式，如外步触发同步采样模式；可接受不同类型的模拟输入信号，如单端或差分信号；最多能接受17路外部的模拟输入信号。XADC模块也包括一定数量的片上传感器用来测量片上的供电电压和芯片温度，这些测量转换数据存储在一个叫状态寄存器（status registers）的专用寄存器内，可由FPGA内部叫动态配置端口（Dynamic
Reconfiguration Port (DRP)）的16位的同步读写端口访问。ADC转换数据也可以由JTAG TAP访问，这种情况下并不需要去直接例化XADC模块，因为这是一个已经存在于FPGA JTAG结构的专用接口，此时因为没有在设计中直接例化XADC模块，XADC模块就工作在一种预先定义好的模式叫缺省模式，缺省模式下XADC模块专用于监视芯片上的供电电压和芯片温度。XADC模块的操作模式是由用户通过DRP或JTAG接口写控制寄存器来选择的，控制寄存器的初始值有可能在设计中例化XADC模块时的块属性（block attributes）指定。 2.2 XADC模块管脚需求 所有的XADC模块专用管脚都位于bank0, 所以都加有_0的后缀。下图表示了XADC的基本输入输出需求： 这有两种推荐配置：图中左边XADC由Vccaux(1.8V)供电，并且用一个外部的1.25V参考源。用外部参考源在精度和热飘移方面可以获得更好的性能，一个磁珠用隔离模拟地和数字地，这可避免较常用的模拟和数字电路共地而把噪声带入模拟电路的缺点；图中右边XADC是用片内的参考源，这时VREFP脚必须按图中所示连接到地。
三大工具理论知识考试重点 1、丰田三大工具具体有哪些？（顺序） 5W:为了找出问题的真因反复问5个回合的为什么； 可视化：能够一目了然的掌握情况； A3报告：将问题分析，真因探求，对策以及执行计划用一张A3的纸简洁的总结出来的报告书。 2、A3报告的编写目的？ 高效沟通,解决问题, 培养人员逻辑思维,提升发现、分析、解决问题能力 3、A3报告定义？ 将问题分析，真因探求，对策以及执行计划用一张A3的纸简洁的总结出来的报告书。A3报告大致可以分为三种类型：1）用于解决问题的A3报告；2）用于提案、讨论的A3报告；3）用于方针、进度管理的A3报告。原则上A3报告应为一页纸。 4、集团推行三大工具的目的？ 为了规范A3报告的书写方式，方便员工学习并使用A3报告，推动A3报告在全集团的应用和推广，培养各级人员运用A3思维系统分析、解决问题的能力。 5、在5why分析问题的时候要注意？ 1）通常情况下，需要从问题发生的技术/失效链层面，检验确认层面，以及流程体系层面三分方面进行分析，必要时,可以只分析技术层面/失效链层面的原因。 2）在分析问题产生的原因时，有可能会有多个原因，此时需要对多个原因再进行分析，并且找出每个原因的根本原因。 3）在书写5why时，对对象以及WHY的描述要尽量简明扼要，通常以“**怎么样”，或者“**发生了**”为形式描述。 4）在书写5why时，只记录现场发生的异常事实，忌不了解事实状况，凭自己
的主观臆断瞎编乱写。在实施过程中，应高度重视三现主义。 5）对why进行分析时，应从5M1E的角度进行全方位的分析确认，以免漏掉相关原因要素，分析时对某因素进行确认时可以反过来问，因为“XX怎么样” 而导致“YY怎么样”，看是否符合逻辑和实际情况。 6）对why进行分析时，应对“WHY”进行连续深入分析，直接可以找出防止再发生的对策时，才停止继续分析。 6、A3报告的三种类型？ A3报告大致可以分为三种类型：1）用于解决问题的A3报告；2）用于提案、讨论的A3报告；3）用于方针、进度管理的A3报告。原则上A3报告应为一页纸。 7、5W定义？ 5WHY分析，又称“为什么-为什么”分析，五个为什么分析，是一种探索问题原因的方法和怎诊断性技术，被用来识别和说明因果关系链。对一个问题连续发问5次，每一个“原因”都会紧跟着另外一个“为什么”，直到问题的根源被确定下来。虽为5个为什么，但使用时不限定只做“5次为什么的探讨”，主要是找到根本原因为止，有时可能只要3次，有时也许要10次。 8、A3报告的缺点？ 因为是纸质版的资料，因而会涉及到保密的问题。虽然有许多防范措施。仍无法完全避免。 9、可视化定义？
ＸｉｌｉｎｘＦＰＧＡ引脚功能详细介绍 注：技术交流用，希望对大家有所帮助。 IO_LXXY_# 用户IO引脚 XX代表某个Bank内唯一的一对引脚，Y=[P|N]代表对上升沿还是下降沿敏感，#代表bank号 2.IO_LXXY_ZZZ_# 多功能引脚 ZZZ代表在用户IO的基本上添加一个或多个以下功能。 Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。在从SelectMAP读反馈期间，如果RDWR_B=1，则这些引脚变成输出口。配置完成后，这些引脚又作为普通用户引脚。 D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是数据的最低位，在Bit-serial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。 D1_MISO2，D2_MISO3：I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。 An：O，A[25:0]为BPI模式的地址位。配置完成后，变为用户I/O 口。 AWAKE：O，电源保存挂起模式的状态输出引脚。SUSPEND是一个专用引脚，AWAKE是一个多功能引脚。除非SUSPEND模式被使能，AWAKE 被用作用户I/O。 MOSI_CSI_B_MISO0：I/O，在SPI模式下，主输出或者从输入；在
SelectMAP模式下，CSI_B是一个低电平有效的片选信号；在SPI*2或者SPI*4的模式下，MISO0是SPI总线的第一位数据。 FCS_B：O，BPI flash 的片选信号。 FOE_B：O，BPI flash的输出使能信号 FWE_B：O，BPI flash 的写使用信号 LDC：O，BPI模式配置期间为低电平 HDC：O，BPI模式配置期间为高电平 CSO_B：O，在并口模式下，工具链片选信号。在SPI模式下，为SPI flsah片选信号。 IRDY1/2,TRDY1/2：O，在PCI设计中，以LogiCORE IP方式使用。 DOUT_BUSY：O，在SelectMAP模式下，BUSY表示设备状态；在位串口模式下，DOUT提供配置数据流。 RDWR_B_VREF：I，在SelectMAP模式下，这是一个低电平有效的写使能信号；配置完成后，如果需要，ＲＤＷＲ＿Ｂ可以在BANK2中做为Vref。 HSWAPEN：I，在配置之后和配置过程中，低电平使用上拉。 INIT_B：双向，开漏，低电平表示配置内存已经被清理；保持低电平，配置被延迟；在配置过程中，低电平表示配置数据错误已经发生；配置完成后，可以用来指示POST_CRC状态。 SCPn：I，挂起控制引脚SCP[7:0]，用于挂起多引脚唤醒特性。 CMPMOSI，CMPMISO，CMPCLK：N/A，保留。 M0，M1：I，配置模式选择。M0=并口（0）或者串口（1），M1=主
第4节Xilinx公司原语的使用方法1 Xilinx 原语 3.4 Xilinx公司原语的使用方法 原语，其英文名字为Primitive，是Xilinx针对其器件特征开发的一系列常用模块的名字，用户可以将其看成Xilinx公司为用户提供的库函数，类似于C++中的“cout”等关键字，是芯片中的基本元件，代表FPGA中实际拥有的硬件逻辑单元，如LUT，D触发器，RAM 等，相当于软件中的机器语言。在实现过程中的翻译步骤时，要将所有的设计单元都转译为目标器件中的基本元件，否则就是不可实现的。原语在设计中可以直接例化使用，是最直接的代码输入方式，其和HDL语言的关系，类似于汇编语言和C语言的关系。 Xilinx公司提供的原语，涵盖了FPGA开发的常用领域，但只有相应配置的硬件才能执行相应的原语，并不是所有的原语都可以在任何一款芯片上运行。在Verilog中使用原语非常简单，将其作为模块名直接例化即可。本节以Virtex-4平台介绍各类原语，因为该系列的原语类型是最全面的。其它系列芯片原语的使用方法是类似的。 Xilinx公司的原语按照功能分为10类，包括：计算组件、I/O端口组件、寄存器和锁存器、时钟组件、处理器组件、移位寄存器、配置和检测组件、RAM/ROM组件、Slice/CLB 组件以及G比特收发器组件。下面分别对其进行详细介绍。 3.4.1 计算组件 计算组件值得就是DSP48核，也有人将其称为硬件乘法器，功能描述如表3-6所示。 表3-6 计算组件清单 DSP48 其结构为一个18*18比特的有符号乘法器，且在后面还级联了一个带有可配置流水线的3输入加法器 DSP48核由一个18比特的乘法后面级联一个48比特的加法器，乘法器和加法器的应用位宽分别可以在18、48比特内任意调整。其在乘加模块中有广泛应用，特别是各类滤波器系统中，不仅可以提高系统稳定性，还能够节省逻辑资源且工作在高速模式下。 其在Verilog中的例化模版为： module fpga_v4_dsp48( BCOUT, P, PCOUT, A, B, BCIN, C, CARRYIN,CARRYINSEL, CEA, CEB, CEC, CECARRYIN, CECINSUB, CECTRL, CEM, CEP, CLK, OPMODE, PCIN, RSTA, RSTB, RSTC, RSTCARRYIN, RSTM, RSTP, SUBTRACT); output [17:0]BCOUT; output [47:0] P, PCOUT; //
质量管理五大工具、七大手法知识点总结7 质量管理五大工具、七大手法知识点总结 五大工具 APQP APQP(Advanced Product Quality Planning)即产品质量先期策划,是一种结构化的方法，用来确定和制定确保某产品使顾客满意所需的步骤。 产品质量策划的目标是促进与所涉及的每一个人的联系，以确保所要求的步骤按时完成。有效的产品质量策划依赖于公司高层管理者对努力达到使顾客满意这一宗旨的承诺。 产品质量策划有如下的益处： 引导资源，使顾客满意； 促进对所需更改的早期识别； 避免晚期更改； 以最低的成本及时提供优质产品。 FMEA FMEA(Potential Failure Mode and Effects Analysis)即潜在的失效模式及后果分析,是在产品/过程/服务等的策划设计阶段,对构成产品的各子系统、零部件，对构成过程，服务的各个程序逐
一进行分析，找出潜在的失效模式，分析其可能 的后果，评估其风险，从而预先采取措施，减少失效模式的严重程序，降低其可能发生的概率，以有效地提高质量与可靠性，确保顾客满意的系统化活动。 FMEA种类： 按其应用领域常见FMEA有设计FMEA（DFMEA）和过程FMEA（PFMEA），其它还有系统FMEA，应用FMEA，采购FMEA，服务FMEA。 MSA MSA(Measurement System Analysis)即MSA测量系统分析，它使用数理统计和图表的方法对测量系统的误差进行分析，以评估测量系统对于被测量的参数来说是否合适，并确定测量系统误差的主要成份。 PPAP PPAP(Production part approval process) 即生产件批准程序，是对生产件的控制程序，也是对质量的一种管理方法。 PPAP生产件提交保证书：主要有生产件尺寸检验报告、外观检验报告、功能检验报告,、材料检验报告、外加一些零件控制方法和供应商控制方法； 制造型企业要求供应商在提交产品时做PPAP文件及首件，只有当PPAP 文件全部合格后才能提交；当工程变更后还须提交
FPGA的基本工作原理Xilinx和Altera对比 FPGA是在PAL、GAL、EPLD、CPLD等可编程器件的基础上进一步发展的产物。它是作为ASIC领域中的一种半定制电路而出现的，即解决了定制电路的不足，又克服了原有可编程器件门电路有限的缺点。 由于FPGA需要被反复烧写，它实现组合逻辑的基本结构不可能像ASIC那样通过固定的与非门来完成，而只能采用一种易于反复配置的结构。查找表可以很好地满足这一要求，目前主流FPGA都采用了基于SRAM工艺的查找表结构，也有一些军品和宇航级FPGA 采用Flash或者熔丝与反熔丝工艺的查找表结构。通过烧写文件改变查找表内容的方法来实现对FPGA的重复配置。 根据数字电路的基本知识可以知道，对于一个n输入的逻辑运算，不管是与或非运算还是异或运算等等，最多只可能存在2n种结果。所以如果事先将相应的结果存放于一个存贮单元，就相当于实现了与非门电路的功能。FPGA的原理也是如此，它通过烧写文件去配置查找表的内容，从而在相同的电路情况下实现了不同的逻辑功能。 查找表的原理与结构查找表（Look-Up-Table）简称为LUT，LUT本质上就是一个RAM。目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的的RAM。当用户通过原理图或HDL语言描述了一个逻辑电路以后， PLD/FPGA开发软件会自动计算逻辑电路的所有可能结果，并把真值表（即结果）事先写入RAM，这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。 下面给出一个四输入与非门电路的例子来说明LUT实现逻辑功能的原理。 表给出一个使用LUT实现四输入与门电路的真值表。 从中可以看到，LUT具有和逻辑电路相同的功能。实际上，LUT具有更快的执行速度和更大的规模。 3.1.2查找表结构的FPGA逻辑实现原理
一、选框工具 工具组： 矩形选择工具：可以对图像选一个矩形的选择范围，一般对规则的选择用多。 椭圆选择工具：可以对图像选一个矩形的选择范围，一般对规则的选择用多。 单行选择工：可以对图像在水平方向选择一行像素，一般对比较细微的选择用。 单列选择工具：可以对图像在垂直方向选择一列像素，一般对比较细微的选择用。 A.新选区：可以创建一个新的选区。 B.添加到选区：在原有选区的基础上，继续增加一个选区， 也就是将原选区扩大。 C.从选区减去：在原选区的基础上剪掉一部分选区。 D.与选取交叉：执行的结果，就是得到两个选区相交的部分。羽化：实际上就是选区的虚化值，羽化值越高，选区越模糊。消除锯齿：只有在使用椭圆选框工具时，这个选项才可使用，它决定选区的边缘光滑与否。 正常：通过拖动确定选框比例。 固定长宽比：设置高宽比。 固定大小：为选框的高度和宽度指定固定的值。 注：调整边缘专门介绍
二、套索工具 工具组：普通套索工具、多边形套索工具、磁性套索工具。注：退出编辑按“ESC”键，撤销描点按“DEL”键 普通套索工具：适合用于制作不规则选区，按住鼠标左键沿着主体边缘拖动，就会生成没有锚点（又称紧固点）的线条。只有线条闭合后才能松开左键，否则首尾会自动闭合。 多边形套索工具：对于绘制选区边框的直边线段十分有用。用鼠标左键沿主体边缘边前进边单击，就会产生一个个直线相连的锚点，当首尾连接时，鼠标符号多了个圆点，这最后一次单击即产生闭合选区。千万别在一个位置上双击。 无论哪种套索，双击会使首尾自动相连，你犯的这个错误的后果与用普通套索时松手一样。 多边索套工具特殊选区建立：按Shift键可约束画线的角度为水平、垂直径45度。 磁性套索工具：用鼠标左键单击起点，再沿主体边缘移动鼠标，会产生自动识别边缘的一个个相连的锚点。首尾相遇时双击左键，闭合选区产生。它适合用于制作边界明显的选区。注：磁性套索工具不可用于32位通道图像。 正确设定磁性套索工具选项栏： 羽化——既然要精确抠图，当然要先设为0。 边对比度——设定磁性套索的敏感度，取值在1——100之间，这是最重要的选项。如果主体与背景有精确的边缘，可
工具的使用 一般工具 1.使用工具前应进行检查，不完整的工具不准使用。 2.大锤和手锤的锤头须完整，其表面须光滑微凸，不得有歪斜、缺口、凹入及裂纹等情形。大锤及手锤的柄需用整根的硬木制成，不准用大木料劈开制作，应装的十分牢固，柄将头部用楔栓固定。锤把上不可有油污。不准戴手套或用单手抡大锤，周围不准有人靠近。 3.用凿子凿坚硬或脆性物体时（如生铁、生铜、水泥等），须戴防护眼镜，必要时装设安全遮拦，以防碎片打伤旁人。凿子被锤击部分有伤痕不平整、沾有油污等不准使用。 4.砂轮必须进行定期检查。砂轮应无裂纹及其他不良情况。砂轮必须装有用钢板制成的防护罩，其强度应保证当砂轮破裂时挡住碎块。防护罩至少要把砂轮的上半部罩住。禁止使用没有防护罩的砂轮（特殊工作需要的手提式小型砂轮除外）。 使用砂轮研磨时，应戴防护眼镜或装设防护玻璃。用砂轮磨工具时应使火星向下。不准用砂轮的侧面研磨。 无齿锯应符合上述各项规定。使用时操作人员应站在锯片的侧面，锯片应缓慢的靠近被锯物件，不准用力过猛。 电气工具和用具 1.电气工具和用具应由专人保管，每六个月须由电气试验单位进行定期检查；使用前必须检查电线是否完好，有无接地线；坏的
或绝缘不良的不准使用；使用时应按有关规定接好漏电保护器和接地线；使用中发现故障，须立即找电工修理。 2.不熟悉电气工具和用具使用方法的工作人员不准擅自使用。 3.使用电钻等电气工具时须戴绝缘手套。 4.在金属容器（如汽鼓、凝汽器、槽箱等）内工作时，必须使用24伏以下的电气工具，否则需使用Ⅱ类（结构符号—）工具，装设额定动作电流不大于15毫安、动作时间不大于0.1秒的漏电保护器，且应设专人在外不间断的监护。漏电保护器、电源联接器和控制箱等应放在容器外面。 5.使用电气工具时，不准提着电气工具的导线或转动部分。在梯子上使用电器工具，应做好防止触电坠落的安全措施。在使用电气工具工作中，因故离开工作场所或暂时停止工作以及临时停电时，需立即切断电源。 6.用压杆压电钻时，压杆应与电钻垂直，如压杆的一端插在固定体中，压杆的固定点需十分牢固。 7.使用行灯必须注意下列事项： ⑴行灯电压不准超过36伏。在特别潮湿或周围均属金属导体的地方工作时，如在汽鼓、凝汽器、加热器、蒸发器、除氧器以及其他金属容器或水箱等内部，行灯的电压不准超过12伏； ⑵行灯电源应由携带式或固定式的降压变压器供给，变压器不准放在汽鼓、燃烧室及凝汽器等的内部； ⑶携带式行灯变压器的高压侧，应带插头，低压侧带插座，并
FPGA : 时序控制能力强。 (时序能力强,没有指令周期,速度快 控制能力较强(由于没有指令集,不如 ARM 和单片机。 数字信号处理及算法弱(这里讲的弱是指内部不集成 DSP 的前提下 DSP : 时序控制能力较弱。 (没办法。有了指令集,就有指令周期。而且受到时钟约束 控制能力较强(有指令集。但是不是专业搞控制的 数字信号处理及算法强(专业特长嘛 DSP 和 FPGA 开发的概述: DSP ,专用电路(内部结构已经固定通过对 RAM 内部的指令和数据工作(这个是CPU 和 ARM 等等的工作方式所以开发遵循嵌入式软件的设计原则。调试应更注重于算法的实现。 FPGA , ASIC 一种 , 经典 FPGA 的内部结构是寄存器 +组合逻辑(查找表。最后是按照逻辑电路进行设计。所以是属于硬件设计原则。调试除了需要关心功能以外, 还需要关心电路方面的特性。比如说延迟,整体功率等等。 开发工具: DSP 仿真器,开发板。仿真器比较多,网上查吧, DSP 仿真器,网上大堆的,嫌不够正规, TI 网站自己找教程和 datasheet 。 FPGA :开发工具比较多,他分成综合工具,仿真工具和开发板,综合工具 altera 的Quartus 和 xilinx 的 ISE 以及 synplicity 的 synplify 用的比较多。仿真么, modelsim ,时序仿真利器。也是网上去找吧。多滴很 ~~
技术支持你不用担心 ~TI和 Xilinx 和 Altera 的支持非常非常地道。就一个问题。英文要好。至少你能静下心来看。上了他们的网站。你就知道什么叫专业。fpga 还好, 因为就几家大公司才有能力出。 dsp 么,具体问题具体分析咯。 选择策略方面。这个是经验谈啊:不能绝对的说。 DSP 么,专业性比较强。而且的确能做别的 IC 做不了的事情(人家里面乘法器资源没话说稳定性和效率在数字信号处理这块基本无人能出其右 FPGA 呢相对来说可以运用的面比较广泛 (不过也是近期的事情。其实 FPGA 很早就有。只是当初设计领域都是通信方面的。现在有集成 CPU 和 DSP 以及公司提供的软核的强力支持,设计面越来越广
使用Xilinx CORE Generator心得 初步使用Xilinx CORE Generator: 参考书籍：《Xilinx ISE 5.x 使用详解》EDA先锋工作室 P63-P72：IP核生成工具——CORE Generator 1. 对于如何在工程中加入IP核，是很简单的，我在未看书之前，就可根据提示挑选适当的核，对核进行参数设置，将核加入工程。 2. 接下来是如何使用，在这里，由于我主要使用VHDL语言，仿真工具用ModelSim6.0，综合工具主要使用Synplify7.7，我就只说在这样的环境下如何对该IP核进行元件例化，进行项目配置，并进行仿真与综合。 2.1 元件例化 可使用ISE的Laguage Template，也就是Xilinx 6.2 ISE中工具栏右上角的小灯泡，在COREGEN目录下，你会发现，你所用到的IP核的例化语句已经出现在模板里，拷过去就可以直接用了（当然你可能也要视情况进行必要的改动）。 3. 仿真 这里，最主要的问题是库，由于使用了IP核，所以要把XilinxCroeLib加入ModelSim库中。我的经验是：先在当前工程的目录下创建一个xilinxcorelib库，然后把该库文件剪切到modelsim根目录下，最后在modelsim下，选中该库，点击右键选择Edit，将路径高到modelsim下。然后将xilinx\vhdl\src\xilinxcorelib编译到该库中。此时要注意，由于库文件的关联性，第一次不可能全部编译通过，连续三次后，大多数核就在库中，只有少数几个不能通过编译。 4. 综合 由于综合过程中，提示如下（下面是我在comp.arch.fpga上所发的问题）： In my project,there's a xilinx IP core. I want to use the synplify7.7 to synthesize it, but there's a warning when synthesize . The warning is : @W: CD280 :"G:\project\itu656_dec\itu656_Decoder.vhd":29:10:29:19|Unbound component counter_11 mapped to black box @W: CD280 :"G:\project\itu656_dec\itu656_Decoder.vhd":37:10:37:18|Unbound component counter_4 mapped to black box my project nane is itu656_dec : a decoder for itu 656 video The following code has been used in my project: component counter_11 port ( Q: OUT std_logic_VECTOR(10 downto 0); CLK: IN std_logic; CE: IN std_logic; ACLR: IN std_logic); end component; component counter_4
2007年：行动学习、管理指引落地;2008年：全面风险管理、商业计划和预算检讨;2009年：领导力发展、价值创造型总部建设;2010年：审计管控、管理模型推广;2011年：无边界管理、团队建设;2012年：3C领导力、诚信合规管理体系建设、精益管理;2013年：精益管理、学标杆。 燃气管理"1+2+3"：即一个原则：诚信合规的原则；两个方法：行动学习和精益管理的方法；三个主题：无边界、3C领导力、学标杆。 1、诚信合规的原则《诚信合规管理办法》、《诚信合规宣言》。 1、行动学习：“思想的革命”。比如，“头脑风暴”、“团队列名”等结构化、强制性的思维工具鼓励大家畅所欲言、讲真话、讲实话，可以“乱放炮”，充分表达自己的意见，提倡不质疑、不打断，着力营造一种“没大没小”、“没上没下”、宽松平等的氛围。再如，“六顶思考帽”则启发我们要跳出原有的认知模式和心理框架，打破传统思维定势，善于运用平行思维，多角度分析问题。 2、精益管理从改善个人的微小行为做起，最终实现改变组织行为，从这个意义上讲，或可称之为“行动的革命” 1、无边界：无边界（组织推行扁平化管理，减少管理层级，提升组织效率）、无边界管理（四方会议，即总部、大区总经理、大区助理、成员企业总经理四方一起协商，形成年度关键工作事项，并通过年度考核“三三制”原则，形成了打破自我、相互监督、相互促进的机制。、）无边界文化华润燃气在无边界文化方面，倡导海纳百川、包容开放的文化，坚持五湖四海、唯才是用的用人原则，实现人才与资源的共享。同时，通过区域内或跨区域对标，找差距，使不同层级员工的心态更加包容、开放，更愿意看到别人的长处，勇于暴露自己的短处，营造“比学赶帮超”的氛围。 2、3C领导力素质模型。该模型从“发展、管控和文化”三个方面，提炼出了“战略规划、政府支持、气源保障、无边界、学标杆、安全运营、勇于担当、坚韧不拔、以人为本、诚信合规”等十项具有燃气个性化的领导力素质，每个素质均与燃气业务紧密结合，是做好燃气业务、管理好企业的
Altera、Xilinx、Actel Altera作为世界老牌可编程逻辑器件的厂家，是可编程逻辑器件的发明者，开发软件 MAX+PLUSII和QuartusII。Altera 的主流FPGA分为两大类，一种侧重低成本应用，容量中等，性能可以满足一般的逻辑设计要求，如Cyclone，CycloneII；还有一种侧重于高性能应用，容量大，性能能满足各类高端应用，如Startix，StratixII等，用户可以根据自己实际应用要求进行选择。在性能可以满足的情况下，优先选择低成本器件。 * Cyclone（飓风）：Altera中等规模FPGA，2003年推出，0.13um工艺,1.5v内核供电，与Stratix结构类似，是一种低成本FPGA系列，是目前主流产品，其配置芯片也改 用全新的产品。 简评：Altera最成功的器件之一，性价比不错，是一种适合中低端应用的通用FPGA，推荐使用。 * CycloneII：Cyclone的下一代产品，2005年开始推出，90nm工艺，1.2v内核供电，属于低成本FPGA，性能和Cyclone相当，提供了硬件乘法器单元 简评：刚刚推出的新一代低成本FPGA，目前市场零售还不容易买到，估计从2005年年底开始，将逐步取代Cyclone器件，成为Altera在中低FPGA市场中的主力产品。 * Stratix ：altera大规模高端FPGA,2002年中期推出，0.13um工艺，1.5v内核供电。集成硬件乘加器,芯片内部结构比Altera以前的产品有很大变化。 简评：Startix芯片在2002年的推出，改变了Altera在FPGA市场上的被动局面。该 芯片适合高端应用。随着2005年新一代StratixII器件的推出，将被StratixII逐渐取代。 * StratixII: Stratix的下一代产品，2004年中期推出，90nm工艺，1.2v内核供电，大 容量高性能FPGA。 简评：性能超越Stratix,是未来几年中，Altera在高端FPGA市场中的主力产品。 *StrtratixV为altera目前的高端产品，采用28-nm工艺，提供了28G的收发器件，适合高端的FPGA产品开发 Xilinx是FPGA的发明者，拥有世界一半以上的市场，提供90%的高端65nmFPGA产品，开发软件为ISE。Xilinx的主流FPGA分为两大类，一种侧重低成本应用，容量中等，性能可以满足一般的逻辑设计要求，如Spartan系列；还有一种侧重于高性能应用，容量大，性能能满足各类高端应用，如Virtex系列，用户可以根据自己实际应用要求进行选择。在性能可以满足的情况下，优先选择低成本器件。 * Spartan-3/3L: 新一代FPGA产品，结构与VirtexII类似，全球第一款90nm工艺FPGA，1.2v内核，于2003年开始陆续推出。 简评：成本低廉，总体性能指标不是很优秀，适合低成本应用场合，是Xilinx未来几年在低端FPGA市场上的主要产品，目前市场上中低容量型号很容易购买到，大容量相对少 一些。 * Spartan-3E：基于Spartan-3/3L，对性能和成本进一步优化 * Spartan-6：xilinx最新推出的低成本FPGA
Xilinx原语的使用方法1 3.4 Xilinx公司原语的使用方法 原语，其英文名字为Primitive，是Xilinx针对其器件特征开发的一系列常用模块的名字，用户可以将其看成Xilinx公司为用户提供的库函数，类似于C++中的“cout”等关键字，是芯片中的基本元件，代表FPGA中实际拥有的硬件逻辑单元，如LUT，D触发器，RAM等，相当于软件中的机器语言。在实现过程中的翻译步骤时，要将所有的设计单元都转译为目标器件中的基本元件，否则就是不可实现的。原语在设计中可以直接例化使用，是最直接的代码输入方式，其和HDL语言的关系，类似于汇编语言和C语言的关系。 Xilinx公司提供的原语，涵盖了FPGA开发的常用领域，但只有相应配置的硬件才能执行相应的原语，并不是所有的原语都可以在任何一款芯片上运行。在Verilog中使用原语非常简单，将其作为模块名直接例化即可。本节以Virtex-4平台介绍各类原语，因为该系列的原语类型是最全面的。其它系列芯片原语的使用方法是类似的。 Xilinx公司的原语按照功能分为10类，包括：计算组件、I/O端口组件、寄存器和锁存器、时钟组件、处理器组件、移位寄存器、配置和检测组件、RAM/ROM 组件、Slice/CLB组件以及G比特收发器组件。下面分别对其进行详细介绍。 3.4.1 计算组件 计算组件指的就是DSP48核，也有人将其称为硬件乘法器，功能描述如表3-6所示。 表3-6 计算组件清单 DSP48 其结构为一个18*18比特的有符号乘法器，且在后面还级联了一个带有可配置流水线的3输入加法器 DSP48核由一个18比特的乘法后面级联一个48比特的加法器，乘法器和加法器的应用位宽分别可以在18、48比特内任意调整。其在乘加模块中有广泛应用，特别是各类滤波器系统中，不仅可以提高系统稳定性，还能够节省逻辑资源且工作在高速模式下。其在Verilog中的例化模版为： module fpga_v4_dsp48( BCOUT, P, PCOUT, A, B, BCIN, C, CARRYIN,CARRYINSEL, CEA, CEB, CEC, CECARRYIN, CECINSUB, CECTRL, CEM, CEP, CLK, OPMODE, PCIN, RSTA, RSTB, RSTC, RSTCARRYIN, RSTM, RSTP,
工具： 1.Loderruner测试工具是测试性能问题的，对于页面流测试不能展现，不直观，不能使用 2.QuickTest Professional 页面操作复杂，使用测试时失败率很高，对于平台的一些事件无 法获取，有弹出页面整个测试会报错，对于现在的需求页面流来说实施成本太大 3.对于Tellurium与Selenium使用中发现功能很好基本可以实现其他页面流测试的所有功 能还能结合jqury等js框架操作控件，但是在抓脚本时需要用火狐浏览器的插件，对于平台应用来说限制较多，这个工具可以通过录脚本获得页面上的控件及控件的各种事件，Tellurium比Selenium更进步，只要页面上控件的位置id不变修改脚本比较简单不依赖控件的类型，对脚本维护量不大，不过前期录脚本的过程成本太高，实现不现实，暂不使用此工具，此工具对于研发人员来说进行自己的页面流测试比较适合 4.OracleA TS （Oracle Application T esting Suite ）这个工具提供者赵飞，是参加Oracle大会 时发现的页面自动化测试工具。现在OATS在性能测试中支持录制/回放的只有, 1. HTTP 的脚本录制和压力测试 2. 基于HTTP协议的Web Service的脚本录制和压力测试 3. 基于EBS Forms的脚本录制和压力测试 我现在见到的性能测试场景和脚本都是以模拟真实用户动作为基础的, 所以很少有需求是要求测试底层协议的性能(Web Service除外). 即使是要求测试底层协议的性能, 一般也都是开发人员自己找个JMeter之类的免费工具就可以完成了. 我了解的购买商业压力测试工具/服务的公司一般都是电子商务、银行、电信等对Web服务质量要求比较高的行业。而这些行业提供服务一般都是基于互联网网站，所以现在还没有专门针对SOA架构提供性能测试。 但是OATS能做到的是, 在通过网页给应用程序(也许是多个处于不同服务器上的服务)施加压力时，实时监控每个服务器上的CPU/内存/响应时间等，也许能达到你想要的效果。 此工具录制回放较简单，是开发人员常用的eclipse风格（弱弱发现在这个测试工具是基于eclipse 的），操作简单，需要注意，发现问题： A．菜单必须是树状菜单，因为只有树状菜单才能有单击的事件 B．现在对于弹出窗口大小控制有问题，待查 C．测试时速度慢，正在测试是不是可以把错误日志详细 D．参照选择时要通过‘确定返回’按钮才能选中参照中的第一个值（在弹出页面中选中表格事件会造成错误） E．Ie必须选择非多页签显示的，如图：
PS工具使用入门教程 想要用好Photoshop，首先要了解Photoshop中最常用到的工具箱。Photoshop的工具箱就像是一个百宝箱，它里面提供了几乎所有能够辅助我们进行各种操作的有用的工具。 图1-1- 2 1、轻松学会基本工具的使用 工具箱中的工具大致可以分为：选择工具、绘图工具、路径工具、文字工具、切片工具以及其它类的工具，此外还有一些提供独立控制功能的按钮和选项。由于不同的工具使用起来的基本方法和原理都差不多，这里举一个简单的例子让大家对工具箱的使用有一个大致的了解，在这个例子中我们将使用“选择工具”和“绘图工具”来制作一个立体球，一起来看看怎么做的吧！ 步骤1 新建一个图像文件 首先我们创建一个新的图像文件。执行【文件】|【新建】命令打开【新建图像】文件对话框，在“名称”中填入图像的“名称”为“立体球”；将“宽度”和“高度”都设置为400；分别在右边的下拉框中选择单位为“像素”；在“模式”中选择图像的色彩“模式”为我们通常使用的“RGB 颜色”模式（如图1-1-4所示）。其它为默认设置，单击【好】按钮，这样一个新的图像文件就建好了。
图1-1- 4 图1-1- 5 步骤2 建立一个圆形选区 接着来制作一个圆形选区。选区的制作是Photoshop中常用到的操作，通过设定选区我们可以指定对图像处理的范围。如本例将要制作一个实心的圆形，那么先用选区来指定这个圆形的范围，下面我们就来看看怎样使用【椭圆选框工具】来制作一个正圆选区。首先要选中【椭圆选框工具】，在一般情况下，我们可以通过用鼠标点击工具箱中相应的工具图标来选中我们需要的工具，可是在Photoshop中有些工具在默认状态下是隐藏起来的，比如椭圆选框工具。我们可以在相应的工具图标上按住鼠标左键并停留一会直到弹出一个选择列表（如图1-1-6所示），这时将鼠标移动到列表中相应的工具图标上点击，我们就可以选择那些被隐藏起来的工具了，效果如图1-1-7所示。 图1-1- 6 图1-1- 7